KR20000053032A - 반도체 집적회로장치 및 그 제조방법 - Google Patents

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Abstract

외부단자로 인가되는 과전압의 극성에 기인하는 ESD 내성의 차이를 없애고, 반도체 집적회로장치의 정부 양쪽의 과전압에 대한 ESD 내성을 향상시키기 위해, 외부단자(2)와 접지전위(GND)와의 사이에 정(正)의 과전압으로부터 내부회로를 보호하는 사이리스터 구조의 보호소자와, 부(負)의 과전압으로부터 내부회로를 보호하는 다이오드(D1)에 의한 보호소자를 설치한다.

Description

반도체 집적회로장치 및 그 제조방법{Semiconductor Integrated Circuit Device and It's Manufacture}
반도체 제조공정에서의 미세 가공기술의 진보에 의해, 반도체 집적회로장치를 구성하는 소자나 배선 등의 미세화가 진행되고 있고, 이것에 따라서 반도체 집적회로장치의 성능이 점점 향상되고 있다.
그러나, 한편으로 미세화된 소자나 배선 등은, 정전기 등과 같은 과전압에 매우 약해, 파괴되기 쉽다는 문제가 있고, 반도체 집적회로장치의 신뢰성을 확보하기 위해서는, 정전기 등에 의한 열화 및 파괴현상에서의 메커니즘의 해명과 동시에, 보호구조의 확립이 강하게 요망되고 있다.
그런데, 본 발명자는 사이리스터 구조의 보호회로에 대해서 검토하였다. 이 보호회로는, 외부단자와 내부회로를 연결하는 배선경로에 전기적으로 접속되어 있고, 구체적으로는, 예컨대 p+, n, p, n+의 사이리스터를 외부단자와 접지전위와의 사이에 전기적으로 접속하는 것으로 구성되어 있다.
이 보호회로에서는, 외부에서 인가되는 전압의 극성에 따라 방전경로가 다르게 되고, 외부에서 인가되는 과전압이 정(正)일 때는 사이리스터 동작에 의해 방전되고, 부(負)일 때는 래터럴(lateral) 바이폴라 트랜지스터 동작에 의해 방전되는 구조로 되어 있다.
또, 보호회로는, 예컨대 아이·이·이·이, 1991년, 커스텀 인테그레이티드 서키트 컨퍼런스 제27.2.1항(IEEE, 1991, CUSTOM INTEGRATED CONFERENCE 27.2.1)에 기재가 있고, 이 문헌에서는 보호소자로서 구동능력이 큰 기생 바이폴라 트랜지스터를 사용하고 있기 때문에, 서지전류를 양호하게 방전시킬수 있고, 정전방전(Electro Static Discharge: 이하, ESD라 한다) 내압을 향상시키는 것이 가능하게 된다.
또한, 사이리스터 구조의 보호회로 구조에 대해서는, 예컨대 1988 EOS/EDS SYMPOSIUM PROCEEDINGS)「A PROCESS-TOLERANT INPUT PROTECTION CIRCUIT FOR ADVANCED CMOS PROCESSES」P201∼205에 기재가 있고, 이 문헌에서는 보호회로를 구성하는 사이리스터의 기본적인 디바이스 구조 및 동작에 대해 설명되어 있다.
또한, 사이리스터 구조의 보호회로에 대해서 개시하는 다른 문헌으로는, 예컨대 일본공개특허 평4-196352호 공보(문헌 1) 또는 일본공개특허 평6-62529호 공보(문헌 2)에 개시가 있다. 이들 문헌 1, 2에서는 보호회로용 사이리스터의 후단(後段)에, 보호회로용 다이오드(문헌 1의 공보에서 도 3 등의 부호 300, 문헌 2의 공보에서 도 1 등의 부호 D1에 상당)가 설치되어 있다. 그러나, 이들 문헌에서는, 그 다이오드를, 그 사이리스터의 후단에 고의로 부가한 보호회로용 저항의 후단에 설치하고, 또 반도체 기판에서 그 사이리스터가 설치되어 있는 웨이퍼와는 다른 영역에 설치하고 있다.
그렇지만, 상기한 사이리스터 구조의 보호회로에서는, 외부에서 인가되는 과전압의 극성에 따라 ESD 내성에 차이가 생긴다는 문제가 있는 것을 본 발명자는 발견하였다.
즉, 상기한 사이리스터 구조의 보호회로에서는, 사이리스터 방전의 경우(정(正)의 과전압이 인가된 경우), 유지전압이 낮고, 방전경로에서 소비되는 에너지 양이 작은 상태로 분산되기 때문에 ESD 내성이 높지만, 래터럴 바이폴라 트랜지스터 방전의 경우(부(負)의 과전압이 인가된 경우), 유지전압이 높고, 방전경로에서 소비되는 에너지 양이 크며 또 방전 전류가 역접합부에 집중하기 쉽기 때문에 ESD 내성이 낮다는 문제가 생긴다.
그런데, 본 발명의 목적은, 외부단자로 인가되는 과전압의 극성에 기인하는 ESD 내성의 차이를 없애고, 반도체 집적회로장치의 정부(正負) 양쪽의 과전압에 대한 ESD 내성을 향상시킬수 있는 기술을 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로 부터 명백해질 것이다.
본 발명은 반도체 집적회로장치 및 그 제조기술에 관한 것으로서, 특히 사이리스터(thyristor) 구조의 보호회로를 가지는 반도체 집적회로장치 및 그 제조기술에 적용해서 유효한 기술에 관한 것이다.
도 1은본 발명의 일실시형태인 반도체 집적회로장치의 보호회로에서의 회로도,
도 2는 도 1의 반도체 집적회로장치의 보호회로 영역에서의 주요부 평면도,
도 3은 도 2의 III-III선의 단면도,
도 4는 도 1∼도 3의 반도체 집적회로장치의 제조공정중에서의 주요부 단면도,
도 5는 도 1∼도 3의 반도체 집적회로장치의 도 4에 연속하는 제조공정중에서의 주요부 단면도,
도 6은 도 1∼도 3의 반도체 집적회로장치의 도 5에 연속하는 제조공정중에서의 주요부 단면도,
도 7은 본 발명의 다른 일실시형태인 반도체 집적회로장치의 보호회로에서의 회로도,
도 8은 도 7의 반도체 집적회로장치의 보호회로 영역에서의 주요부 평면도,
도 9는 도 8의 IX-IX선의 단면도,
도 10은 본 발명의 다른 실시형태인 반도체 집적회로장치의 주요부 회로도,
도 11은 도 10의 반도체 집적회로장치의 주변회로에서의 보호회로의 설명도,
도 12는 도 11의 주변회로의 입력측과 출력측과의 전하의 방전시간을 나타내는 그래프도,
도 13은 본 발명의 다른 실시형태인 반도체 집적회로장치의 주요부 회로도,
도 14는 본 발명의 다른 실시형태인 반도체 집적회로장치의 주요부 회로도,
도 15는 도 10의 반도체 집적회로장치의 보호회로의 평면도,
도 16은 도 15의 X-Y선의 단면도,
도 17은 도 10의 반도체 집적회로장치의 주변회로의 단면도,
도 18은 본 발명의 다른 실시형태인 반도체 집적회로장치의 주요부 회로도,
도 19는 도 18의 반도체 집적회로장치의 보호회로의 평면도,
도 20은 도 19의 X-Y선의 단면도,
도 21은 본 발명의 다른 실시형태인 반도체 집적회로장치의 주요부 회로도,
도 22는 도 21의 반도체 집적회로장치의 보호회로의 평면도,
도 23은 도 22의 X-Y선의 단면도,
도 24는 본 발명의 다른 실시형태인 반도체 집적회로장치의 주요부 회로도,
도 25는 도 24의 반도체 집적회로장치의 보호회로의 평면도,
도 26은 도 25의 X-Y선의 단면도,
도 27은 본 발명의 다른 실시형태인 반도체 집적회로장치의 주요부 회로도,
도 28은 본 발명의 다른 실시형태인 반도체 집적회로장치의 주요부 회로도,
도 29는 본 발명자가 참고기술로서 검토한 보호회로의 평면도,
도 30은 도 29의 보호회로의 평면도,
도 31은 도 30의 보호회로의 X-X선의 단면도,
도 32는 본 발명자가 참고기술로서 검토한 주변회로의 설명도,
도 33은 도 32의 주변회로에서의 입력측과 출력측과의 전하의 방전시간을 나타내는 그래프도이다.
[발명을 실시하기 위한 최선의 형태]
본 발명을 보다 상세히 설명하기 위해, 첨부 도면에 따라서 이것을 설명한다. 또, 실시형태를 설명하기 위한 전체 도면에 있어서, 동일 기능을 가지는 것은 동일 부호를 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
도 1은 본 발명의 일실시형태인 반도체 집적회로장치의 보호회로에서의 회로도, 도 2는 도 1의 반도체 집적회로장치의 보호회로 영역에서의 주요부 평면도, 도 3은 도 2의 III-III선의 단면도, 도 4∼도 6은 도 1∼도 3의 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
우선, 본 실시형태 1의 반도체 집적회로장치를 설명하기 전에, 본 발명자가 검토한 반도체 집적회로장치의 보호회로를 도 29∼도 31에 따라 설명한다.
도 29는 본 발명자가 검토한 보호회로의 회로도를 나타내고 있다. 보호회로(30)는 외부단자(31)와 내부회로(32)를 연결하는 배선 경로에 전기적으로 접속되어 있다.
이 보호회로(30)는 2개의 바이폴라 트랜지스터(Q30a, Q30b)로 구성된 사이리스터로 이루어지고, 외부단자(31)와 접지전위(GND)와의 사이에 전기적으로 접속되어 있다.
바이폴라 트랜지스터(Q30a)는, pnp형 바이폴라 트랜지스터로 이루어지고, 그 에미터는 외부단자(31)와 전기적으로 접속되며, 그 콜렉터는 바이폴라 트랜지스터(Q30b)의 베이스와 전기적으로 접속되어 있다.
또한, 바이폴라 트랜지스터(Q30a)의 베이스는, 외부단자(31) 및 바이폴라 트랜지스터(Q30b)의 콜렉터에 전기적으로 접속되어 있다. 그리고, 바이폴라 트랜지스터(Q30b)의 에미터는 접지전위(GND)와 전기적으로 접속되어 있다.
도 30 및 도 31은, 그 보호회로에서의 디바이스 구조의 일예를 나타내고 있다. 또, 도 30은 그 평면도이고, 도 31은 도 30의 X-X의 단면도이다.
반도체 기판(33)은, 예컨대 p형 실리콘(Si) 단결정으로 이루어지고, 그 상층부에는 n 웰(34n)이 형성되며, 그 이외의 영역에 p 웰(34p)이 형성되어 있다. 또한, 반도체 기판(33)의 주면에는, 예컨대 이산화 실리콘(SiO2)으로 이루어지는 필드 절연막(35)이 형성되어 있다.
반도체 기판(33)의 상층부에 있어서, 필드 절연막(35)에 둘러싸인 n 웰(34n)의 상층부에는 n+형 반도체 영역(36n1), p+형 반도체 영역(36p)이 형성되어 있다. 이 n+형 반도체 영역(36n1) 및 p+형 반도체 영역(36p)은, 접속구멍(37)을 통해서 외부단자(31)와 전기적으로 접속되어 있다.
또한, 반도체 기판(33)의 상층부에 있어서, 필드 절연막(35)에 둘러싸이고, n 웰(34n) 및 p 웰(34p)에 걸쳐있는 영역에는, n+형 반도체 영역(36n2, 36n3)이 형성되어 있다. 이 n+형 반도체 영역(36n3)은, 접속구멍(37)을 통해서 접지전위(GND)와 전기적으로 접속되어 있다.
이 보호회로에서는, 외부에서 외부단자(31)로 정(正)의 전압이 인가되면, p+ 반도체 영역(36p), n 웰(34n)(n+형 반도체 영역36n1), p 웰(34p)(p형 반도체 기판33), n+ 반도체 영역(36n3)의 경로에서 사이리스터가 동작하고, 외부단자(31)와 접지전위(GND)가 도통상태로 되어 방전한다.
한편, 외부에서 외부단자(31)로 부(負)의 전압이 인가되면, 상기 사이리스터는 동작하지 않고, n+ 반도체 영역(36n1)(n 웰34n), p 웰(34p)(p형 반도체 기판33), n+ 반도체 영역(36n3)의 경로에서 래터럴 바이폴라 트랜지스터가 동작하고, 외부단자(31)와 접지전위(GND)가 도통상태로 되어 방전한다.
즉, 상기한 사이리스터 구조의 보호회로에 있어서는, 사이리스터 방전의 경우(정(正)의 과전압이 인가된 경우), 유지전압이 낮고(1∼2V), 방전경로에서 소비되는 에너지 양이 작은 상태에서 분산되기 때문에 ESD 내성이 높지만, 래터럴 바이폴라 트랜지스터 방전의 경우(부(負)의 과전압이 인가된 경우), 유지전압이 높고(7∼12V), 방전경로에서 소비되는 에너지 양이 크며, 또 방전전류가 역접합부에 집중하기 쉽기 때문에 ESD 내성이 낮다는 문제가 생긴다.
그래서, 본 발명의 실시형태 1에 있어서는, 보호회로의 구성을 이하와 같이 하였다.
도 1에 나타낸 바와 같이, 본 실시형태 1의 보호회로(1)는, 외부단자(2)와 반도체 집적회로장치의 주변회로(3)를 연결하는 경로에 전기적으로 접속되고, 외부단자(2)에 과전압이 인가된 경우에 신속하게 전하를 방출하고, 반도체 집적회로장치의 내부회로에 고전압이 걸리지 않도록 기능하는 회로이다.
이 보호회로(1)는, 외부단자(2)와 접지전위(GND)와의 사이에 전기적으로 접속된 2개의 바이폴라 트랜지스터(Q1a, Q1b)와 다이오드(D1)로 구성되어 있다.
바이폴라 트랜지스터(Q1a, Q1b)는, 사이리스터를 구성하고 있고, 외부단자(2)에 정(正)의 과전압이 인가된 경우에 동작하여 전하를 방출하도록 되어 있다. 바이폴라 트랜지스터(Q1a)의 에미터는 외부단자(2)와 전기적으로 접속되어 있다. 또한, 바이폴라 트랜지스터(Q1a)의 베이스는 외부단자(2) 및 바이폴라 트랜지스터(Q1b)의 콜렉터와 전기적으로 접속되어 있다. 또, 바이폴라 트랜지스터(Q1a)의 콜렉터는 바이폴라 트랜지스터(Q1b)의 베이스와 전기적으로 접속되어 있다. 그리고, 바이폴라 트랜지스터(Q1b)의 에미터는 접지전위(GND)와 전기적으로 접속되어 있다.
이와 같은 보호회로(1)에서는, 외부단자(2)에 정의 과전압이 인가된 경우, 2개의 바이폴라 트랜지스터(Q1a, Q1b)로 이루어지는 사이리스터가 동작하는 결과, 과전류는 외부단자(2)로부터 바이폴라 트랜지스터(Q1a, Q1b)를 통해서 접지전위(GND)측으로 흐르도록 되어 있다. 이것에 의해, 정의 과전압에 대한 ESD 내성을 확보하는 것이 가능하게 된다.
한편, 다이오드(D1)는 외부단자(2)에 부(負)의 과전압이 인가된 경우에 동작하여 전하를 방출하도록 되어 있다. 이 다이오드(D1)는 외부단자(2)에 부의 과전압이 인가된 경우에 접속방향이 순방향이 되도록, 바이폴라 트랜지스터(Q1b)의 콜렉터와 에미터와의 사이에 전기적으로 접속되어 있다.
즉, 본 실시형태 1에서는, 외부단자(2)에 부의 관전압이 인가된 경우, 과전압이 접지전위(GND)로부터 다이오드(D1)를 통해서 외부단자(2)측으로 흐르도록 되어 있다. 이것에 의해, 본 실시형태 1에서는, 부의 관전압에 대한 ESD 내성을 더 향상시키는 것이 가능하게 된다. 또한, 보호소자를 다이오드(D1)로 구성하고 있기 때문에, 보호소자의 레이아웃 면적의 대폭적인 증대를 초래하는 일도 없다.
또, 외부단자(2)는, 반도체 칩내에서의 반도체 집적회로의 전극을 인출하기 위한 단자이고, 주변회로(3)를 통해서 반도체 집적회로장치의 내부회로와 전기적으로 접속되어 있다.
또한, 주변회로(3)는, 예컨대 입력회로, 출력회로 또는 입출력 쌍방향 회로 등과 같이, 반도체 집적회로장치의 외부와 내부와의 사이에 설치되고, 전기적 레벨의 정합이나 타이밍의 조정을 행하는 인터페이스 회로이다.
또한, 보호회로(1)는, 예컨대 입력회로의 전단(前段)에만 또는 출력회로의 전단(前段)에만 설치하여도 되고, 입력회로 및 출력회로의 양쪽 주변회로의 전단에 설치하여도 된다.
다음에, 도 1의 반도체 집적회로장치의 보호회로에서의 디바이스 구조의 일예를 도 2 및 도 3에 나타낸다. 또, 도 2는 그 평면도이고, 도 3은 도 2의 III-III의 단면도이다.
반도체 기판(4)은, 예컨대 p형 실리콘(Si) 단결정으로 이루어지고, 그 상층부에는 n 웰(제1 반도체 영역, 제2 반도체 영역)(5n1, 5n2)과, p 웰(5p)(5p1∼5p3)이 형성되어 있다.
이 n 웰(5n1, 5n2)은, 직사각형 모양의 고립영역으로 형성되어 있고, 그 각각에는, 예컨대 n 형 불순물인 인 또는 비소(As)가 함유되어 있다.
또한, p 웰(제3 반도체 영역)(5p)(5p1∼5p3)은 n 웰(5n1, 5n2)에 인접하여 그것을 둘러싸도록 형성되어 있고, p 웰(5p)에는 예컨대 p 형 불순물인 붕소를 함유하게 된다.
또한, 반도체 기판(4)의 주면에는, 필드 절연막(6)이 형성되어 있다. 이 필드 절연막(6)은, 예컨대 이산화 실리콘(SiO2)으로 이루어지고, 소자 분리기능 또는 소자내 분리기능을 가지고 있다.
상기한 다이오드(D1)는, 주로 n 웰(5n1)과, 그 상층부에 형성된 n+형 반도체 영역(제4 반도체 영역)(7n1) 및 p+형 반도체 영역(제8 반도체 영역)(7p1)에 의해 구성되어 있다.
n+형 반도체 영역(7n1)은, 예컨대 n형 불순물인 인 또는 As를 함유하게 되고, 반도체 기판(4)상의 층간절연막(8a)에 천공(穿孔)된 접속구멍(9a)을 통해서 제1층 배선(10a)에 접속되며, 또 외부단자(2)와 전기적으로 접속되어 있다.
또한, p+형 반도체 영역(7p1)은, 예컨대 p형 불순물인 붕소를 함유하게 되고, 층간절연막(8a)에 천공(穿孔)된 접속구멍(9b)을 통해서 제1층 배선(10b)과 전기적으로 접속되며, 또 접지전위(GND)와 전기적으로 접속되어 있다.
이 p+형 반도체 영역(7p1)은, 상기 n+형 반도체 영역(7n1)이 설치된 n 웰(5n1)내에 설치되어 있다. 즉, p+형 반도체 영역(7p1)과 상기한 n+형 반도체 영역(7n1)을 동일 n 웰(5n1)내에 설치함으로써, 그들간의 저항치를 낮추는 것이 가능하게 된다.
또한, p+형 반도체 영역(7p1)은, 그 장변이 n+형 반도체 영역(7n1)의 장변에 대해서 평행하게 되도록 배치되어 있다. 즉, p+형 반도체 영역(7p1)과 n+형 반도체 영역(7n1)과의 장변끼리가 대향하게 되고, 그들 사이에 흐르는 전류경로의 폭을 넓게 확보할 수 있기 때문에, 그들 사이의 저항치를 낮추는 것이 가능하게 된다.
이것에 의해, 본 실시형태 1에서는, 부의 전압이 외부단자(2)로 인가된 경우에 흐르는 과전류의 방전경로의 저항을 낮출수 있기 때문에, 과전류를 신속하게 방전하는 것이 가능하게 된다.
또한, 상기한 바이폴라 트랜지스터(Q1a)는, 주로 p+형 반도체 영역(제5 반도체 영역)(7p2)과, n 웰(5n1)과, n+형 반도체 영역(7n2)과, p 웰(5p2)에 의해 구성되어 있다.
p+형 반도체 영역(7p2)은, n 웰(5n1)의 영역내에 있어서 상기한 n+형 반도체 영역(7n1)에 인접하여 평행하게 연장 형성되어 있고, 예컨대 p형 불순물인 붕소를 함유하게 된다.
이 p+형 반도체 영역(7p2)은, 층간절연막(8a)에 천공된 접속구멍(9c)을 통해서 제1층 배선(10a)에 접속되고, 또 외부단자(2)와 전기적으로 접속되어 있다.
또한, n+형 반도체 영역(7n2)은, n 웰(5n1)과 p 웰(5p2)에 걸치도록 상기한 p+형 반도체 영역(7p2)에 인접하여 평행하게 연장 형성되어 있고, 예컨대 n형 불순물인 인 또는 As를 함유하게 된다.
또한, 상기한 바이폴라 트랜지스터(Q1b)는, 주로 n+형 반도체 영역(7n2)(n 웰5n1)과, p 웰(5p2)과, n+형 반도체 영역(제7 반도체 영역)(7n3)(n 웰5n2)에 의해 구성되어 있다.
n+형 반도체 영역(7n3)은, p 웰(5p2)과, n 웰(5n2)에 걸치도록 상기한 n+형 반도체 영역(7n2)에 인접하여 평행하게 연장 형성되어 있고, 예컨대 n형 불순물인 인 또는 As를 함유하게 된다.
이 n+형 반도체 영역(7n3)은, 층간절연막(8a)에 천공된 접속구멍(9d)을 통해서 제1층 배선(10c)에 접속되고, 또 접지전위(GND)와 전기적으로 접속되어 있다.
또, 상기한 층간절연막(8a)은, 예컨대 SiO2로 이루어지고, 제1층 배선(10a∼10c)은, 예컨대 알루미늄(Al) 또는 Al-Si-Cu 합금으로 이루어진다.
다음에, 본 실시형태 1의 반도체 집적회로장치의 제조방법의 일예를 도 4∼도 6에 따라 설명한다.
도 4는 본 실시형태 1의 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다. 반도체 기판(4)은, p형 Si 단결정으로 이루어지고, 그 상층에는 n 웰(5n1, 5n2) 및 p 웰(5p1∼5p3)이 형성되어 있음과 동시에, 필드 절연막(6)이 형성되어 있다.
이와 같은 반도체 기판(4)의 주면상에, n+형 반도체 영역이 노출되고, 다른 영역이 피복되도록 한 포토레지스트 패턴(11a)을 포토리소그래피 기술로 형성한다.
계속해서, n+형 반도체 영역을 형성하기 위해, 그 포토레지스트 패턴(11a)을 마스크로 해서, 예컨대 p형 불순물인 인 또는 As를 이온주입법 등에 의해 반도체 기판(4)으로 도입한다.
그 후, 포토레지스트 패턴(11a)을 제거한 후, 도 5에 나타낸 바와 같이, p+형 반도체 영역이 노출되고, 다른 영역이 피복되도록 한 포토레지스트 패턴(11b)을 포토리소그래피 기술로 형성한다.
이어서, p+형 반도체 영역을 형성하기 위해, 그 포토레지스트 패턴(11b)을 마스크로 해서, 예컨대 p형 불순물인 붕소 또는 플루오르화 붕소(BF2)를 이온주입법 등에 의해 반도체 기판(4)으로 도입한다.
계속해서, 포토레지스트 패턴(11b)을 제거한 후, 반도체 기판(4)에 대해서 열처리를 시행하는 것에 의해, 도 6에 나타낸 바와 같이, 반도체 기판(4)에 p+형 반도체 영역(7p1, 7p2) 및 n+형 반도체 영역(7n1∼7n3)을 형성한다.
그 후, 도 3에 나타낸 바와 같이, 그 반도체 기판(4)상에, 예컨대 SiO2로 이루어지는 층간절연막(8a)을 CVD법으로 퇴적한 후, 그 소정의 위치에 접속구멍(9a∼9d)을 포토리소그래피 기술 및 드라이 에칭기술로 동시에 천공한다.
그 후, 반도체 기판(4)상에, 예컨대 Al 또는 Al-Si-Cu 합금으로 이루어지는 금속막을 스퍼터링법으로 퇴적한 후, 그 금속막을 포토리소그래피 기술 및 드라이 에칭기술로 패터닝함으로써 제1층 배선(10a∼10c)을 형성한다.
이것 이후는 통상의 반도체 집적회로장치의 제조 프로세스에서의 배선 형성공정 및 표면 보호막 형성공정 등을 거쳐 반도체 집적회로장치를 제조하면 되기 때문에 설명을 생략한다.
이와 같이, 본 실시형태 1에서는, 이하의 효과를 얻는 것이 가능하게 된다.
(1) 보호소자로서 다이오드(D1)를 설치함으로써, 외부단자(2)에 부의 과전압이 인가된 경우에, 과전류를 접지전위(GND)로부터 다이오드(D1)를 통해서 외부단자(2)측으로 신속하게 방전할 수 있기 때문에, 부의 과전압에 대한 ESD 내성을 더 향상시키는 것이 가능하게 된다. 즉, 본 실시형태 1에서는, 외부단자(2)로 인가되는 정부 양쪽의 과전압에 대해서 높은 ESD 내성을 얻을 수 있기 때문에, 반도체 집적회로장치의 수율 및 신뢰성을 향상시키는 것이 가능하게 된다.
(2) 보호소자를 다이오드(D1)로 구성함으로써, 보호회로(1)의 전체적인 점유면적의 대폭적인 증대를 초래하지 않고, 외부단자로 인가되는 정부 양쪽의 과전압에 대한 ESD 내성을 향상시키는 것이 가능하게 된다.
(실시형태 2)
도 7은 본 발명의 다른 일실시형태인 반도체 집적회로장치의 보호회로에서의 회로도, 도 8은 도 7의 반도체 집적회로장치의 보호회로 영역에서의 주요부 평면도, 도 9는 도 8의 IX-IX선의 단면도이다.
본 실시형태 2에 있어서는, 도 7에 나타낸 바와 같이, 상기 실시형태 1에서 설명한 보호회로에 다이오드(D2)를 더 부가하고 있다. 이 다이오드(D2)는, 외부단자(2)로 부의 과전압이 인가된 경우에 동작하여 전하를 방출하기 위한 보호소자이고, 외부단자(2)로 부의 과전압이 인가된 경우에 접속방향이 순방향이 되도록 외부단자(2)와 접지전위(GND)와의 사이에 전기적으로 접속되어 있다.
또, 이 다이오드(D2)는, 입력회로의 전단(前段)에만 또는 출력회로의 전단(前段)에만 설치하여도 되고, 입력회로 및 출력회로의 양쪽 주변회로의 전단에 설치하여도 된다.
본 실시형태 2의 반도체 집적회로장치에서의 보호회로(1)의 디바이스 구조의 일예를 도 8 및 도 9에 나타낸다. 또, 도 8은 그 평면도이고, 도 9는 도 8의 IX-IX선의 단면도이다.
본 실시형태 2에서는, 도 8 및 도 9에 나타낸 바와 같이, 상기 실시형태 1의 보호회로의 구조는 그대로이다. 다른 것은 이하의 점이다.
즉, p 웰(5p)의 상층에는, 다이오드(D1) 및 바이폴라 트랜지스터(Q1a, Q1b)를 둘러싸도록 p+형 반도체 영역(제9 반도체 영역)(7p3)이 형성되어 있다. 이 p+형 반도체 영역(7p3)은, 예컨대 p형 불순물인 붕소를 함유하게 되고, 그 불순물은 다른 p+형 반도체 영역(7p1, 7p2)을 이온 주입할 때 동일 마스크를 사용해서 동시에 주입하고 있다.
이 p+형 반도체 영역(7p3)은, 층간절연막(8a)에 천공된 접속구멍(9e)을 통해서 제1층 배선(10d)에 전기적으로 접속되고, 또 접지전위(GND)와 전기적으로 접속되어 있다. 그리고, 상기한 다이오드(D2)가 주로 p+형 반도체 영역(7p1), p 웰(5p), p형 반도체 기판(4), n 웰(5n1) 및 n+형 반도체 영역(7n1)에 의해 구성되어 있다.
즉, 본 실시형태 2에서는, 그 다이오드(D2)가 다이오드(D1) 및 바이폴라 트랜지스터(Q1a, 1b)를 둘러싸도록 배치되는 구조로 되어 있다. 따라서, 본 실시형태 2에서는, 외부단자(2)로 부의 과전압이 인가된 경우에, 반도체 기판(4)에 있어서 보호회로(1)의 형성영역으로 확대되는 과전류를 상기 실시형태 1의 경우보다도 신속하게 방전하는 가능하게 된다.
(실시형태 3)
다음에, 본 발명의 실시형태 3의 반도체 집적회로장치를 도 10∼도 17에 따라 설명한다. 또, 이후의 설명에 있어서 접지전원(GND, GND1)은 기본적으로 접지전원 공급용 외부단자에 전기적으로 접속되어 있는 것으로 한다. 또한, 접지전원(GND2)은 반도체 집적회로장치의 내부전원에 의해 생성된 전원이고, 내부전원을 통해서 접지전원 공급용 외부단자에 전기적으로 접속되어 있는 것으로 한다.
우선, 본 실시형태 3의 반도체 집적회로장치의 회로구조를 도 10∼도 14에 따라 설명한다. 도 10에 나타낸 바와 같이, 보호회로(1)의 회로구성은, 상기 실시형태 1과 같기 때문에, 그 상세한 설명은 생략한다. 사이리스터를 구성하는 바이폴라 트랜지스터(Q1a)의 에미터와 다이오드(D1)의 p형 반도체 영역은 동일 웰내에 배치되어 있다.
또한, 보호회로(1)의 후단의 주변회로(3)는 보호회로용 저항(R1), 그 후단의 보호회로용 다이오드(D3, D4) 및 그 후단의 입력회로용 인버터(INV1)를 가지고 있다. 이 인버터(INV1)는 p채널형 MOS·FET(Q2a)와 n채널형 MOS·FET(Q2b)가 전원(VCC)과 접지전원(GND)과의 사이에 직렬로 접속 구성되어 있고, 그 출력은 반도체 집적회로장치의 내부회로와 전기적으로 접속되어 있다. 또, 보호회로(1)의 접지전원(GND)과 보호회로용 저항(R1), 다이오드(D3, D4) 및 인버터(INV1)의 접지전원(GND)은 공통이다.
보호회로용 저항(R1)은, 외부단자(2)와 인버터(INV1)의 입력과의 사이에서, 보호회로(1)보다도 후단이고, 또 보호회로용 다이오드(D3, D4)보다도 전단에 전기적으로 접속되어 있고, 인버터(INV1)에 과전류가 흐르는 것을 방지하며, 또 외부단자(2)측에서 본 임피던스를 크게 함으로써, 인버터(INV1)의 입력측 배선 등에 대전한 전하를 다이오드(D3, D4) 및 전원배선을 통해서 외부단자측으로 방출하기 쉽게하기 위한 기능을 가지고 있다.
또한, 보호회로용 다이오드(D3, D4)는, 인버터(INV1)의 입력 게이트 전극과 전원(VCC)과의 사이 및 그 입력 게이트 전극과 접지전원(GND)과의 사이에 각각 역방향 접속이 되도록 전기적으로 접속되어 있고, CD(Charge Device)법에 의한 정전파괴 시험 등에 있어서 반도체 집적회로장치 내부에 대전한 전하를, 외부단자(2)를 접지시켜 방전시킬 때, 인버터(INV1)의 입력배선(입력측의 금속배선, 게이트 전극을 포함)의 전위와, 인버터(INV1)의 MOS·FET(Q2a, Q2b)가 배치된 반도체 기판측의 웰 또는 그 MOS·FET(Q2a, Q2b)의 소스, 드레인용의 반도체 영역(확산층)의 전위와의 사이에 차이가 생기는 것을 방지하는 기능을 가지고 있다. 단, 이 다이오드(D3, D4)는, 후술하는 바와 같이 반도체 기판에 있어서 상기한 보호회로(1)의 다이오드(D1)와는 다른 웰내에 배치되어 있다.
여기서, 인버터(INV1)의 입력단에 보호회로(저항 R1, 다이오드D3, D41)를 설치하지 않은 참고기술을 도 32 및 도 33에 나타낸다. 도 32에는 전원(VCC31)로 구동되는 인버터(INV31)가 나타나 있다. 그 인버터(INV31)는 p채널형 MOS·FET(Q31a)와 n채널형 MOS·FET(Q31b)가 전원(VCC31)과 접지전원(GND)과의 사이에 직렬로 접속하게 된다. 부호 qg는 인버터(INV31)의 입력배선측(금속배선 및 게이트 전극을 포함)에 대전한 전하를 나타내고, 부호 qSd는 그 인버터(INV31)의 출력측(인버터INV1의 MOS·FETQ2a, Q2b)이 배치된 반도체 기판측의 웰 및 소스, 드레인용의 반도체 영역(확산층))에 대전한 전하를 나타내고 있다. 이와 같은 구성에 있어서, 외부단자(2)가 접지되면, 그 외부단자(2)에 접속되어 있는 MOS·FET(Q31a, Q31b)의 입력 배선측의 전하(qg)는 급속히 방전된다. 그러나, 그 MOS·FET(Q31a, Q31b)의 출력측의 전하(qsd)는 반도체 기판이나 전원(VCC31)의 배선을 통해서 외부단자(2)에서 서서히 방전된다. 이 경우의 방전시간과 전하량(전위차)과의 관계를 나타낸 것이 도 33이다. MOS·FET(Q31a, Q31b)의 입력측의 전하(qg)와 출력측의 전하(qsd)에서 방전시간에 큰 차이가 생기고 있는 것을 이해한다. 이와 같은 방전시간의 차이에 의해 MOS·FET(Q31a, Q31b)의 게이트 절연막에 순간적으로 고전위차가 인가되어 게이트 절연 파괴에 도달한다.
그래서, 본 실시형태 3에 있어서는, 상기도 10 및 도 11에 나타낸 바와 같이, 인버터(INV1)의 입력단에 보호회로용 저항(R1) 및 다이오드(D3, D4)를 접속함으로써, 외부단자(2)를 접지한 경우, 인버터(INV1)의 출력배선측에 대전한 전하(qsd)를, 다이오드(D3, D4)를 통해서 입력배선측으로 빠르게 방전시키는 것이 가능한 구조로 되어 있다. 이것에 의해, 도12에 나타낸 바와 같이, 그 인버터(INV1)의 입력배선측의 전하(qg)와 인버터(INV1)의 출력측의 전하(qsd)와의 방전시간의 차이를 줄이는 것이 가능하게 되어 있다. 따라서, 그 방전시간의 차이에 기인하여 인버터(INV1)에서의 MOS·FET(Q2a, Q2b)의 게이트 절연막에 순간적으로 고전압이 인가되는 것을 방지할 수 있기 때문에, 게이트 절연파괴를 방지할 수 있고, 반도체 집적회로장치의 수율 및 신뢰성을 향상시키는 것이 가능하게 된다.
이와 같은 주변회로(3)에서의 보호회로용 소자는, 다이오드(D3, D4)에 한정되는 것은 아니고, 여러가지 변경 가능하다. 예컨대 도 10의 다이오드(D3, D4) 대신에, 도 13에 나타낸 바와 같이, p채널형 MOS·FET(Q3a) 및 n채널형 MOS·FET(Q3b)를 다이오드 접속하여도 된다. 이 경우, MOS·FET의 쪽이 다이오드보다도 브레이크 다운 전압을 약 1V정도 낮출 수 있기 때문에, 상기한 전하의 방전동작이 행해지기 쉬운 구조로 된다. 따라서, 상기한 전하의 방전을 빠르게 행하는 것이 가능하게 된다.
또한, 도 10의 다이오드(D3, D4) 대신에, 바이폴라 트랜지스터를 다이오드 접속하여도 된다. 이 경우, 바이폴라 트랜지스터의 쪽이 다이오드보다도 구동능력이 높으므로 상기한 전하의 방전을 빠르게 행하는 것이 가능한 구조로 된다.
또한, 도 14에 나타낸 바와 같이, 보호회로(1)에서의 다이오드(D1) 및 바이폴라 트랜지스터(Q1a, Q1b)용의 접지전원(GND1)과, 주변회로(3)에서의 다이오드(D3 D4) 및 인버터(INV1)용의 접지전원(GND2)이 전기적으로 분리되어 있다. 즉, 보호회로(1) 및 주변회로(3)에는, 각각 다른 접지전원 배선을 통해서 접지전원 전압이 공급되도록 되어 있다. 이 접지전원(GND1, GND2)의 전위는 동등하여도 되고, 달라도 된다. 이와 같이 접지전원(GND1, GND2)을 분리함으로써, 한쪽의 회로측에서 생긴 전위변동에 기인하여 다른쪽 회로의 접지전원의 전위가 변동하는 것을 방지하는 것이 가능하게 된다.
다음에, 도 10의 회로 부분에 대응하는 디바이스 구조를 도 15∼도 17에 따라 설명한다. 도 15 및 도 16은 도 10의 보호회로(1)에 대응하는 평면도 및 그 X-Y선의 단면도를 나타내고 있다. 또, 도 15 및 도 16에서는 도면을 이해하기 쉽게 하기 위해 동일 영역에는 동일 해칭을 붙이고 있다.
보호회로(1)의 디바이스 구조도 기본적으로 상기 실시형태 1과 동일하다. 특히, 본 실시형태 3에서도 상기 실시형태 1과 마찬가지로, 다이오드(D1)가 바이폴라 트랜지스터(Q1a, Q1b)(사이리스터)와 동일 n 웰(5n1)내에 서로 근접한 상태로 설치되어 있다. 여기서는, 주로 배선구조(배선 레이아웃 및 배선 접속 등)에 관해서 상세히 설명한다. 사이리스터를 구성하는 바이폴라 트랜지스터(Q1a, Q1b)는, 제1층 배선(10a) 및 제2층 배선(12a)을 통해서 외부단자(2)와 전기적으로 접속되어 있다. 제1층 배선(10a)의 패턴 형상은, n+형 반도체 영역(7n1) 및 p+형 반도체 영역(7p2)을 덮도록 직사각형 모양으로 형성되어 있다. 또한, 제1층 배선(10b, 10c)은 일체로 성형되어 있고, 그 패턴 형상은 p+형 반도체 영역(7p1) 및 n+형 반도체 영역(7n3)의 각각을 덮고, 또 제1층 배선(10b, 10c)이 서로 전기적으로 접속되도록 평면 コ자 형태로 형성되어 있다. 이들 제1층 배선(10a∼10c)은, 층간절연막(8b)에 의해 피복되어 있다. 이 층간절연막(8b)은, 예컨대 SiO2등으로 이루어지고, 그 상면에는 예컨대 Al 또는 Al-Si-Cu 합금으로 이루어지는 제2층 배선(12a∼12c)이 형성되어 있다.
제2층 배선(12a)은, 접속구멍(9a)을 통해서 제1층 배선(10a)과 전기적으로 접속되어 있다. 제2층 배선(12a)의 패턴 형상은, 기본적으로는 n+형 반도체 영역(7n2)의 일부, p+형 반도체 영역(7p2), n+형 반도체 영역(7n1), p+형 반도체 영역(7p1) 및 p 웰(5p1)의 일부를 덮도록 직사각형 모양으로 형성되어 있다. 또, 제2층 배선(12a)은, 그 일부분에 폭이 좁은 패턴부(12a1)를 일체적으로 가지고 있다. 이 패턴부(12a1)는, 제2층 배선(12a)의 일부가 도 15의 상방향으로 연장되고, 또 그 선단부가 그 연장방향에 대해서 수직으로 구부러져, 도 15의 우방향으로 약간 연장되도록 형성되어 있다. 이 패턴부(12a1)는 접속구멍(9f)을 통해서 제1층 배선(10e)의 일단과 전기적으로 접속되어 있다. 또한, 제1층 배선(10e)의 타단은, 접속구멍(9g)을 통해서 제2층 배선(12b)과 전기적으로 접속되어 있다. 이 제2층 배선(12b)은, 도 10에서 설명한 보호회로용 저항(R1)과 전기적으로 접속된다. 또한, 제2층 배선(12c)은, 접속구멍(9c)을 통해서 제1층 배선(10c)과 전기적으로 접속되어 있다. 이 제2층 배선(12c)은 접지전원(GND)을 공급하기 위한 배선이고, 그 패턴 형상은 비교적 폭 넓게 형성되며, n+형 반도체 영역(7n2), n 웰(5n2) 및 p 웰(5p)의 일부를 덮는 띠 모양의 패턴으로 되어 있다. 이들 제2층 배선(12a∼12c)은, 층간절연막(8c)에 의해 피복되어 있다. 이 층간절연막(8c)은, 예컨대 SiO2등으로 이루어지고, 그 상면에는 예컨대 Al 또는 Al-Si-Cu 합금으로 이루어지는 외부단자(2)가 형성되어 있다. 또, 제2층 배선(12c)은 접지전원(GND)과 전기적으로 접속되어 있다.
외부단자(2)는, 접속구멍(9i)을 통해서 제2층 배선(12a)과 전기적으로 접속되어 있다. 이 외부단자(2)는, 필드 절연막(6)의 상방에 배치되어 있고, 그 패턴 형상은 정사각형 모양으로 형성되어 있다. 단, 이 외부단자(2)에 있어서, 제2층 배선(12a)과의 접속부분(접속구멍9i이 배치된 장소)은 해당 접속을 위해 부분적으로 뻗어나와 있다. 또, 외부단자(2)에는, 예컨대 금(Au) 또는 Al 등으로 이루어지는 본딩 와이어가 직접 접합된다. 그리고, 외부단자(2)는 그 본딩 와이어를 통해서 패키지의 리드와 전기적으로 접속된다. 또한, 외부단자(2)는 본딩 와이어 대신에 범프전극을 통해서 패키지의 리드와 전기적으로 접속되는 경우도 있다. 또, 이 외부단자(2)의 일부는, 표면보호막에 의해 피복된다. 표면보호막은, 예컨대 SiO2막의 단층막, SiO2상에 질화 실리콘을 적층해서 이루어지는 적층막 또는 그들 위에 폴리이미드 수지를 적층해서 이루어지는 적층막으로 된다.
한편, 도 17은 도 10의 보호회로에 대응하는 단면도이다. 도 17에 나타낸 바와 같이, 반도체 기판(4)의 상부에는 n 웰(13n) 및 p 웰(13p)이 형성되어 있다. 이 n 웰(13n) 및 p 웰(13p)은 상기한 n 웰(5n1) 및 p 웰(5p)(도 15 및 도 16 참조)과는 다른 영역에 형성되어 있고, 전기적으로도 분리되어 있다. 이 n 웰(13n)은, 예컨대 n형 불순물인 인 또는 비소(As)를 도입하게 되고, 이 영역내에는 상기 p채널형의 MOS·FET(Q2a), 상기 다이오드(D3) 및 웰 전위공급용의 n형 반도체 영역(14n)이 형성되어 있다. 또한, p 웰(13p)은, 예컨대 p형 불순물인 붕소를 도입하게 되고, 이 영역내에는, 상기 n채널형의 MOS·FET(Q2b), 상기 다이오드(D4) 및 웰 전위 공급용의 p형 반도체 영역(14p)이 형성되어 있다. 그리고, 이 MOS·FET(Q2a, Q2b)에 의해 CMOS(Complimentary MOS) 회로형의 인버터(INV1)가 형성되어 있다. 또, 웰전위공급용의 p형 반도체 영역(14p)에는, 예컨대 p형 불순물인 붕소가 도입되고,웰전위공급용의 n형 반도체 영역(14n)에는, 예컨대 n형 불순물인 인 또는 As가 도입되고 있다.
이 인버터(INV1)를 구성하는 p채널형의 MOS(Q2a)는, n 웰(13n)의 상부에서 서로 떨어져 형성된 한쌍의 p+형 반도체 영역(15ps, 15pd)과, 반도체 기판(4)상에 형성된 게이트 절연막(15pi)과, 그 위에 형성된 게이트 전극(15pg)을 가지고 있다. 또, 한쌍의 p+형 반도체 영역(15ps, 15pd)의 사이에 MOS·FET(Q2a)의 채널영역이 형성된다.
이 p+형 반도체 영역(15ps, 15pd)에는, 예컨대 p형 불순물인 붕소가 도입되어 있다. p+형 반도체 영역(15ps)은, 고전위측의 전원(VCC)과 전기적으로 접속되어 있다. 또, 이 n 웰(13n)과 반도체 기판(4)과의 접촉영역에 다이오드(D5)가 형성되어 있다.
게이트 절연막(15pi)은, 예컨대 SiO2로 이루어진다. 게이트 전극(15pg)은 예컨대 저저항 폴리실리콘으로 이루어진다. 단, 게이트 전극(15(pg)은, 저저항 폴리실리콘의 단체(單體)막으로 형성되는 것에 한정되는 것은 아니고, 예컨대 저저항 폴리실리콘상에 텅스텐 실리사이드 등의 실리사이드막을 적층해서 이루어지는 구조라도 되고, 저저항 폴리실리콘상에 질화 티탄막 등의 배리어 금속막 등을 통해서 텅스텐막 등의 금속막을 적층해서 이루어지는 구조라도 된다.
또한, 이 MOS·FET(Q2a)와 동일 n 웰(13n)내에 형성된 상기 다이오드(D3)는, 이 n 웰(13n)과 그 상부에 형성된 p+형 반도체 영역(16p)과의 접촉영역에 형성되어 있다. 이 다이오드(D3)는, 한쪽의 단자가 인버터(INV1)의 게이트 전극(15ng, 15pg)과 전기적으로 접속되고, 다른쪽의 단자가 n 웰(13n)을 통해서 고전위의 전원(VCC)과 전기적으로 접속되어 있다. 또, p+형 반도체 영역(16p)에는, 예컨대 p형 불순물인 붕소가 도입되어 있다.
다른 한편, 인버터(INV1)를 구성하는 n채널형의 MOS·FET(Q2b)는, p 웰(13p)의 상부에서 서로 떨어져 형성된 한쌍의 n+형 반도체 영역(15ns, 15nd)과, 반도체 기판(4)상에 형성된 게이트 절연막(15ni)과, 그 위에 형성된 게이트 전극(15ng)을 가지고 있다. 또, 한쌍의 n+형 반도체 영역(15ns, 15nd)의 사이에 MOS·FET(Q2b) 의 채널 영역이 형성된다.
이 n+형 반도체 영역(15ns, 15nd)에는, 예컨대 n형 불순물인 인 또는 As가 도입되어 있다. n+형 반도체 영역(15ns)에는, 접지전원(GND)과 전기적으로 접속되어 있다. 게이트 절연막(15pi)은, 예컨대 SiO2로 이루어진다. 게이트 전극(15ng)은 예컨대 저저항 폴리실리콘으로 이루어진다. 단, 게이트 전극(15ng)은, 저저항 폴리실리콘의 단체(單體)막으로 형성되는 것에 한정되는 것은 아니고, 예컨대 저저항 폴리실리콘상에 텅스텐 실리사이드 등의 실리사이드막을 적층해서 이루어지는 구조라도 되고, 저저항 폴리실리콘상에 질화 티탄막 등의 배리어 금속막 등을 통해서 텅스텐막 등의 금속막을 적층해서 이루어지는 구조라도 된다. 또, 게이트 전극(15ng)은, 배선을 통해서 게이트 전극(15pg), n+형 반도체 영역(16n), p+형 반도체 영역(16p) 및 저항(R1)과 전기적으로 접속되어 있다.
또한, 이 MOS·FET(Q2b)와 동일 p 웰(13p)내에 형성된 상기 다이오드(D4)는, 이 p 웰(13p)과 그 상부에 형성된 n+형 반도체 영역(16n)과의 접촉영역에 형성되어 있다. 이 다이오드(D4)는, 제1층 배선(10f)을 통해서 상기한 저항(R1)과 전기적으로 접속되고, 다른쪽의 단자가 p 웰(13p)을 통해서 접지전원(GND)과 전기적으로 접속되어 있다. 또, n+형 반도체 영역(16n)에는, 예컨대 n형 불순물인 인 또는 As가 도입되어 있다.
이와 같은 반도체 기판(4)상에는, 층간절연막(8a)이 형성되어 있고, 이것에 의해 MOS·FET(Q2a, Q2b), 다이오드(D3, D4) 등이 피복되어 있다. 이 층간절연막(8a)상에는, 예컨대 Al 또는 Al-Si-Cu 합금 등으로 이루어지는 제1층 배선(10f∼10i)이 형성되어 있다. 제1층 배선(10f)은, 접속구멍(9j)을 통해서 n+형 반도체 영역(16n)과 전기적으로 접속되어 있다. 제1층 배선(10g)은 접속구멍(9k)을 통해서 p+형 반도체 영역(14p) 및 n+형 반도체 영역(15ns)과 전기적으로 접속되어 있다. 이 제1층 배선(10g)은, 접지전원(GND)과 전기적으로 접속되어 있다. 제1층 배선(10h)은, 접속구멍(9m)을 통해서 n+형 반도체 영역(15nd) 및 p+형 반도체 영역(15pd)과 전기적으로 접속되어 있다. 이 제1층 배선(10h)은, 인버터(INV1)의 출력배선을 구성하고 있고, 반도체 집적회로장치의 내부회로와 전기적으로 접속되어 있다. 또, 제1층 배선(10i)은, 접속구멍(9n)을 통해서 반도체 영역(15ps) 및 n+형 반도체 영역(14n)과 전기적으로 접속되어 있다. 이 제1층 배선(10i)은 고전위의 전원(VCC)과 전기적으로 접속되어 있다.
이와 같은 본 실시형태 3에 의하면, 상기 실시형태 1과 같은 효과를 얻는 것이 가능하게 된다.
(실시형태 4)
다음에, 본 발명의 실시형태 4의 반도체 집적회로장치를 도 18∼도 20에 따라 설명한다.
우선, 본 실시형태 4의 반도체 집적회로장치의 회로구조를 도 18에 따라 설명한다. 또, 주변회로(3)의 회로구성은, 상기 실시형태 3(도 10, 도 13 및 도 14 참조)과 같기 때문에, 그 상세한 설명은 생략한다.
본 실시형태 4에 있어서는, 보호회로(1)에 다이오드(D1) 및 사이리스터(바이폴라 트랜지스터 Q1a, Q1b) 이외에, 저항(R2) 및 n채널형의 MOS·FET(Q4)가 부가되어 있다. 즉, 외부단자(2)와 주변회로(3)의 인버터(INV1)의 입력과의 사이에 저항(R1, R2) 끼워지고, 또 저항(R1, R2) 사이를 연결하는 배선과 접지전원(GND)과의 사이에 n채널형의 MOS·FET(Q4)가 그 게이트 전극을 접지전원(GND)에 접속한 상태로 전기적으로 접속되어 있다. 이것 이외는 상기 실시형태 3과 동일하다. 사이리스터를 구성하는 바이폴라 트랜지스터(Q1a)의 에미터와 다이오드(D1)의 p형 반도체 영역은 동일 웰내에 배치되어 있다. n채널형의 MOS·FET(Q4)가 사이리스터의 근방에 배치되어 있는 것을 모식적으로 나타내는 것이다.
저항(R2)은 MOS·FET(Q4)측으로 흐르는 전류의 양을 제한하고, 또 MOS·FET(Q4)의 게이트 절연파괴를 방지하는 기능을 가지고 있다. 또한, MOS·FET(Q4)는 보호회로(1)의 사이리스터를 구성하는 바이폴라 트랜지스터(Q1b)의 에미터 전극측을 순방향으로 하는 것으로 그 베이스 전극측에 홀을 주입시키도록 하여 바이폴라 트랜지스터(Q1b)를 동작시키기 쉽게 하고, 그 사이리스터의 동작을 재촉하는 기능을 가지고 있다. 또, MOS·FET(Q4)는, 그 사이리스터를 온시키기 위한 트리거 소자이고, 외부단자(2)측의 과전류를 MOS·FET(4)를 통해서 접지전원(GND)으로 방출하는 것을 주로 하는 소자는 아니다. 이 때문에, 상기한 바와 같이, MOS·FET(Q4)로 흐르는 전류를 저항(R2)으로 제한하고 있다. 또한, 보호회로(1)의 사이리스터, 다이오드(D1) 및 MOS·FET(Q4)의 접지전원(GND)은 동일한 것이고, 특별히 구분하지 않는다.
다음에, 도 18의 보호회로(1) 부분에 대응하는 디바이스 구조를 도 19 및 도 20에 따라 설명한다. 도 19 및 도 20은 도 18의 보호회로(1)에 대응하는 평면도 및 그 X-Y선의 단면도를 나타내고 있다. 또, 도 19 및 도 20에서는 도면을 이해하기 쉽게 하기 위해 동일 영역에는 동일 해칭을 붙이고 있다.
본 실시형태 4의 디바이스 구조는, n채널형의 MOS·FET(Q4)를 부가한 이외는 기본적으로 상기 실시형태 1, 3의 경우와 동일하다. n채널형의 MOS·FET(Q4)는 반도체 기판(4)의 상부에 형성된 한쌍의 n+형 반도체 영역(7n3, 7n4)과, 반도체 기판(4)상에 형성된 게이트 절연막(17ni)과, 그 위에 형성된 게이트 전극(17ng)을 가지고 있다. 이 한쌍의 n+형 반도체 영역(7n3, 7n4)은, MOS·FET(Q4)의 소스, 드레인용의 반도체 영역이고, 예컨대 n형 불순물인 인 또는 As가 도입되어 형성되어 있다. 한쪽의 n+형 반도체 영역(7n3)은, 상기한 바와 같이 바이폴라 트랜지스터(Q1b)의 일부를 구성하는 영역임과 동시에, 본 실시형태 4에서는 MOS·FET(Q4)의 일부에도 있고, p 웰(5p2), n 웰(5n2) 및 p 웰(5p3)에 걸치도록 형성되어 있다. 이 n+형 반도체 영역(7n3)은, 제1층 배선(10c), 제2층 배선(12c)을 통해서 제1층 배선(10b), 게이트 전극(17ng) 및 접지전원(GND)과 전기적으로 접속되어 있다. 또한, 다른쪽의 n+형 반도체 영역(7n4)은, p 웰(5p3)내에 형성되어 있다. 이 n+형 반도체 영역(7n4)은, 접속구멍(9p)을 통해서 제1층 배선(10j)에 전기적으로 접속되고, 또 이 제1층 배선(10j) 등을 통해서 저항(R1, R2) 사이의 배선과 전기적으로 접속되어 있다. 또, MOS·FET(Q4)의 채널영역은, 한쌍의 n+형 반도체 영역(7n3, 7n4) 사이의 p 웰(5p3)의 영역에 형성된다.
이 MOS·FET(Q4)의 게이트 절연막(17ni)은, 예컨대 SiO2로 이루어진다. 게이트 전극(17ng)은, 예컨대 저저항 폴리실리콘으로 이루어진다. 단, 게이트 전극(17ng)은 저저항 폴리실리콘의 단체막으로 형성되는 것에 한정되는 것은 아니고, 예컨대 저저항 폴리실리콘상에 텅스텐 실리사이드 등의 실리사이드막을 적층해서 이루어지는 구조라도 되고, 저저항 폴리실리콘상에 질화 티탄막 등의 배리어 금속막 등을 통해서 텅스텐막 등의 금속막을 적층해서 이루어지는 구조라도 된다.
제2층 배선(12a)의 패턴부(12a1)는, 접속구멍(9r)을 통해서 제1층 배선에 접속되고, 또 접속구멍(9s1)을 통해서 저항(R2)의 일단과 전기적으로 접속되어 있다. 이 저항(R2)은, 예컨대 저저항 폴리실리콘으로 이루어지고, 소정의 시트 저항치로 설정되어 있다. 이 저항(R2)의 타단은, 접속구멍(9s2)을 통해서 제1층 배선층(10j)에 접속되고, 또 접속구멍(9t)을 통해서 제2층 배선(12d)과 전기적으로 접속되어 있다. 또한, 접지전원(GND)용의 제2층 배선(12c)은, 접속구멍(9h)을 통해서 제1층 배선(10b, 10c)과 전기적으로 접속되어 있고, 또, 그 제1층 배선(10b, 10c)의 일부는 접속구멍(9u)을 통해서 MOS·FET(Q4)의 게이트 전극(17ng)과 전기적으로 접속되어 있다. 이것에 의해, 게이트 전극(17ng)은, n+형 반도체 영역(7n3), p+형 반도체 영역(7p1) 및 접지전원(GND)과 전기적으로 접속되어 있다.
이와 같은 본 실시형태 4에 의하면, 상기 실시형태 1에서 얻어진 효과 이외에, 이하의 효과를 얻는 것이 가능하게 된다. 즉, MOS·FET(Q4)를 설치함으로써, 보호회로(1)를 구성하는 사이리스터를 빠르게 구동시켜, 외부단자(2)측의 과전류를 빠르게 접지전원(GND)측으로 방출하는 것이 가능하게 된다. 따라서, ESD 특성을 향상시킬수 있고, 반도체 집적회로장치의 수율 및 신뢰성을 향상시키는 것이 가능하게 된다.
(실시형태 5)
다음에, 본 발명의 실시형태 5인 반도체 집적회로장치를 도 21∼도 23에 따라 설명한다.
우선, 본 실시형태 5의 반도체 집적회로장치의 회로구조를 도 21에 나타낸다. 보호회로(1)의 회로구성은, 상기 실시형태 2(도 7 참조)와 같기 때문에, 그 상세한 설명은 생략한다. 또, 사이리스터를 구성하는 바이폴라 트랜지스터(Q1a)의 에미터와 다이오드(D1)의 p형 반도체 영역은 동일 웰내에 배치되어 있다. 다이오드(D2)가 사이리스터의 근방에 배치되어 있는 것을 모식적으로 나타낸 것이다. 또한, 다이오드(D1. D2)의 접지전원(GND)은 상기 실시형태 2와 마찬가지로 공통의 접지전원을 사용하고 있다. 또한, 보호회로(1)의 후단의 주변회로(3)에 대해서도, 상기 실시형태 3(도 10, 도 13 및 도 14 참조)과 같기 때문에, 그 상세한 설명은 생략한다.
다음에, 도 21의 회로부분에 대응하는 디바이스 구조를 도 22 및 도 23에 나타낸다. 도 22 및 도 23은 도 21의 보호회로(1)에 대응하는 평면도 및 그 X-Y선의 단면도를 나타내고 있다. 또 도 22 및 도 23에서는 도면을 이해하기 쉽게 하기 위해 동일 영역에는 동일 해칭을 붙이고 있다.
보호회로(1)의 디바이스 구조도 기본적으로 상기 실시형태 2와 동일하다. 특히, 본 실시형태 5에서도, 상기 실시형태 2와 마찬가지로, 다이오드(D1)의 n형 반도체 영역과 바이폴라 트랜지스터(Q1a)의 에미터가 동일 n 웰(5n1)내에 서로 근접한 상태로 설치되고, 또 이들을 둘러싸도록 프레임 형태로 p+형 반도체 영역(7p3)이 반도체 기판(4)의 p 웰(5p)의 상부에형성되어 다이오드(D2)가 설치되어 있다.
또한, 배선 구조도 상기 실시형태 3과 거의 동일하다. 특히, 본 실시형태 5에서는, p+형 반도체 영역(7p3)의 상층에 그 형상을 따라서 프레임 형태의 제1층 배선(10k)이 설치되어 있다. 제1층 배선(10k)은, 예컨대 Al 또는 Al-Si-Cu 함금으로 이루어지고, 접속구멍(9v)을 통해서 p+형 반도체 영역(7p3)과 전기적으로 접속되어 있다. 이 접속구멍(9v)은, 제1층 배선(10k)의 라인을 따라서 복수개 배치되어 있다. 또한, 제2층 배선(12c)은, 상기 실시형태 3과 마찬가지로, 접지전원(GND)을 공급하기 위한 폭 넓은 접지전원 배선이지만, 이 배선은 접속구멍(9h, 9w)을 통해서 제1층 배선(10c, 10k)에 전기적으로 접속되어 있고, 다이오드(D1, D2)의 공통의 접지전원 배선으로 되어 있다.
이와 같은 본 실시형태 5에서도 상기 실시형태 2와 같은 효과를 얻는 것이 가능하다. 즉, 본 실시형태 5에서는, 외부단자(2)로 부의 과전압이 인가된 경우, 과전류를 다이오드(D1, D2)의 양쪽을 통해서 접지전원(GND)으로 신속하게 방전하는 것이 가능하게 된다.
(실시형태 6)
다음에, 본 발명의 실시형태 6의 반도체 집적회로장치를 도 24∼도 26에 따라 설명한다. 우선, 본 실시형태 6의 반도체 집적회로장치의 회로구조를 도 24에 나타낸다. 보호회로(1)의 회로구성은, 상기 실시형태 2(도 7 참조)와 거의 동일하다. 단, 본 실시형태 6에서는, 사이리스터(바이폴라 트랜지스터Q1a, Q1b) 및 다이오드(D1)와, 다이오드(D2)에서 각각 다른 접지전원(GND1, GND2)이 사용되고 있다. 이 접지전원(GND1, GND2)은 전기적으로 분리되어 있다. 이것은, 예컨대 반도체 기판의 전위를 부(負)로 설정하도록 한 제품에 본 발명을 적용한 경우를 나타내고 있고, 특별히 한정되지 않지만, 접지전원(GND1)은 예컨대 0(제로)V 정도로 설정되며, 접지전원(GND2)은 예컨대 -1.5V 정도로 설정되어 있다.
또, 사이리스터를 구성하는 바이폴라 트랜지스터(Q1a)의 에미터와 다이오드(D1)의 p형 반도체 영역이 동일 웰내에 배치되어 있다. 다이오드(D2)가 사이리스터의 근방에 배치되어 있는 것을 모식적으로 나타낸 것이다. 또한, 보호회로(1)의 후단의 주변회로(3)에 대해서는, 상기 실시형태 3(도 10, 도 13 및 도 14 참조)과 같기 때문에, 그 상세한 설명은 생략한다.
다음에, 도 24의 회로부분에 대응하는 디바이스 구조를 도 25 및 도 26에 따라 설명한다. 도 25 및 도 26은 도 24의 보호회로(1)에 대응하는 평면도 및 그 X-Y선의 단면도를 나타내고 있다. 또, 도 25 및 도 26에서는 도면을 이해기 쉽게 하기 위해 동일 영역에는 동일 해칭을 붙이고 있다.
보호회로(1)의 디바이스 구조도 기본적으로 상기 실시형태 2와 동일하다. 특히, 본 실시형태 6에서도 상기 실시형태 2, 5와 마찬가지로, 다이오드(D1)의 p형 반도체 영역이 바이폴라 트랜지스터(Q1a)의 에미터와 동일의 n 웰(5n1)내에 서로 근접한 상태로 설치되고, 또 이들을 둘러싸도록 프레임 형태로 p형 반도체 영역(7p3)이 반도체 기판(4)의 p 웰(5p) 상부에 형성되어 다이오드(D2)가 설치되어 있다.
특히, 이 본 실시형태 6은, 상기한 바와 같이, 예컨대 반도체 기판(4)의 전위를 내부전원에 의해 부로 설정하도록 한 제품에 본 발명을 적용한 경우를 고려한 것이다. 이 경우, 다이오드(D2)는, p 웰(5p)내에 배치되는 것이므로, 반도체 기판(4)의 부의전위, 즉, 내부전원으로 설정되는 접지전원(GND2)에 접속된다. 이와 같은 구조의 경우, 상기한 과전류는 접지전원(GND2)이 내부전원에서 생성되는 것이므로, 다이오드(D2)를 통해서 접지전원(GND2)측으로 방출할 수 없는 경우가 생긴다.
그러나, 본 실시형태 6에서는, 보호회로(1)의 다이오드(D1)가 반도체 기판(4)과는 전기적으로 분리된 n 웰(5n1)내에 설치되는 것이므로, 다이오드(D1)를 외부전원으로 설정되는 접지전원(GND1)과 전기적으로 접속할 수 있다. 따라서, 외부단자(2)로 부의 과전압이 인가된다고 하여도, 그것에 의한 과전류를 다이오드(D1)를 통해서 접지전원(GND1)으로 신속하게 방전할 수 있기 때문에, 반도체 기판(4)의 전위를 내부전원에 의해 부전위로 설정하도록 한 제품에서도 ESD 내성을 향상시키는 것이 가능하게 된다.
이와 같은 본 실시형태 6의 배선 구조에서는, 제2층 배선에 2개의 접지전원용 제2층 배선(12c1, 12c2)이 배치되어 있다. 제2층 배선(12c1)은 접지전원(GND1)을 공급하기 위한 접지전원 배선이고, 접속구멍(9h)을 통해서 제1층 배선(10b)과 전기적으로 접속되고, 이것을 통해서 다이오드(D1) 및 바이폴라 트랜지스터(Q1a, Q1b)(사이리스터)와 전기적으로 접속되어 있다. 또한, 제2층 배선(12c2)은, 접지전원(GND2)을 공급하기 위한 접지전원 배선이고, 접속구멍(9w)을 통해서 제1층 배선(10k)과 전기적으로 접속되며, 이것을 통해서 다이오드(D2)와 전기적으로 접속되어 있다.
이와 같이, 본 실시형태 6에 의하면, 반도체 기판(4)의 전위를 소정 전위로 설정하도록 한 제품에 본 발명을 적용한다고 하여도 상기 실시형태 2와 같은 효과를 얻는 것이 가능하게 된다.
(실시형태 7)
다음에, 본 발명의 실시형태 7의 반도체 집적회로장치를 도 27에 따라 설명한다. 본 실시형태 7의 보호회로(1)는, 상기 실시형태 4(도 18 참조)와 상기 실시형태 5(도 12 참조)를 조합한 것이고, 상기한 사이리스터(바이폴라 트랜지스터Q1a, Q1b) 및 다이오드(D1)에 부가해서, 저항(R2), n채널형의 MOS·FET(Q4) 및 다이오드(D2)를 가지고 있다. 즉, 본 실시형태 7에서는, 외부단자(2)와 주변회로(3)의 인버터(INV1)의 입력과의 사이에 저항(R1, R2)이 끼워지고, 그 저항(R1, R2) 사이를 연결하는 배선과 접지전원(GND)과의 사이에 n채널형의 MOS·FET(Q4)가 그 게이트 전극을 접지전원(GND)에 접속한 상태로 전기적으로 접속되며, 또 그 저항(R1, R2)을 연결하는 배선과 접지전원(GND)과의 사이에 다이오드(D2)가 전기적으로 접속되어 있다.
또, 사이리스터를 구성하는 바이폴라 트랜지스터(Q1a)의 에미터와 다이오드(D1)의 p형 반도체 영역이 동일 웰내에 배치되어 있다. MOS·FET(Q4) 및 다이오드(D2)가 사이리스터의 근방에 배치되어 있는 것을 모식적으로 나타낸 것이다. 또한, 보호회로(1)의 후단의 주변회로(3)에 대해서는, 상기 실시형태 3(도 10, 도 13 및 도 14 참조)과 같기 때문에, 그 상세한 설명은 생략한다.
디바이스 구조는, 도 19 및 도 20에 나타내는 다이오드(D1), 바이폴라 트랜지스터(Q1a, Q1b) 및 MOS·FET(Q4)를 평면적으로 둘러싸도록, 도 22 및 도 23에 나타낸 바와 같이, p 웰(5p)의 상부에 p+형 반도체 영역(7p3)을 설치하는 것으로 구성된다. 또한, 이 경우 도 19의 제2층 배선(12c)은 MOS·FET(Q4)의 n+형 반도체 영역(7n3)과 전기적으로 접속되고, 또 도 22 및 도 23에 나타낸 바와 같이, 다이오드(D2)의 p+형 반도체 영역(7p3)과도 전기적으로 접속된다.
이와 같은 본 실시형태 7에서도 상기 실시형태 1∼5에서 얻어지는 효과를 얻는 것이 가능하게 된다.
(실시형태 8)
다음에, 본 발명의 실시형태 8의 반도체 집적회로장치를 도 28에 따라 설명한다. 본 실시형태 8의 보호회로(1)는, 상기 실시형태 4(도 18 참조)와 상기 실시형태 6(도 24 참조)을 조합한 것이고, 상기한 사이리스터(바이폴라 트랜지스터Q1a, Q1b) 및 다이오드(D1)에 부가해서, 저항(R2), n채널형의 MOS·FET(Q4) 및 다이오드(D2)를 가지고 있다. 즉, 본 실시형태 8에서는, 외부단자(2)와 주변회로(3)의 인버터(INV1)의 입력과의 사이에 저항(R1, R2)이 끼워지고, 그 저항(R1, R2) 사이를 연결하는 배선과 접지전원(GND1)과의 사이에 n채널형의 MOS·FET(Q4)가 그 게이트 전극을 접지전원(GND1)에 접속한 상태로 전기적으로 접속되며, 또 그 저항(R1, R2)을 연결하는 배선과 접지전원(GND2)과의 사이에 다이오드(D2)가 전기적으로 접속되어 있다.
그리고, 본 실시형태 8에서는, 사이리스터(바이폴라 트랜지스터Q1a, Q1b) 및 다이오드(D1)와 다이오드(D2)에서 각각 다른 접지전원(GND1, GND2)이 사용되고 있다. 이 접지전원(GND1,GND2)과는 전기적으로 분리되어 있고, 특별히 한정되지 않지만, 접지전원(GND1)은 예컨대 0(제로)V 정도로 설정되고, 접지전원(GND2)은 예컨대 -1.5V 정도로 설정되어 있다.
이 본 실시형태 8은, 예컨대 반도체 기판의 전위를 내부전원에 의해 부로 설정하도록 한 제품에 본 발명을 적용한 경우를 고려한 것이다. 이 경우, 다이오드(D2)는, p 웰(5p)(도 25, 도 26 참조)내에 배치되어 있으므로 내부전원으로 설정되는 접지전원(GND2)에 접속되기 때문에, 상기한 과전류를 다이오드(D2)를 통해서는 양호하게 방출하지 않는 경우가 생긴다. 그러나, 보호회로(1)의 다이오드(D1)는, 반도체 기판(4)과는 전기적으로 분리된 n 웰(5n1)(도 25, 도 26 참조)내에 설치되는 것이므로, 외부전원으로 설정되는 접지전원(GND1)과 전기적으로 접속할 수 있다. 따라서, 외부단자(2)로 부의 과전압이 인가된다고 하여도, 그것에 의한 과전류를 다이오드(D1)를 통해서 접지전원(GND1)으로 신속하게 방전할 수 있기 때문에, 반도체 기판의 전위를 내부전원에 의해 부전위로 설정하도록 한 제품이라도 ESD 내성을 향상시키는 것이 가능하게 된다.
또, 사이리스터를 구성하는 바이폴라 트랜지스터(Q1a)의 에미터와 다이오드(D1)의 p형 반도체 영역이 동일 웰내에 배치되어 있다. MOS·FET(Q4) 및 다이오드(D2)가 사이리스터의 근방에 배치되어 있는 것을 모식적으로 나타내는 것이다. 또한, 보호회로(1)의 후단의 주변회로(3)에 대해서는, 상기 실시형태 3(도 10, 도 13 및 도 14 참조)과 같기 때문에, 그 상세한 설명은 생략한다.
본 실시형태 8의 경우 디바이스 구조는, 상기 실시형태 7과 거의 동일하다. 단, 본 실시형태 8의 경우는, 도 25 및 도 26에 나타낸 바와 같이, 접지전원(GND1, GND2)용의 제2층 배선(12c1, 12c2)이 설치된다. 그리고, 그 제2층 배선(12c1)은 접속구멍(9h)을 통해서 제1층 배선(10b)과 전기적으로 접속되고, 이것을 통해서 다이오드(D1) 및 사이리스터(바이폴라 트랜지스터Q1a, Q1b)와 전기적으로 접속된다. 또한, 제2층 배선(12c2)은, 접속구멍(9v)을 통해서 제1층 배선(10k)과 전기적으로 접속되고, 이것을 통해서 다이오드(D2)와 전기적으로 접속된다.
이와 같은 본 실시형태 8에서도 상기 실시형태 1∼4, 6에서 얻어지는 효과를 얻는 것이 가능하게 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 의거해서 구체적으로 설명하였지만, 본 발명은 상기 실시형태 1∼3에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러가지 변경 가능한 것은 말할 필요도 없다.
예컨대 상기 실시형태 1∼3에서는, 반도체 기판을 p형 Si로 한 경우에 대해서 설명하였지만, 이것에 한정되는 것은 아니고, 예컨대 n형 Si라도 된다.
또한, 상기 실시형태 2, 3에서는, 복수의 외부단자의 각각에 접속된 개개의 사이리스터 구조의 보호소자를 1개씩 둘러싸도록 p+형 반도체 영역을 형성한 경우에 대해서 설명하였지만, 이것에 한정되는 것은 아니고, 예컨대 복수의 외부단자의 각각에 접속된 개개의 사이리스터 구조의 보호소자를 복수개 모아서 둘러싸도록 p+형 반도체 영역을 형성하여도 된다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체 집적회로장치는, 외부단자와 접지전위와의 사이에 전기적으로 접속되는 사이리스터 구조의 보호소자를 반도체 기판상에 설치하여 이루어지는 반도체 집적회로장치에 있어서, 상기 외부단자와 상기 접지전위와의 사이에, 보호소자로서 기능하는 다이오드를, 상기 외부단자에 부(負)의 과전압이 인가된 경우에 접속방향이 순(順)방향이 되도록 전기적으로 접속한 것이다.
이것에 의해, 보호소자로서 정의 과전압을 방출하는 사이리스터 이외에 부의 과전압을 방출하는 다이오드를 부가함으로써, 외부단자에 부의 과전압이 인가된 경우에, 과전압을 접지전위로부터 다이오드를 통해서 외부단자측으로 신속하게 방출할 수 있기 때문에, 부의 과전압에 대한 ESD 내성을 더 향상시키는 것이 가능하게 된다. 즉, 본 발명에 의하면, 외부단자로 인가되는 정부(正負) 양쪽의 과전압에 대해서 높은 ESD 내성을 얻을 수 있기 때문에, 반도체 집적회로장치의 수율 및 신뢰성을 향상시키는 것이 가능하게 된다.
또한, 보호회로 소자를 비교적 점유면적이 작은 다이오드로 구성함으로써, 보호회로의 전체적인 점유면적의 대폭적인 증대를 초래하지 않고, 외부단자로 인가되는 정부 양쪽의 과전압에 대해서 높은 ESD 내성을 얻는 것이 가능하게 된다.
또한, 본 발명의 반도체 집적회로장치는, 상기 사이리스터 구조의 보호소자는, 상기 반도체 기판의 상층에 형성되고, 상기 반도체 기판과는 반대 도전형의 제1 반도체 영역과,
상기 반도체 기판의 상층에 있어서, 상기 제1 웰로부터 떨어져 형성되고, 상기 반도체 기판과는 반대 도전형의 제2 반도체 영역과,
상기 제1 반도체 영역과는 반대 도전형의 영역으로서, 상기 반도체 기판에서 적어도 상기 제1 반도체 영역과 제2 반도체 영역과의 사이에 형성된 제3 반도체 영역과,
상기 제1 반도체 영역내에 형성되고, 상기 제1 반도체 영역과 동일 도전형의 반도체 영역으로 구성되며, 또 상기 외부단자와 전기적으로 접속된 제4 반도체 영역과,
상기 제1 반도체 영역내에 있어서 상기 제4 반도체 영역과 인접하여 형성되고, 상기 제1 반도체 영역과는 반대 도전형의 반도체 영역으로 구성되며, 또 상기 외부단자와 전기적으로 접속된 제5 반도체 영역과,
상기 제1 반도체 영역에 일부분이 배치되고, 또 다른 일부분이 상기 제1 반도체 영역과 제2 반도체 영역과의 사이의 영역에 배치되며, 상기 제1 반도체 영역과 동일 도전형의 제6 반도체 영역과,
상기 제2 반도체 영역에 일부분이 배치되고, 또 다른 일부분이 상기 제1 반도체 영역과 제2 반도체 영역과의 사이의 영역에 상기 제6 반도체 영역과는 떨어져서 배치되며, 상기 제1 반도체 영역과 동일 도전형의 반도체 영역에서 구성되고, 상기 접지전위와 전기적으로 접속된 제7 반도체 영역을 구비하고,
상기 다이오드는, 상기 제1 반도체 영역과는 반대 도전형의 제8 반도체 영역을 가지고, 상기 제8 반도체 영역을, 접지전위에 전기적으로 접속함과 동시에, 상기 제1 반도체 영역내에 설치한 것이다.
이것에 의해, 과전류의 방전경로에서의 저항을 낮출 수 있기 때문에, 과전류를 신속하게 회피하는 것이 가능하게 된다.
또한, 본 발명의 반도체 집적회로장치는, 상기 제4 반도체 영역과, 상기 제8반도체 영역을, 그 각각의 장변(長邊)이 평행하게 대향하도록 배치한 것이다. 이것에 의해, 과전류의 방전경로의 폭을 확대할 수 있고, 그 방전경로에서의 저항을 낮출 수 있기 때문에, 과전류의 방전경로에서의 저항을 낮출 수 있기 때문에, 과전류를 신속하게 회피하는 것이 가능하게 된다.
또한, 본 발명의 반도체 집적회로장치의 제조방법은, 상기 반도체 집적회로장치의 제조공정에 있어서, 상기 사이리스터 구조의 보호소자를 구성하는 제5 반도체 영역과 상기 다이오드에 의한 보호소자를 구성하는 제8 반도체 영역을 형성하기 위한 불순물 도입공정을 동일 포토레지스터 패턴을 마스크로 해서 동시에 행하는 것이다.
이것에 의해, 반도체 집적회로장치의 제조공정을 간략화 할 수 있기 때문에, 반도체 집적회로장치의 제조시간의 단축 및 제조 코스트의 저감을 추진하는 것이 가능하게 된다.
또한, 본 발명의 반도체 집적회로장치는, 외부에서 신호가 입력되는 신호용 외부단자와, 외부에서 기준전위가 공급되는 기준전위용 외부단자와, 사이리스터 구조의 보호소자와, 다이오드 구조의 보호소자를 반도체 기판에 구비하고, 상기 사이리스터 구조의 보호소자와, 다이오드 구조의 보호소자를 상기 신호용 외부단자와 기준전위용 외부단자와의 사이에 병렬로 접속한 보호회로 구조를 가지는 반도체 집적회로장치에 있어서,
상기 사이리스터 구조의 보호소자는,
상기 반도체 기판상에 형성된 제1 도전형의 제1 반도체 영역과,
상기 반도체 기판에 있어서 제1 반도체 영역과는 떨어진 위치에 형성된 제1 도전형의 제2 반도체 영역과,
상기 제1 도전형과는 반대 도전형의 영역으로서, 상기 반도체 기판에서 적어도 상기 제1 도전형의 제1 반도체 영역과 제1 도전형의 제2 반도체 영역과의 사이에 형성된 제2 도전형의 제3 반도체 영역과,
상기 제1 도전형의 제1 반도체 영역내에 형성되고, 상기 신호용 외부단자와 전기적으로 접속된 제1 도전형의 제4 반도체 영역과,
상기 제1 도전형의 제1 반도체 영역내에 형성되고, 상기 신호용 외부단자와 전기적으로 접속된 제2 도전형의 제5 반도체 영역과,
상기 반도체 기판에 있어서 상기 제1 도전형의 제1 반도체 영역 및 제2 도전형의 제3 반도체 영역에 일부분이 배치되도록 형성된 제1 도전형의 제6 반도체 영역과,
상기 반도체 기판에 있어서 상기 제1 도전형의 제2 반도체 영역 및 제2 도전형의 제3 반도체 영역에 일부분이 배치되도록 형성되고, 상기 기준전위용 외부단자와 전기적으로 접속된 제1 도전형의 제7 반도체 영역을 구비하고,
상기 다이오드 구조의 보호소자는,
상기 제1 도전형의 제1 반도체 영역내에 형성되고, 상기 기준전위의 외부단자에 전기적으로 접속된 제2 도전형의 제8 반도체 영역을 가지는 것이다.
또한, 본 발명의 반도체 집적회로장치는, 반도체 기판과, 상기 반도체 기판에 형성되어 게이트, 소스 및 드레인을 가지는 MIS 트랜지스터와, 상기 반도체 기판에 형성되어, 외부로부터의 신호를 상기 MIS 트랜지스터의 게이트로 입력하기 위해, 상기 MIS 트랜지스터의 게이트에 전기적으로 접속된 신호용 외부단자와, 상기 반도체 기판에 형성되고, 외부로부터의 기준전위를 상기 MIS 트랜지스터의 소스로 공급하기 위해, 상기 MIS 트랜지스터의 소스에 전기적으로 접속된 기준전위용 외부단자와, 상기 반도체 기판에 형성되고, 상기 신호용 외부단자와 상기 기준전위용 외부단자와의 사이에 전기적으로 접속된 사이리스터 구조의 보호소자와, 상기 반도체 기판에 형성되고, 상기 신호용 외부단자와 상기 기준전위용 외부단자와의 사이에 전기적으로 접속된 다이오드 구조의 보호소자를 구비하며, 상기 사이리스터 구조의 보호소자 및 다이오드 구조의 보호소자와 상기 MIS 트랜지스터의 게이트와의 사이에 있어서, 상기 신호용 외부단자와 기준전위용 외부단자와의 사이에 접속되고, 상기 MIS 트랜지스터에 통상의 동작보다도 큰 전압이 인가된 경우에, 상기 MIS 트랜지스터의 소스, 게이트간의 전위차를 낮추도록 기능하는 보호소자를 상기 반도체 기판에 설치한 것이다.
또, 본 발명의 반도체 집적회로장치는, 외부에서 신호가 입력되는 신호용 외부단자와, 외부에서 기준전위가 공급되는 기준전위용 외부단자와, 소스, 드레인 및 게이트를 가지고, 그 게이트가 신호용 외부단자에 전기적으로 접속되며, 소스가 기준전위의 외부단자에 전기적으로 접속된 MIS 트랜지스터와, 사이리스터 구조의 보호소자와, 다이오드 구조의 보호소자를 반도체 기판에 구비하고, 상기 사이리스터 구조의 보호소자와, 다이오드 구조의 보호소자를 상기 신호용 외부단자와, 상기 기준전위의 외부단자와의 사이에 병렬로 접속한 반도체 집적회로장치에 있어서,
상기 사이리스터 구조의 보호소자는,
상기 반도체 기판에 형성된 제1 도전형의 제1 반도체 영역과,
상기 반도체 기판에 있어서 상기 제1 반도체 영역과는 떨어진 위치에 형성된 제1 도전형의 제2 반도체 영역과,
상기 제1 도전형과는 반대 도전형의 영역으로서, 상기 반도체 기판에서 적어도 상기 제1 도전형의 제1 반도체 영역과 제1 도전형의 제2 반도체 영역과의 사이에 형성된 제2 도전형의 제3 반도체 영역과,
상기 제1 도전형의 제1 반도체 영역내에 형성되고, 상기 신호용 외부단자와 전기적으로 접속된 제1 도전형의 제4 반도체 영역과,
상기 제1 도전형의 제1 반도체 영역내에 형성되고, 상기 신호용 외부단자와 전기적으로 접속된 제2 도전형의 제5 반도체 영역과,
상기 반도체 기판에 있어서 상기 제1 도전형의 제1 반도체 영역 및 제2 도전형의 제3 반도체 영역에 일부분이 배치되도록 형성된 제1 도전형의 제6 반도체 영역과,
상기 반도체 기판에 있어서 상기 제1 도전형의 제2 반도체 영역 및 제2 도전형의 제3 반도체 영역에 일부분이 배치되도록 형성되고, 상기 기준전위용 외부단자와 전기적으로 접속된 제1 도전형의 제7 반도체 영역을 구비하고,
상기 다이오드 구조의 보호소자는,
상기 제1 도전형의 제1 반도체 영역내에 형성되고, 상기 기준전위의 외부단자에 전기적으로 접속된 제2 도전형의 제8 반도체 영역을 가지는 것이다.
이상과 같이, 본 발명의 반도체 집적회로장치 및 그 제조방법은, DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory) 등과 같은 메모리 회로, 마이크로 프로세서 등과 같은 논리회로, 메모리 회로와 논리회로를 동일 반도체 기판상에 설치하여 이루어지는 반도체 집적회로장치 혹은 이들을 가지는 전자회로장치의 사용에 적합한 것이다.

Claims (34)

  1. 외부단자와 접지전위와의 사이에 전기적으로 접속되는 사이리스터 구조의 보호소자를 반도체 기판상에 설치하여 이루어지는 반도체 집적회로장치에 있어서,
    상기 외부단자와 상기 접지전위와의 사이에, 보호소자로서 기능하는 다이오드를, 상기 외부단자에 부(負)의 과전압이 인가된 경우에 접속방향이 순(順)방향이 되도록 전기적으로 접속한 것을 특징으로 하는 반도체 집적회로장치.
  2. 제 1 항에 있어서,
    상기 사이리스터 구조의 보호소자는,
    상기 반도체 기판의 상층에 형성되고, 상기 반도체 기판과는 반대 도전형의 제1 반도체 영역과,
    상기 반도체 기판의 상층에 있어서, 상기 제1 웰로부터 떨어져 형성되고 상기 반도체 기판과는 반대 도전형의 제2 반도체 영역과,
    상기 제1 반도체 영역과는 반대 도전형의 영역으로서, 상기 반도체 기판에서 적어도 상기 제1 반도체 영역과 제2 반도체 영역과의 사이에 형성된 제3 반도체 영역과,
    상기 제1 반도체 영역내에 형성되고, 상기 제1 반도체 영역과 동일 도전형의 반도체 영역으로 구성되며, 또 상기 외부단자와 전기적으로 접속된 제4 반도체 영역과,
    상기 제1 반도체 영역내에서 상기 제4 반도체 영역과 인접하여 형성되고, 상기 제1 반도체 영역과는 반대 도전형의 반도체 영역으로 구성되며, 또 상기 외부단자와 전기적으로 접속된 제5 반도체 영역과,
    상기 제1 반도체 영역에 일부분이 배치되고, 또 다른 일부분이 상기 제1 반도체 영역과 상기 제2 반도체 영역과의 사이의 영역에 배치되며, 상기 제1 반도체 영역과 동일 도전형의 제6 반도체 영역과,
    상기 제2 반도체 영역에 일부분이 배치되고, 또 다른 일부분이 상기 제1 반도체 영역과 상기 제2 반도체 영역과의 사이의 영역에 상기 제6 반도체 영역과는 떨어져서 배치되며, 상기 제1 반도체 영역과 동일 도전형의 반도체 영역으로 구성되며, 상기 접지전위와 전기적으로 접속된 제7 반도체 영역을 구비하고,
    상기 다이오드는, 상기 제1 반도체 영역과는 반대 도전형의 제8 반도체 영역을 가지고, 상기 제8 반도체 영역을, 접지전위에 전기적으로 접속함과 동시에, 상기 제1 반도체 영역내에 설치한 것을 특징으로 하는 반도체 집적회로장치.
  3. 제 2 항에 있어서,
    상기 제4 반도체 영역과 상기 제8 반도체 영역을, 그 각각의 장변(長邊)이 평행하게 대향하도록 배치한 것을 특징으로 하는 반도체 집적회로장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 반도체 기판에 상기 제1 반도체 영역과는 반대 도전형의 제9 반도체 영역을, 상기 사이리스터 구조의 보호소자 및 다이오드의 보호소자를 둘러싸도록 설치하고, 상기 제9 반도체 영역을 접지전위에 전기적으로 접속한 것을 특징으로 하는 반도체 집적회로장치.
  5. 제 2 항 기재의 반도체 집적회로장치의 제조공정에 있어서,
    상기 제5 반도체 영역과 제8 반도체 영역을 형성하기 위한 불순물 도입공정을 동일한 포토레지스트 패턴을 마스크로 해서 동시에 행하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  6. 제 4 항 기재의 반도체 집적회로장치의 제조공정에 있어서,
    상기 제5 반도체 영역과 제8 반도체 영역 및 제 9 반도체 영역을 형성하기 위한 불순물 도입공정을 동일한 포토레지스트 패턴을 마스크로 해서 동시에 행하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  7. 외부에서 신호가 입력되는 신호용 외부단자와, 외부에서 기준전위가 공급되는 기준전위용 외부단자와, 사이리스터 구조의 보호소자와, 다이오드 구조의 보호소자를 반도체 기판에 구비하고, 상기 사이리스터 구조의 보호소자와, 다이오드 구조의 보호소자를 상기 신호용 외부단자와 기준전위용 외부단자와의 사이에 병렬로 접속한 보호회로 구조를 가지는 반도체 집적회로장치에 있어서,
    상기 사이리스터 구조의 보호소자는,
    상기 반도체 기판에 형성된 제1 도전형의 제1 반도체 영역과,
    상기 반도체 기판에 있어서, 상기 제1 반도체 영역과는 떨어진 위치에 형성된 제1 도전형의 제2 반도체 영역과,
    상기 제1 도전형과는 반대 도전형의 영역으로서, 상기 반도체 기판에서 적어도 상기 제1 도전형의 제1 반도체 영역과 제1 도전형의 제2 반도체 영역과의 사이에 형성된 제2 도전형의 제3 반도체 영역과,
    상기 제1 도전형의 제1 반도체 영역내에 형성되고, 상기 신호용 외부단자와 전기적으로 접속된 제1 도전형의 제4 반도체 영역과,
    상기 제1 도전형의 제1 반도체 영역내에 형성되고, 상기 신호용 외부단자와 전기적으로 접속된 제2 도전형의 제5 반도체 영역과,
    상기 반도체 기판에 있어서 상기 제1 도전형의 제1 반도체 영역 및 제2 도전형의 제3 반도체 영역에 일부분이 배치되도록 형성된 제1 도전형의 제6 반도체 영역과,
    상기 반도체 기판에 있어서 상기 제1 도전형의 제2 반도체 영역 및 제2 도전형의 제3 반도체 영역에 일부분이 배치되도록 형성되고, 상기 기준전위용 외부단자와 전기적으로 접속된 제1 도전형의 제7 반도체 영역을 구비하고,
    상기 다이오드 구조의 보호소자는,
    상기 제1 도전형의 제1 반도체 영역내에 형성되고, 상기 기준전위의 외부단자에 전기적으로 접속된 제2 도전형의 제8 반도체 영역을 가지는 것을 특징으로 하는 반도체 집적회로장치.
  8. 제 7 항에 있어서,
    상기 제1 도전형의 제4 반도체 영역과, 상기 제2 도전형의 제8 반도체 영역을, 그 각각의 장변(長邊)이 평행하게 대향하도록 배치한 것을 특징으로 하는 반도체 집적회로장치.
  9. 제 7 항에 있어서,
    상기 제1 도전형의 제6 반도체 영역의 불순물 농도는, 상기 제1 도전형의 제1 반도체 영역의 불순물 농도보다도 크고, 상기 제1 도전형의 제7 반도체 영역의 불순물 농도는, 상기 제1 도전형의 제2 반도체 영역의 불순물 농도보다도 큰 것을 특징으로 하는 반도체 집적회로장치.
  10. 제 9 항에 있어서,
    상기 신호용 외부단자와 상기 제2 도전형의 제5 반도체 영역을 접속하는 배선은 금속막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
  11. 제 9 항에 있어서,
    상기 제1 도전형의 제4 반도체 영역, 제2 도전형의 제5 반도체 영역, 제1 도전형의 제6 반도체 영역, 제1 도전형의 제7 반도체 영역 및 제2 도전형의 제8 반도체 영역을 평면적으로 둘러싸도록 형성된 제2 도전형의 제9 반도체 영역을 가지는 것을 특징으로 하는 반도체 집적회로장치.
  12. 반도체 기판과,
    상기 반도체 기판에 형성되고, 게이트, 소스 및 드레인을 가지는 MIS 트랜지스터와,
    상기 반도체 기판에 형성되고, 외부로부터의 신호를 상기 MIS 트랜지스터의 게이트로 입력하기 위해, 상기 MIS 트랜지스터의 게이트에 전기적으로 접속된 신호용 외부단자와,
    상기 반도체 기판에 형성되고, 외부로부터의 기준전위를 상기 MIS 트랜지스터의 소스로 공급하기 위해, 상기 MIS 트랜지스터의 소스에 전기적으로 접속된 기준전위용 외부단자와,
    상기 반도체 기판에 형성되고, 상기 신호용 외부단자와 상기 기준전위용 외부단자와의 사이에 전기적으로 접속된 사이리스터 구조의 보호소자와,
    상기 반도체 기판에 형성되고, 상기 신호용 외부단자와 상기 기준전위용 외부단자와의 사이에 전기적으로 접속된 다이오드 구조의 보호소자를 구비하고,
    상기 사이리스터 구조의 보호소자 및 다이오드 구조의 보호소자와 상기 MIS 트랜지스터의 게이트와의 사이에서, 상기 신호용 외부단자와 기준전위용 외부단자와의 사이에 접속되고, 상기 MIS 트랜지스터에 통상의 동작보다도 큰 전압이 인가된 경우에, 상기 MIS 트랜지스터의 소스, 게이트간의 전위차를 낮추도록 기능하는 보호소자를 상기 반도체 기판에 설치한 것을 특징으로 하는 반도체 집적회로장치.
  13. 제 12 항에 있어서,
    상기 MIS 트랜지스터의 소스, 게이트간의 전위차를 낮추도록 기능하는 보호소자는, 상기 반도체 기판에 형성된 또 다른 다이오드인 것을 특징으로 하는 반도체 집적회로장치.
  14. 제 13 항에 있어서,
    상기 또 다른 다이오드와, 상기 사이리스터 구조의 보호소자와의 사이에서, 상기 신호용 외부단자와, 상기 MIS 트랜지스터의 게이트와의 사이에 직렬로 접속된 저항소자를 가지는 것을 특징으로 하는 반도체 집적회로장치.
  15. 제 12 항에 있어서,
    상기 MIS 트랜지스터의 소스, 게이트간의 전위차를 낮추도록 기능하는 보호소자는, 상기 반도체 기판에 형성된 보호용 MIS 트랜지스터이고, 상기 보호용 MIS 트랜지스터의 드레인 및 소스는, 상기 신호용 외부단자와 기준전위용 외부단자에 각각 전기적으로 접속되며, 상기 보호용 MIS 트랜지스터의 게이트는, 상기 기준전위의 외부단자에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  16. 제 15 항에 있어서,
    상기 보호용 MIS 트랜지스터와, 상기 사이리스터 구조의 보호소자와의 사이에서, 상기 신호용 외부단자와, 상기 MIS 트랜지스터의 게이트와의 사이에 직렬로 접속된 저항소자를 가지는 것을 특징으로 하는 반도체 집적회로장치.
  17. 제 12 항에 있어서,
    상기 사이리스터 구조의 보호소자의 후단에서, 또 상기 MIS 트랜지스터의 전단에서, 상기 신호용 외부단자와 상기 기준전위의 외부단자와의 사이에 상기 사이리스터 구조의 보호소자의 구동을 유발하는 트리거 소자를 전기적으로 접속한 것을 특징으로 하는 반도체 집적회로장치.
  18. 제 17 항에 있어서,
    상기 트리거 소자는, 트리거용의 MIS 트랜지스터로 이루어지고, 그 드레인은 상기 신호용 외부단자와 상기 MIS 트랜지스터를 연결하는 배선에 전기적으로 접속되며, 상기 트리거용 MIS 트랜지스터의 소스 및 게이트는 상기 기준전위의 외부단자에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  19. 제 12 항에 있어서,
    상기 사이리스터 구조의 보호소자는,
    상기 반도체 기판에 형성된 제1 도전형의 제1 반도체 영역과,
    상기 반도체 기판에 있어서 상기 제1 반도체 영역과는 떨어진 위치에 형성된 제1 도전형의 제2 반도체 영역과,
    상기 제1 도전형과는 반대 도전형의 영역으로서, 상기 반도체 기판에서 적어도 상기 제1 도전형의 제1 반도체 영역과 제1 도전형의 제2 반도체 영역과의 사이에 형성된 제2 도전형의 제3 반도체 영역과,
    상기 제1 도전형의 제1 반도체 영역내에 형성되고, 상기 신호용 외부단자와 전기적으로 접속된 제1 도전형의 제4 반도체 영역과,
    상기 제1 도전형의 제1 반도체 영역내에 형성되고, 상기 신호용 외부단자와 전기적으로 접속된 제2 도전형의 제5 반도체 영역과,
    상기 반도체 기판에 있어서 상기 제1 도전형의 제1 반도체 영역 및 제2 도전형의 제3 반도체 영역에 일부분이 배치되도록 형성된 제1 도전형의 제6 반도체 영역과,
    상기 반도체 기판에 있어서 상기 제1 도전형의 제2 반도체 영역 및 제2 도전형의 제3 반도체 영역에 일부분이 배치되도록 형성되고, 상기 기준전위용 외부단자와 전기적으로 접속된 제1 도전형의 제7 반도체 영역을 구비하고,
    상기 다이오드 구조의 보호소자는,
    상기 제1 도전형의 제1 반도체 영역내에 형성되고, 상기 기준전위의 외부단자에 전기적으로 접속된 제2 도전형의 제8 반도체 영역을 가지는 것을 특징으로 하는 반도체 집적회로장치.
  20. 제 19 항에 있어서,
    상기 제1 도전형의 제4 반도체 영역과 상기 제2 도전형의 제8 반도체 영역을, 그 각각의 장변이 평행하게 대향하도록 배치한 것을 특징으로 하는 반도체 집적회로장치.
  21. 제 19 항에 있어서,
    상기 제1 도전형의 제6 반도체 영역의 불순물 농도는, 상기 제1 도전형의 제1 반도체 영역의 불순물 농도보다도 크고, 상기 제1 도전형의 제7 반도체 영역의 불순물 농도는, 상기 제1 도전형의 제2 반도체 영역의 불순물 농도보다도 큰 것을 특징으로 하는 반도체 집적회로장치.
  22. 제 21 항에 있어서,
    상기 신호용 외부단자와 상기 제2 도전형의 제5 반도체 영역을 접속하는 배선은 금속막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
  23. 제 21 항에 있어서,
    상기 제1 도전형의 제4 반도체 영역, 제2 도전형의 제5 반도체 영역, 제1 도전형의 제6 반도체 영역, 제1 도전형의 제7 반도체 영역 및 제2 도전형의 제8 반도체 영역을 평면적으로 둘러싸도록 형성된 제2 도전형의 제9 반도체 영역을 가지는 것을 특징으로 하는 반도체 집적회로장치.
  24. 외부에서 신호가 입력되는 신호용 외부단자와, 외부에서 기준전위가 공급되는 기준전위용 외부단자와, 소스, 드레인 및 게이트를 가지고, 그 게이트가 신호용 외부단자에 전기적으로 접속되며, 소스가 기준전위의 외부단자에 전기적으로 접속된 MIS 트랜지스터와, 사이리스터 구조의 보호소자와, 다이오드 구조의 보호소자를 반도체 기판에 구비하고, 상기 사이리스터 구조의 보호소자와, 다이오드 구조의 보호소자를 상기 신호용 외부단자와, 상기 기준전위의 외부단자와의 사이에 병렬로 접속한 반도체 집적회로장치에 있어서,
    상기 사이리스터 구조의 보호소자는,
    상기 반도체 기판에 형성된 제1 도전형의 제1 반도체 영역과,
    상기 반도체 기판에 있어서 상기 제1 반도체 영역과는 떨어진 위치에 형성된 제1 도전형의 제2 반도체 영역과,
    상기 제1 도전형과는 반대 도전형의 영역으로서, 상기 반도체 기판에서 적어도 상기 제1 도전형의 제1 반도체 영역과 제1 도전형의 제2 반도체 영역과의 사이에 형성된 제2 도전형의 제3 반도체 영역과,
    상기 제1 도전형의 제1 반도체 영역내에 형성되고, 상기 신호용 외부단자와 전기적으로 접속된 제1 도전형의 제4 반도체 영역과,
    상기 제1 도전형의 제1 반도체 영역내에 형성되고, 상기 신호용 외부단자와 전기적으로 접속된 제2 도전형의 제5 반도체 영역과,
    상기 반도체 기판에 있어서 상기 제1 도전형의 제1 반도체 영역 및 제2 도전형의 제3 반도체 영역에 일부분이 배치되도록 형성된 제1 도전형의 제6 반도체 영역과,
    상기 반도체 기판에 있어서 상기 제1 도전형의 제2 반도체 영역 및 제2 도전형의 제3 반도체 영역에 일부분이 배치되도록 형성되고, 상기 기준전위용 외부단자와 전기적으로 접속된 제1 도전형의 제7 반도체 영역을 구비하고,
    상기 다이오드 구조의 보호소자는,
    상기 제1 도전형의 제1 반도체 영역내에 형성되고, 상기 기준전위의 외부단자에 전기적으로 접속된 제2 도전형의 제8 반도체 영역을 가지는 것을 특징으로 하는 반도체 집적회로장치.
  25. 제 24 항에 있어서,
    상기 제1 도전형의 제4 반도체 영역과 상기 제2 도전형의 제8 반도체 영역을, 그 각각의 장변이 평행하게 대향하도록 배치한 것을 특징으로 하는 반도체 집적회로장치.
  26. 제 24 항에 있어서,
    상기 제1 도전형의 제6 반도체 영역의 불순물 농도는, 상기 제1 도전형의 제1 반도체 영역의 불순물 농도보다도 크고, 상기 제1 도전형의 제7 반도체 영역의 불순물 농도는, 상기 제1 도전형의 제2 반도체 영역의 불순물 농도보다도 큰 것을 특징으로 하는 반도체 집적회로장치.
  27. 제 26 항에 있어서,
    상기 신호용 외부단자와 상기 제2 도전형의 제5 반도체 영역을 접속하는 배선은 금속막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
  28. 제 26 항에 있어서,
    상기 제1 도전형의 제4 반도체 영역, 제2 도전형의 제5 반도체 영역, 제1 도전형의 제6 반도체 영역, 제1 도전형의 제7 반도체 영역 및 제2 도전형의 제8 반도체 영역을 평면적으로 둘러싸도록 형성된 제2 도전형의 제9 반도체 영역을 가지는 것을 특징으로 하는 반도체 집적회로장치.
  29. 외부로부터의 신호를 입력하기 위한 신호용 외부단자와, 외부에서 기준전위가 공급되는 기준전위용 외부단자와, 외부에서 반도체 집적회로의 고전위의 전원전압이 공급되는 고전위용 외부단자와, 상기 기준전위용 외부단자와 상기 고전위용 외부단자와의 사이에 전기적으로 접속되고, 또 게이트가 상기 신호용 외부단자에 전기적으로 접속된 MIS 트랜지스터와, 사이리스터 구조의 보호소자와, 다이오드 구조의 보호소자를 반도체 기판에 구비하고, 상기 사이리스터 구조의 보호소자와, 다이오드 구조의 보호소자를 상기 신호용 외부단자와 상기 기준전위의 외부단자와의 사이에 병렬로 접속한 반도체 집적회로장치에 있어서,
    상기 사이리스터 구조의 보호소자 및 다이오드 구조의 보호소자와 상기 MIS 트랜지스터와의 사이에서, 상기 신호용 외부단자와 기준전위용 외부단자와의 사이 및 상기 신호용 외부단자와 고전위용 외부단자와의 사이의 각각에 전기적으로 접속되고, 상기 MIS 트랜지스터에 통상의 동작보다도 큰 전압이 인가된 경우에, 상기 MIS 트랜지스터의 입출력간의 전위차를 낮추도록 기능하는 보호소자를 상기 반도체 기판에 설치한 것을 특징으로 하는 반도체 집적회로장치.
  30. 제 29 항에 있어서,
    상기 MIS 트랜지스터의 입출력간의 전위차를 낮추도록 기능하는 보호소자는, 상기 반도체 기판에 형성된 또 다른 다이오드인 것을 특징으로 하는 반도체 집적회로장치.
  31. 제 30 항에 있어서,
    상기 또 다른 다이오드와 상기 사이리스터 구조의 보호소자의 사이에서, 상기 신호용 외부단자와 상기 MIS 트랜지스터의 게이트와의 사이에 직렬로 접속된 저항소자를 가지는 것을 특징으로 하는 반도체 집적회로장치.
  32. 제 29 항에 있어서,
    상기 MIS 트랜지스터는, n채널형의 MIS 트랜지스터와, p채널형의 MIS 트랜지스터로 구성되는 상보형 MIS 트랜지스터인 것을 특징으로 하는 반도체 집적회로장치.
  33. 제 29 항에 있어서,
    상기 사이리스터 구조의 보호소자는,
    상기 반도체 기판에 형성된 제1 도전형의 제1 반도체 영역과,
    상기 반도체 기판에 있어서 상기 제1 반도체 영역과는 떨어진 위치에 형성된 제1 도전형의 제2 반도체 영역과,
    상기 제1 도전형과는 반대 도전형의 영역으로서, 상기 반도체 기판에서 적어도 상기 제1 도전형의 제1 반도체 영역과 제1 도전형의 제2 반도체 영역과의 사이에 형성된 제2 도전형의 제3 반도체 영역과,
    상기 제1 도전형의 제1 반도체 영역내에 형성되고, 상기 신호용 외부단자와 전기적으로 접속된 제1 도전형의 제4 반도체 영역과,
    상기 제1 도전형의 제1 반도체 영역내에 형성되고, 상기 신호용 외부단자와 전기적으로 접속된 제2 도전형의 제5 반도체 영역과,
    상기 반도체 기판에 있어서 상기 제1 도전형의 제1 반도체 영역 및 제2 도전형의 제3 반도체 영역에 일부분이 배치되도록 형성된 제1 도전형의 제6 반도체 영역과,
    상기 반도체 기판에 있어서 상기 제1 도전형의 제2 반도체 영역 및 제2 도전형의 제3 반도체 영역에 일부분이 배치되도록 형성되고, 상기 기준전위용 외부단자와 전기적으로 접속된 제1 도전형의 제7 반도체 영역을 구비하고,
    상기 다이오드 구조의 보호소자는,
    상기 제1 도전형의 제1 반도체 영역내에 형성되고, 상기 기준전위의 외부단자에 전기적으로 접속된 제2 도전형의 제8 반도체 영역을 가지는 것을 특징으로 하는 반도체 집적회로장치.
  34. 제 33 항에 있어서,
    상기 사이리스터 구조의 보호소자의 후단에서, 또 상기 MIS 트랜지스터의 전단에서, 상기 신호용 외부단자와 상기 기준전위의 외부단자와의 사이에, 상기 사이리스터 구조의 보호소자의 구동을 유발하는 트리거용 MIS 트랜지스터를, 그 드레인이 상기 신호용 외부단자와 상기 MIS 트랜지스터를 연결하는 배선에 전기적으로 접속되고, 그 소스 및 게이트는 상기 기준전위의 외부단자에 전기적으로 접속되도록 설치하고, 상기 트리거용 MIS 트랜지스터의 소스를, 상기 사이리스터 구조의 보호소자를 구성하는 상기 제7 반도체 영역에 의해 구성한 것을 특징으로 하는 반도체 집적회로장치.
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