CN1521848A - 半导体集成电路器件 - Google Patents

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奥山幸佑
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Abstract

为了消除由于加于外部端子上的过电压的极性造成的抗ESD性的差异，提高半导体集成电路器件对于正和负过压的抗ESD性，在外部端子和接地电位之间，设置具有晶闸管结构的保护元件，用于保护内部电路不受正过压影响，提供由二极管D1构成的保护元件，保护内部电路不受负过压影响。

Description

半导体集成电路器件
本申请是株式会社日立制作所和日立超大规模集成电路系统株式会社于1997年10月30日递交的、申请号为97199501.X、发明名称为“半导体集成电路器件及其制造方法”的发明专利申请的分案申请。
技术领域
本发明涉及一种半导体集成电路器件及其制造技术，特别涉及有效地用于具有晶闸管结构的保护电路的半导体集成电路器件的技术及其制造技术。
背景技术
随着半导体制造工艺领域微细处理技术的进步，构成半导体集成电路器件的元件、互连等的微细化也在向前发展。由于半导体集成电路器件的微细化，其性能日益提高。
然而，另一方面，也产生了一个问题，微细化的元件、互连等对于如静电等过电压或过压极脆弱，容易断开。所以极需要对由静电引起的退化和破坏现象的机制作出解释，并建立保护结构，以确保半导体集成电路器件的可靠性。
同时，本发明人讨论了具有晶闸管结构的保护电路。该保护电路与用于连接外部端子与内部电路的布线路径电连接。具体说，例如通过在外部端子和接地电位之间电连接具有p+、n、p和n+的晶闸管构成该保护电路。
在该保护电路中，放电路径根据外部所加电压的极性改变。该保护电路具有以下结构，其中在外部所加的过电压或过压为正时，保护电路根据晶闸管的工作放电，在过压为负时，其根据每个横向双极晶体管的工作放电。
关于该保护电路，例如在IEEE，1991，CUSTOM INTEGRATEDCIRCUIT CONFERENCE 27.2.1中介绍了已知的一种。根据该参考文献，由于用每个都具有大驱动能力的寄生双极晶体管作保护元件，所以允许令人满意地释放冲击电流，从而可以加强抗静电放电(此后称为ESD)的能力。
另外，例如在1988EOS/ESD SYMPOSiUMPROCEEDINGS「APROCESS-TOLERANT INPUT PROTECTION CIRCUIT FORADVANCED CMOS PROCESSES」p201-P205中介绍了具有晶闸管结构的保护电路结构。在该参考文献中解释了构成该保护电路的晶闸管的基本器件结构和操作。
关于公开了具有晶闸管结构的保护电路的另一参考文献，例如日本专利申请特许公开4-196352(参考文献1)或日本专利申请特许公开6-62529(参考文献2)中分开了已知的一种。在参考文献1中，因为保护电路的二极管208由N阱(Nwell102)和P衬底(Psub109)构成，所以当在输入端子上加负电压时流过的过电流的放电路径通过P衬底(Psub109)。由于P衬底(Psub109)的阻抗大，而且其结构为P+型区域104形成在N阱(Nwell102)的外面，所以P+型区域104与N+型区域108之间的距离较长。即，因为P衬底(Psub109)中的过电流放电路径过长，所以放电路径阻抗大，无法使过电流迅速逃匿，抗ESD能力差。而且，根据参考文献1和2，保护电路的二极管(对应于图3中的参考数字300或参考文献1中的类似数字或图1中的符号D1或参考文献2中的类似符号)设置在用于保护电路的晶闸管器后的一级。然而，这些参考文献中，二极管设置在保护电路的电阻器后的一级，有意在晶闸管后加了一级，并设置于半导体衬底中不同于其中设置晶闸管的阱的区。
然而，本发明人发现一个问题，在具有晶闸管结构的保护电路中，根据外部所加过压的极性，会产生抗ESD能力的不同。
即，具有晶闸管结构的保护电路具有这样一个问题，即，由于保持电压低，并且在通过晶闸管进行放电时(加正过压时)，通过放电路径所耗费或消耗的能量以低态耗散，抗ESD性高，而由于保持电压高，在通过每个横向双极晶体管放电时(在加负过压时)，通过放电路径所消耗的能量大，放电电流容易在反型结上集中，抗ESD性低。
发明内容
因此，本发明的目的是提供一种技术，能够消除由加到外部端子上的过压的极性造成的抗ESD性的差异，增强半导体集成电路器件对于正过压和负过压的抗ESD性。
本说明书的介绍和附图将会使本发明的上述和其它目的及新特点更清楚。
以如下方式简述本申请所公开的典型发明的概况。
根据本发明的一个方案，提供一种半导体集成电路器件，包括：
电连接在外部端子和接地电位即参考电位之间具有晶闸管结构的保护元件，该保护元件设置在半导体衬底上；及
用作保护元件的二极管，其电连接在外部端子和接地电位之间，以便在负过压加到外部端子上时，二极管正向连接；
其中具有晶闸管结构的保护元件包括：第一半导体区、第二半导体区、第三半导体区、第四半导体区和第五半导体区；
第一半导体区具有第一导电类型，并形成在半导体衬底上；
第二半导体区具有第一导电类型并形成在所说半导体衬底上，以便与第一半导体区隔开并电连接到接地电位上；
第三半导体区具有与第一导电类型相反的第二导电类型，并形成在半导体衬底上，位于第一半导体区和第二半导体区之间；
第四半导体区具有第一导电类型，形成在第一半导体区内并电连接到外部端子上；
第五半导体区具有第二导电类型，形成在第一半导体区内并电连接到外部端子上；
其中，二极管具有第二导电类型的第八半导体区，形成在第一半导体区内并电连接到接地电位上。
这样一来，由于用作保护元件的二极管由第一半导体区(n阱5n1)和第八半导体区(p+型半导体区7p1)构成，所以能降低PN结之间的阻抗，即可以减小过电流的放电路径的电阻，使过电流迅速逃逸。由于提供允许释放负过压的二极管作保护元件，以及允许释放正过压的晶闸管，在外部端子上加负过压时，允许过电流或过流迅速地通过该二极管从接地电位释放到外部端子。因此，甚至可以增强对于负过压的抗ESD性。即，根据本发明，由于可以得到对于加到外部端子的正和负过压的高抗ESD性，所以可以增强半导体集成电路器件的成品率和可靠性。
另外，由于保护电路元件由占据面积较小的二极管构成，所以不会导致保护电路的整个所占面积显著增大。因此，可以得到对于加到外部端子上的正和负过压的高抗ESD性。
而且，更好是，具有晶闸管结构的保护元件包括：第六半导体区和第七半导体区；第六半导体区具有第一导电类型且其杂质浓度高于第一半导体区，并形成在第一半导体区和第三半导体区上；第七半导体区具有第二导电类型且其杂质浓度高于第二半导体区，并形成在第二半导体区和第三半导体区上。
根据本发明另一方案，提供一种半导体集成电路器件，其中具有晶闸管结构的保护元件包括：
导电类型与半导体衬底相反的第一半导体区，该区形成于半导体衬底的上层中；
导电类型与半导体衬底相反的第二半导体区，第二半导体区形成于半导体衬底的上层中，以便与第一半导体区隔开；
对应于与第一半导体区相反导电类型的区的第三半导体区，第三半导体区形成于半导体衬底上至少第一半导体区和第二半导体区之间；
形成于第一半导体区内的第四半导体区，该区由与第一区相同导电类型的半导体区构成，并电连接到外部端子；
形成于第一半导体区内以便与第四半导体区相邻的第五半导体区，该区由与第一半导体区相反导电类型的半导体区构成，并电连接到外部端子；
与第一半导体区相同导电类型的第六半导体区，第六半导体区具有位于第一半导体区中的一部分，和位于第一半导体区和第二半导体区之间的区域中的另一部分；及
第七半导体区，具有位于第二半导体区中的一部分和位于第一半导体区和第二半导体区之间区域的另一部分，以便与第六半导体区隔开，第七半导体区由导电类型与第一半导体区相同的半导体区构成，并电连接到接地电位；
具有导电类型与第一半导体区相反的第八半导体区的二极管，第八半导体区电连接到接地电位，且设置于第一半导体区内。
这样，由于可以减小用于过流的放电路径的电阻，所以可以迅速地释放过流。
根据本发明再一方案，提供一种半导体集成电路器件，其中第四半导体区和第八半导体区设置成它们的长边彼此平行相对。这样，可以展宽过流放电路径的宽度，并可以减小放电路径的电阻。因此，由于其电阻减小，可以迅速地释放过流。
根据本发明又一方案，提供一种制造半导体集成电路器件的方法，包括以下步骤：在制造半导体集成电路器件的工艺中，用相同光刻胶图形作掩模，同时进行用于形成构成具有晶闸管结构的保护元件的第五半导体区的杂质引入步骤，和用于形成构成由二极管构成的保护元件的第八半导体区的杂质引入步骤。
这样，由于可以简化半导体集成电路器件的制造工艺，所以可以促进半导体集成电路器件制造时间的减少，和制造成本的下降。
根据本发明又再一方案，提供一种半导体集成电路器件，包括：
用于从外部输入信号的信号外部端子；
从外部提供参考电位的参考电位外部端子；
具有晶闸管结构的保护元件；
具有二极管结构的保护元件；
信号外部端子、参考电位外部端子、具有晶闸管结构的保护元件和具有二极管结构的保护元件设置于半导体衬底上；及
一种保护电路结构，其中具有晶闸管结构的保护元件和具有二极管结构的保护元件并联于信号外部端子和参考电位外部端子之间，
具有晶闸管结构的保护元件包括，
第一导电类型的第一半导体区，该区形成于半导体衬底中；
第一导电类型的第二半导体区，该区形成于半导体衬底中与第一半导体区隔开的位置；
第二导电类型的第三半导体区，第三半导体区对应于导电类型与第一导电类型相反的区，该区形成于半导体衬底中至少第一导电类型的第一半导体区和第一导电类型的第二半导体区之间；
第一导电类型的第四半导体区，该区形成于第一导电类型的第一半导体区内，且与信号外部端子电连接；
第二导电类型的第五半导体区，该区形成于第一导电类型的第一半导体区内，且与信号外部端子电连接；
第一导电类型的第六半导体区，第六半导体区形成于半导体衬底中，以便其一部分位于第一导电类型的第一半导体区和第二导电类型的第三半导体区内；及
第一导电类型的第七半导体区，该区形成于半导体衬底中，以便其一部分位于第一导电类型的第二半导体区和第二导电类型的第三半导体区内，第七半导体区与参考电位外部端子电连接；及
具有二极管结构的保护元件包括，
第二导电类型的第八半导体区，该区形成于第一导电类型的第一半导体区内，且与参考电位外部端子电连接。
根据本发明还一方案，提供一种半导体集成电路，包括：
半导体衬底；
形成于半导体衬底上的MIS晶体管，该晶体管具有栅、源和漏；
形成于半导体衬底上的信号外部端子，该端子与MIS晶体管的栅电连接，以给MIS晶体管的栅输入外部提供的信号；
形成于半导体衬底上的参考电位外部端子，该端子与MIS晶体管的源电连接，以给MIS晶体管的源提供外部输入的参考电位；
具有晶闸管结构的保护元件，其形成于半导体衬底上，并电连接在信号外部端子和参考电位外部端子之间；
具有二极管结构的保护元件，其形成于半导体衬底上，并电连接在信号外部端子和参考电位外部端子之间；
设置在半导体衬底的保护元件，该保护元件设置在具有晶闸管结构的保护元件及具有二极管结构的保护元件和MIS晶体管的栅之间，并电连接在信号外部端子和参考电位外部端子之间，用于在大于其正常工作时所用的电压加到MIS晶体管上时，减小MIS晶体管的源和栅之间的电位差。
根据本发明又一方案，提供一种半导体集成电路器件，包括：
用于从外部输入信号的信号外部端子；
从外部提供参考电位的参考电位外部端子；
具有源、漏和栅的MIS晶体管，所说栅电连接到信号外部端子，源电连接到参考电位外部端子；
具有晶闸管结构的保护元件；及
具有二极管结构的保护元件；
信号外部端子、参考电位外部端子、MIS晶体管、具有晶闸管结构的保护元件和具有二极管结构的保护元件设置于半导体衬底上；及
其中具有晶闸管结构的保护元件和具有二极管结构的保护元件并联于信号外部端子和参考电位外部端子之间，
具有晶闸管结构的保护元件包括，
第一导电类型的第一半导体区，该区形成于半导体衬底中；
第一导电类型的第二半导体区，该区形成于半导体衬底中与第一半导体区隔开的位置；
第二导电类型的第三半导体区，第三半导体区对应于导电类型与第一导电类型相反的区，该区形成于半导体衬底中至少第一导电类型的第一半导体区和第一导电类型的第二半导体区之间；
第一导电类型的第四半导体区，该区形成于第一导电类型的第一半导体区内，且与信号外部端子电连接；
第二导电类型的第五半导体区，该区形成于第一导电类型的第一半导体区内，且与信号外部端子电连接；
第一导电类型的第六半导体区，第六半导体区形成于半导体衬底中，以便其一部分位于第一导电类型的第一半导体区和第二导电类型的第三半导体区内；及
第一导电类型的第七半导体区，该区形成于半导体衬底中，以便其一部分位于第一导电类型的第二半导体区和第二导电类型的第三半导体区内，第七半导体区与参考电位外部端子电连接；及
具有二极管结构的保护元件包括，
第二导电类型的第八半导体区，该区形成于第一导电类型的第一半导体区内，且与参考电位外部端子电连接。
根据本发明又一方案，提供一种半导体集成电路器件，包括：
具有晶闸管结构并形成在半导体衬底上的第一保护元件；和
具有二极管结构并形成在半导体衬底上的第二保护元件；
其中，第一保护元件包括第一导电类型的第一区、与第一导电类型相反的第二导电类型的第二区、第一导电类型的第三区和第二导电类型的第四区；
第一区形成在第二区上并电连接到外部端子上；
第二区电连接到外部端子上；
第三区形成在第二区和第四区之间；
第四区电连接到参考电位上；
其中，第二保护元件包括具有第一导电类型并形成在第二区上的第五区，以便第五区电连接到参考电位上，PN结形成在第五区和第二区之间。
而且，更好是第一保护元件包括：具有第二导电类型且其杂质浓度高于第二区的、形成在第二区和第三区上的第六区。
而且，更好是第一保护元件包括：具有第二导电类型且其杂质浓度高于第四区的、形成在第四区和第三区上的第七区。
根据本发明又一方案，提供一种半导体集成电路器件，包括：
具有晶闸管结构并形成在半导体衬底上的第一保护元件；
具有二极管结构并形成在半导体衬底上的第二保护元件；和
具有栅极和形成在半导体衬底上的半导体区的金属绝缘半导体场效应晶体管；
其中，第一保护元件包括第一导电类型的第一区、与第一导电类型相反的第二导电类型的第二区、第一导电类型的第三半导体区和第二导电类型的第四半导体区；
第一区形成在第二区上并电连接到外部端子上；
第二区电连接到外部端子上；
第三区形成在第二区和第四区之间；
第四区电连接到参考电位上；
其中，第二保护元件连接在外部端子和参考电位之间；
其中，第四区作为金属绝缘半导体场效应晶体管的半导体区；
其中，金属绝缘半导体场效应晶体管的栅极电连接到参考电位上。
而且，更好是第二保护元件包括具有第一导电类型并形成在第二区上的第五区，以便第五区电连接到参考电位上，PN结形成在第五区和第二区之间。
根据本发明又一方案，提供一种半导体集成电路器件，包括：
具有晶闸管结构并形成在半导体衬底上的第一保护元件；
具有二极管结构并形成在半导体衬底上的第二保护元件；和
具有二极管结构和形成在半导体衬底上的半导体区的第三保护元件，第三保护元件和第二保护元件彼此分别形成；
其中，第一保护元件包括第一导电类型的第一区、与第一导电类型相反的第二导电类型的第二区、第一导电类型的第三半导体区和第二导电类型的第四半导体区；
第一区形成在第二区上并电连接到外部端子上；
第二区电连接到外部端子上；
第三区形成在第二区和第四区之间；
第四区电连接到参考电位上；
其中，第二保护元件连接在外部端子和参考电位之间；
其中，第四区作为第三保护元件的半导体区。尽管本说明书以特别指出和明确要求作为本发明的主题的权利要求结束，但应相信，从以下结合附图所作的介绍中，可以更好地理解本发明的目的和特点，及其另外的目的、特点和优点。
附图说明
图1是展示根据本发明一个实施例用于半导体集成电路器件中的保护电路的电路图；
图2是展示图1所示的半导体集成电路器件的保护电路区的部分平面图；
图3是沿图2的线III-III取的剖面图；
图4是制造工艺中图1-图3所示的半导体集成电路器件的部分剖面图；
图5是图4后的制造工艺中图1-图3的半导体集成电路器件的部分剖面图；
图6是图5后的制造工艺中图1-图3的半导体集成电路器件的部分剖面图；
图7是展示根据本发明另一实施例用于半导体集成电路器件中的保护电路的电路图；
图8是展示图7所示的半导体集成电路器件的保护电路区的部分平面图；
图9是沿图8的线IX-IX取的剖面图；
图10展示根据本发明再一实施例的半导体集成电路器件的部分电路图；
图11是用于介绍图10所示半导体集成电路的外围电路中的保护电路的示意图；
图12是展示在图11所示的外围电路的输入和输出侧上释放电荷所需要的时间间隔的曲线图；
图13是展示根据本发明又一实施例的半导体集成电路的部分电路图；
图14是展示根据本发明还一实施例的半导体集成电路的部分电路图；
图15是展示图10所示的半导体集成电路器件的保护电路的平面图；
图16是沿图15中的线X-Y取的剖面图；
图17是展示图10所示的半导体集成电路器件的外围电路的剖面图；
图18是展示根据本发明又再一实施例的半导体集成电路的部分电路图；
图19是展示用于图18所示的半导体集成电路器件中的保护电路的平面图；
图20是沿图19中的线X-Y取的剖面图；
图21是展示根据本发明又一实施例的半导体集成电路的部分电路图；
图22是展示用于图21所示的半导体集成电路器件中的保护电路的平面图；
图23是沿图22中的线X-Y取的剖面图；
图24是展示根据本发明又一实施例的半导体集成电路的部分电路图；
图25是展示用于图24所示的半导体集成电路器件中的保护电路的平面图；
图26是沿图25中的线X-Y取的剖面图；
图27是展示根据本发明又一实施例的半导体集成电路的部分电路图；
图28是展示根据本发明又一实施例的半导体集成电路的部分电路图；
图29是本发明人作为相关技术讨论的保护电路的电路图；
图30是图29所示的保护电路的平面图；
图31是沿图30所示的保护电路的线X-X取的剖面图；
图32是介绍本发明人作为相关技术讨论的外围电路的示图；
图33是展示在图32所示外围电路的输入和输出上释放电荷所需要的时间间隔的曲线图。
具体实施方式
下面将结合附图更具体地介绍本发明。在介绍各实施例的所有附图中，具有相同功能的部分用相同的参考数字表示，并将省略对它们的介绍。
实施例1
图1是展示根据本发明一个实施例用于半导体集成电路器件中的保护电路的电路图。图2是展示图1所示半导体集成电路器件的保护电路区的部分平面图。图3是沿图2的线III-III取的剖面图。图4-6是展示各制造工艺中图1-3所示半导体集成电路器件的部分剖面图。
在介绍根据本实施例1的半导体集成电路器件之前，首先参考图29-31介绍本发明人已讨论过的用于半导体集成电路器件的保护电路。
图29是展示本发明人讨论过的保护电路的电路图。保护电路30电连接到用于连接外部端子31和内部电路32的布线路径。
保护电路30包括由两个双极晶体管Q30a和Q30b构成的晶闸管，并电连接在外部端子31和接地电位GND即参考电位之间。
双极晶体管Q30a包括pnp双极晶体管。双极晶体管Q30a的发射极电连接到外部端子31，其集电极电连接到npn晶体管Q30b的基极。
另外，双极晶体管Q30a的基极电连接到外部端子31和双极晶体管Q30b的集电极。双极晶体管Q30b的发射极电连接到接地电位GND。
图30和31展示了用于半导体集成电路器件的保护电路的器件结构的一个例子。图30是该器件结构的平面图，图31是沿图30的线X-X取的剖面图。
半导体衬底33例如由p型硅(Si)单晶构成，另外，在其上层部分提供n阱34n，在上层部分另外的区域中形成p阱34p。在半导体衬底33的主或重要表面上形成例如由二氧化硅(SiO2)构成的场绝缘体或场绝缘膜35。
在半导体衬底33的上层部分中，在被场绝缘膜35包围的n阱34n的上层部分形成n+型半导体区36n1和p+型半导体区36p。n+型半导体区36n1和p+型半导体区36p通过连接孔37电连接到外部端子31。
在半导体衬底33的上层部分中，在被场绝缘膜35包围并在n阱34n和p阱34p上延伸的区域中，形成n+型半导体区36n2和36n3。n+型半导体区36n3通过其它连接孔37电连接到接地电位GND。
在从外部给保护电路的外部端子31加正电压时，通过由p+型半导体区36p。n阱34n(n+型半导体区36n1)、p阱34p(p型半导体区33)n+型半导体区36n3构成的路径激活晶闸管，使外部端子31和接地电位GND导通，从而晶闸管被放电。
另一方面，在从外部给外部端子31加负电压时，不激活晶闸管，通过由n+型半导体区36n1(n阱34n)、p阱34p(p型半导体区33)和n+型半导体区36n3构成的路径激活横向双极晶体管，使外部端子31和接地电位GND导通，从而双极晶体管放电。
即，具有晶闸管结构的保护电路的问题是，由于保持电压低(1V-2V)，并且在通过晶闸管进行放电时(即在加正过压时)，以低态耗散通过放电路径所耗用或消耗的能量，所以抗ESD性高，而由于保持电压高(从7V到12V)，在通过横向双极晶体管进行放电时(即，在加过压时)，通过放电路径消耗的能量大，并且放电电流容易在反型结集中，所以抗ESD性低。
所以，根据本发明实施例1，以以下方式构成保护电路。
如图1所示，用于本实施例1的保护电路1构成为一种与用于连接半导体集成电路器件的外部端子2和外围电路3的路径电连接的电路，并用于在过压加于外部端子2上时，迅速释放或排放电荷，从而避免高电压加到半导体集成电路器件的内部电路上。
保护电路1包括pnp和npn两个双极晶体管Q1a和Q1b，及电连接于外部端子2和接地电位GND之间的二极管D1。
双极晶体管Q1a和Q1b构成晶闸管，并在正过压加于外部端子2上时被激活以让电荷释放。双极晶体管Q1a的发射极电连接到外部端子2。另外，双极晶体管Q1a的基极电连接到外部端子2和双极晶体管Q1b的集电极。而且，双极晶体管Q1a的集电极电连接到双极晶体管Q1b的基极。双极晶体管Q1b的发射极电连接到接地电位GND。
在正过压加于这种保护电路1的外部端子2上时，由两个双极晶体管Q1a和Q1b构成的晶闸管的工作结果是，过量的电流或过电流从外部端子2通过两个双极晶体管Q1a和Q1b流到接地电位GND。所以可以确保对正过压的抗ESD性。
另一方面，在负过压加于外部端子2上时，二极管D1被激活，以允许电荷释放。二极管D1电连接在外部端子2和接地电位GND之间，或在双极晶体管Q1b的集电极和发射极之间，换言之，在pnp双极晶体管Q1a的基极和接地电位GND之间，以此方式，在负过压加到外部端子2上时，二极管D1正向连接。
即，在本实施例1中，在负压加于外部端子2上时，过流从接地电位GND通过二极管D1流到外部端子2。所以本实施例1甚至能够提高对于负过压的抗ESD性。另外，由于保护元件由二极管D1构成，保护元件的布局面积不会显著增大。
顺便提及，正如外部端子2用作引入或引出半导体芯片中半导体集成电路的电极的端子，并通过外围电路3电连接到半导体集成电路器件的内部电路。
另外，在例如输入电路、输出电路或输入/输出双向电路等情况下，外围电路3设置于半导体集成电路器件的外部和内部之间，并用作调节电平或时序的接口电路。
例如可以内建或引入保护电路1只作为输入电路或输出电路前的一级。或者，可以引入作为外围电路的输入电路和输出电路前的各级。
图2和3将接着展示图1示出的半导体集成电路器件的保护电路的器件结构的一个例子。图2是该器件结构的平面图，图3是沿图2的线III-III取的剖面图。
半导体衬底4例如包括p型硅(Si)单晶。另外，n阱(第一半导体区和第二半导体区)5n1和5n2及p阱5p(5p1-5p3)形成于其上层部分。
n阱5n1和5n2形成为矩形隔离区，例如每个都含有对应于n型杂质的磷或砷(As)。
形成p阱(第三半导体区)5p(5p1-5p3)，以连接n阱5n1和5n2，并包围它们。每个p阱5p例如都含有对应于p型杂质的硼。
另外，场绝缘膜6形成于半导体衬底4的主表面上。每个场绝缘膜6例如都由二氧化硅(SiO2)构成，并具有元件隔离功能，或内部元件隔离功能。
上述二极管D1主要由PN结构成，所说PN结由n阱5n1(第一半导体区)和p+型半导体区(第八半导体区)7p1构成。
n+型半导体区(第四半导体区)7n1例如含有对应于n型杂质的磷或As。n+型半导体区7n1通过限定于半导体衬底4上的层间绝缘体或绝缘膜8a中的连接孔9a，电连接到第一层布线或互连10a，还电连接到外部端子2。
p+半导体区7p1例如含有对应于p型杂质的硼，并通过限定于层间绝缘体8a中的连接孔9b，电连接到第一层互连10b。另外，p+型半导体区7p1电连接到接地电位GND。
p+型半导体区7p1设置于n阱5n1内，n阱5n1内提供有n+型半导体区7n1(第2区：5n1，7n1)。即，通过在同一n阱5n1内设置p+型半导体区7p1和n+型半导体区7n1，可以减小p+型半导体区7p1和n+型半导体区7n1间的电阻值。
另外，p+型半导体区7p1设置成其长边变得平行于n+型半导体区7n1的长边。即，由于p+型半导体区7p1的长边和n+型半导体区7n1的长边彼此相对，并可以很好地确保在它们之间流动的电流的路径的宽度，所以可以减小它们之间的电阻值。
这样，由于该实施例1中可以减小排放在负压加于外部端子2上时流动的过量电流或过流的路径的电阻，所以可以没有延迟地释放过流。
另外，上述双极晶体管Q1a主要由p+型半导体区(第五半导体区)7p2、n阱5n1、n+型半导体区7n2(第六半导体区)和p阱5p2构成。
p+型半导体区7p2形成为邻近并平行于n阱5n1内的n+型半导体区7n1延伸，并例如包含对应于p型杂质的硼。
p+型半导体区7p2通过限定于层间绝缘体8a中的连接孔9c，电连接到第一层互连10a，还电连接到外部端子2。
n+型半导体区7n2形成为邻近并平行于横跨n阱5n1和p阱5p2(第3区：5p2，5p)的p+型半导体区7p2延伸。n+型半导体区7n2例如包含对应于n型杂质的磷或As。
上述双极晶体管Q1b主要由n+型半导体区7n2(第六半导体区)(n阱5n 1)、p阱5p2、n+型半导体区(第七半导体区)7n3(n阱5n2)构成。
n+型半导体区7n3形成为平行于横跨p阱5p2和n阱5n2(第4区：5p2，7n3)的n+型半导体区7n2(第六区)延伸，并例如包含对应于n型杂质的磷或As。
n+型半导体区7n3通过限定于层间绝缘体8a中的连接孔9d，电连接到第一层互连10c。另外，n+型半导体区7n3(第七区)电连接到接地电位GND。
顺便提及，上述层间绝缘体8a例如由SiO2构成。每个第一层互连10a-10c例如由铝(Al)或Al-Si-Cu合金构成。
下面将结合图4-6介绍制造本实施例1的半导体集成电路器件的方法的一个例子。
图4是展示在制造工艺中实施例1的半导体集成电路器件的部分剖面图。半导体衬底4由p型硅单晶构成。另外，在其上层中形成有n阱5n1和5n2及p阱5p(5p1-5p3)，在上层中还形成有场绝缘膜6。
利用光刻工艺，在半导体衬底4的主表面上形成光刻胶图形11a，使n+型半导体区裸露，而覆盖其它区。
然后，用每个光刻胶图形11a作掩模，通过离子注入等，在半导体衬底4中引入对应于n型杂质的磷或As，以形成n+型半导体区。
然后，去掉光刻胶图形11a，利用光刻工艺形成光刻胶图形11b，使p+型半导体区裸露，而覆盖其它区，如图5所示。
接着，例如用每个光刻胶图形11b作掩模，通过离子注入等，在半导体衬底4中引入对应于p型杂质的硼或氟化硼(BF2)，以形成p+型半导体区。
然后，去掉光刻胶图形11b，再热处理半导体衬底4，从而在半导体衬底4上形成p+型半导体区7p1(第五区)和7p2(第一区)，和n+型半导体区7n1-7n3，如图6所示、
然后，利用CVD工艺等，在半导体衬底4上淀积例如由SiO2等构成的层间绝缘体8a，如图3所示。之后，利用光刻和干法腐蚀，在层间绝缘体8a的预定位置同时限定连接孔9a-9d。
然后，通过溅射等，在半导体衬底4上淀积例如由Al或Al-Si-Cu合金的构成的金属膜。之后，利用光刻和干法腐蚀构图金属膜，从而形成第一层互连10a-10c。
由于可以通过半导体集成电路器件的普通制造工艺中的布线或互连形成工艺步骤和表面保护膜形成工艺步骤制造该半导体集成电路器件，所以将省略对随后处理的介绍。
这样，本实施例1可以具有以下有益效果。
(1)提供二极管D1作为保护元件，在负过压加于外部端子2上时，允许过流通过二极管D1迅速从接地电位释放到外部端子2。因此，可以提高对负过压的抗ESD性。即，由于本实施例1可以得到对加于外部端子2上的正和负过压的高抗ESD性，所以可以提高半导体集成电路器件的成品率和可靠性。
(2)由于利用二极管D1形成保护元件，所以可以在不招致显著增大保护电路所占面积的问题的同时，能够提高对加于外部端子上的正和负过压的抗ESD性。
实施例2
图7是展示根据本发明另一实施例的半导体集成电路器件的保护电路的电路图。图8是展示图7所示的半导体集成电路器件的保护电路区的部分平面图。图9是沿图8的线IX-IX取的剖面图。
在本实施例2中，另外在实施例1所述的保护电路中附加二极管D2，如图7所示。二极管D2用作一种保护元件，在负过量电压或负过压加于外部端子2上时，它被激活，从而允许电荷释放。另外，二极管D2电连接于外部端子2和接地电位GND之间，以便在负过压加于外部端子2上时，二极管D2正向连接。
顺便提及，二极管D2可以只设置于输入电路或输出电路前的一级。或者，二极管D2可以设置在外围电路的输入电路和输出电路前的一级。
图8和图9展示了关于本实施例2的半导体集成电路器件的保护电路的器件结构的一个例子。图8是该器件结构的平面图，图9是沿图8的线IX-IX取的剖面图。
用于本实施例2的保护电路与用于实施例1的保护电路结构相同。用于实施例2的保护电路与用于实施例1的保护电路的不同有以下几点。
即，p+型半导体区(第九半导体区)7p3形成于p阱5p的上层中，以便包围二极管D1和双极晶体管Q1a和Q1b。p+型半导体区7p3例如含有对应于p型杂质的硼。该杂质利用与其它p+型半导体区7p1和7p2的离子注入相同的掩模，在其它p+型区7p1和7p2中同时注入。
p+型半导体区7p3通过限定于层间绝缘体8a中的连接孔9e，电连接到第一层互连10d。另外，p+型半导体区7p3还电连接到接地电位GND。二极管D2主要由p+型区7p3、p阱5p、p型半导体衬底4、n阱5n1和n+型半导体区7n1构成。
即，本实施例2具有以下结构，其中二极管D2设置成包围二极管D1和双极晶体管Q1a和Q1b。这样，在负过压加到外部端子2上时，与先前的实施例1相比，本实施例2能够迅速释放产生于保护电路1的形成区中的过流。
实施例3
下面结合图10-17介绍本发明实施例3的半导体集成电路器件。顺便提及，在随后的介绍中，地电源GND和GND1基本上电连接到地电源外部端子。而且，地电源GND2是由半导体集成电路器件的内部电源产生的电源，并且通过内部电源电连接到地电源外部端子。
首先结合图10-14介绍根据本实施例3的半导体集成器件的电路结构。由于保护电路1与用于先前的实施例1的电路结构相同，如图10所示，所以将省略对其的具体介绍。构成晶闸管的双极晶体管Q1a的发射区和二极管D1的p型半导体区位于同一阱内。
另外，设置于保护电路1后的一级的外围电路3具有用于保护电路1的电阻器R1、设置于电阻器R1后一级用于保护电路1的二极管D3和D4、及设置于二极管D3和D4之后一级用于输入电路的反相器INV1。反相器INV1构成为使P沟道MOSFET Q2a与n沟道MOSFETQ2b串联于电源VCC和地电源GND之间。反相器INV1的输出OUT电连接到半导体集成电路器件的内部电路。顺便提及，保护电路1的地电源GND和电阻器R1的地电源GND、二极管D1和D2及反相器INV1以公用的方式设置。
电阻器R1设置于外部端子2和反相器INV1的输入之间，作为保护电路1后的一级，并电连接到二极管D3和D4前面的一级。另外，电阻器R1具有这样的功能，即，防止过流流到反相器INV1，并增大阻抗，如从外部端子2侧看到的，从而允许产生于反相器INV1的输入侧上的互连等上的电荷，容易通过二极管D3和D4及电源互连释放到外部端子侧。
另外，二极管D3和D4电连接于反相器INV1的输入栅极和电源VCC之间及其输入栅电极和地电源GND之间，以使它们反向连接。在通过利用CD(带电装置)的静电击穿试验等使外部端子2接地，释放产生于半导体集成电路器件内的电荷时，二极管D3和D4具有以下功能，即防止反相器INV1的输入互连(包括金属布线和输入侧上的栅极)上的电位，与用于带有设置于其上的反相器INV1的MOSFETQ2a和Q2b的半导体衬底侧的阱或用于MOSFET Q2a和Q2b的源漏的半导体区(扩散区)上的电位之间产生电位差。即，二极管D3和D4可以防止击穿MOSFET Q2a和Q2b的栅绝缘膜的电压加到栅绝缘膜上。在半导体衬底中，二极管D3和D4设置于一个阱内，该阱不同于如以后介绍的保护电路1的二极管D1的阱。
图32和33展示了在反相器INV1的输入级没有保护电路(电阻器件R1和二极管D3和D4)的相关技术。图32示出了由电源VCC31驱动的反相器INV31。反相器INV31构成为使P沟道MOSFET Q31a和n沟道MOSFET同Q31b串联电连接于电源VCC31和地电源GND之间。符号qg表示产生于反相器INV31的输入互连侧(包括金属布线和栅极)上的电荷。符号qsd表示产生于输出侧上(其中设置有反相器INV1的MOSFETQ2a和Q2b的半导体衬底侧上的阱及源漏半导体区(扩散区)侧上)的电荷。在该构形中外部端子2接地时，MOSFETQ31a和Q31b的输入侧上的电荷qg迅速释放。然而，通过半导体衬底和电源VCC31慢慢释放MOSFET Q31a和Q31b的输出互连侧上的电荷qSd。图33示出了这种情况下释放这些电荷所需要的时间和电荷量(电位差)间的关系。应理解，MOSFETQ31a和Q31b的输入侧上的电荷qg与其输出侧上的电荷qSd之间在放电时间有有很大差异。由于放电时间的不同，一个极大的电位差瞬时加到MOSFET Q31a和Q31b的栅绝缘膜上，所以造成了栅绝缘膜击穿。
所以，本实施例3具有图10和11所示的结构，在外部端子2接地时，通过电连接电阻R1和保护电路的D3和D4与反相器INV1的输入侧，反相器INV1的输出互连侧上产生的电荷qSd可以通过二极管D3和D4迅速释放到该输入侧上。结果，可以减小反相器INV1的输入互连侧上电荷qg与反相器INV1的输出侧上的电荷qSd间放电时间的差异。所以，因为可以防止该高电压因放电时间的不同瞬时加到反相器INV1的MOSFET Q2a和Q2b的栅绝缘膜上，所以可以防止栅绝缘膜击穿，并可以提高半导体集成电路器件的成品率和可靠性。
外围电路3的这种保护电路元件不一定限制为二极管D3和D4，也可以作各种变化。例如，P沟道MOSFET Q3a和n沟道MOSFETQ3b可以如图13所示二极管连接，以代替二极管D3和D4。由于这种情况下，每个MOSFET都可以提供比每个二极管低约1V的击穿电压，所以这些MOSFET产生了一种容易进行上述电荷放电操作的结构。因此，可以迅速进行电荷的上述放电。
另外，双极晶体管可以二极管连接，以代替图10所示的D3和D4。由于这种情况下双极晶体管的驱动能力比二极管高，所以这种双极晶体管可以构成一种能够迅速进行上述电荷放电的结构。
如图14所示，用于保护电路1的二极管D1和双极晶体管Q1a和Q1b的地电源GND1及用于外围电路3的二极管D3和D4及反相器INV1的地电源GND2彼此电隔离。即，地电源电压通过隔离的地电源互连分别加到保护电路1和外围电路3。地电源GND1和GND2的电位可彼此相等或不等。由于地电源GND1和GND2以此方式彼此隔离，所以可以防止其它电路中的地电源的电位由于一个电路侧上发生的电位变化而改变。
下面结合图15-17介绍与图10的电路部分对应的器件结构。图15和16分别是对应于图10所示的保护电路1的平面图，和沿其线X-Y取的剖面图。相同的区采用相同的影线，以容易理解图15和16。
保护电路1的器件结构也基本上与实施例1的结构相同。以与实施例类似的方式，甚至在本实施例3情况下，用作构成晶闸管的pnp双极晶体管Q1a的发射区的p型半导体7p2和二极管D1的p型半导体区7p1设置于一个n阱5n1中，彼此靠近。下面具体介绍互连或布线结构(布线布局和布线连接等)。构成晶闸管的双极晶体管Q1a和Q1b通过第一层互连10a和第二层互连12a，电连接到外部端子2。第一层互连10a的图形结构成形为矩形，以便覆盖n+型半导体区7n1和p+型半导体区7p2。另外，第一层互连10b和10c模制成一片，它们的图形结构形成为平面倒U形框，以便覆盖p+型半导体区7p1和n+型半导体区7n3，并且第一层互连10b和10c彼此电连接。这些第一层互连10a-10c上覆盖有层间绝缘体8b。层间绝缘体8b例如由SiO2等构成，每个例如都由Al或Al-Si-Cu合金构成的第二层互连12a-12c形成于上其表面上。
第二层互连12a通过连接孔9e电连接到第一层互连10a。第二层互连12a的图形结构基本上成形为矩形，以便覆盖n+型半导体区7n2的一部分、p+型半导体区7p2、n+型半导体区7n1、p+型半导体区7p1及p阱5p1的一部分。顺便提及，第二层互连12a具有宽度窄的图形部分12a1，该部分以其一部分的方式整体提供。图形部分12a1成形为使第二层互连12a的一部分在图15所示的向上的方向延伸，其引出端在垂直于其延伸方向的方向弯曲，并稍稍在图15所示的右方向延伸。图形部分12a1通过连接孔9f电连接到第一层互连10e的一端。另外，第一层互连10e的另一端通过连接孔9g电连接到第二层互连1 2b。第二层互连12b电连接到图10所示的保护电路电阻器R1。另外，第二层互连12c通过连接孔9h电连接到第一层互连10c。第二层互连12c是用于提供地电源GND的互连。其图形结构形成得较宽，并成形为带状或条状图形，以便覆盖n+型半导体区7n2的一部分和n阱5n2及p阱5p的各部分。这些第二互连12a-12c上覆盖有层间绝缘体8c。层间绝缘体8c例如由SiO2等构成。例如由Al或Al-Si-Cu合金等构成的外部端子2形成于层间绝缘体8c的上表面上。顺便提及，第二层互连12c电连接到地电源GND。
外部端子通过连接孔9i电连接到第二层互连12a。外部端子2置于场绝缘膜6之上，其图形结构基本成形为方形。然而，外部端子2连接到第二层互连12a处的那部分(对应于连接孔9i所在的位置)部分延伸，用于相应的连接。顺便提及，例如由金(Au)或Al等构成的键合丝直接连接到外部端子2。外部端子2通过键合丝电连接封装的引线。可以存在这样的情况，外部端子2通过凸点电极代替键合丝电连接到封装的引线。顺便提及，外部端子2的一部分上覆盖有表面保护涂层或膜。该表面保护膜例如由单层SiO2膜、通过在SiO2上层叠氮化硅得到的层状膜、通过在这些层上层叠聚酰亚胺树脂得到的层状膜构成。
另一方面，图17是对应于图10的保护电路的剖面图。
如图17所示，在半导体衬底4的上部提供n阱13n和p阱13p。n阱13n和p阱13p形成于不同于上述n阱5n1和p阱5p的区的区中(见图15和16)，并且它们也彼此电隔离。例如，对应于n型杂质的磷或砷(As)引入到n阱13n中。另外，上述P沟道MOSFET Q2a、上述二极管D3和用于提供阱电位的n型半导体区14n形成于用于n阱13n的区域中。例如，对应于p型杂质的硼引入到p阱13p中。另外，上述n沟道MOSFET Q2b、上述二极管D4及用于提供阱电位的p型半导体区14p形成于用于p阱13p的区域内。所以，CMOS(互补MOS)电路型反相器INV1由MOSFET Q2a和A2B构成。顺便提及，例如，对应于p型杂质的硼引入到用于提供阱电位的p型半导体区14p中，而例如对应于n型杂质的磷或As引入到用于提供n阱电位的n型半导体区14n中。
构成反相器INV1的P沟道MOSFEET Q2a具有一对形成于n阱13n的上部以便彼此隔离的p+型半导体区15ps和15pd、形成于半导体衬底4上的栅绝缘膜15pi。、形成于栅绝缘膜15pi上的栅极15pg。顺便提及，MOSFET Q2a的沟道区形成于这对p+型半导体区15ps和15pd之间。
例如，对应于p型杂质的硼引入到p+型半导体区15ps和15pd中。p+型半导体区15ps电连接到高电位侧上电源VCC。顺便提及，二极管D5形成于n阱13n与半导体衬底4接触的区域中。栅绝缘膜15pi例如由SiO2构成。栅极15pg例如由具有低电阻的多晶硅构成。然而，栅极15pg不限于由单层低阻多晶硅构成。栅电极15pg还可以构成为在低阻多晶硅层上层叠如硅化钨膜等硅化膜的结构。关于另一可替换方式，栅极15pg可以形成为在低阻多晶硅上层叠钨膜等金属膜的结构，所说结构带有夹在低阻多晶硅膜和金属膜之间的阻挡金属膜等，例如氮化钛膜。
形成于与MOSFET Q2a相同的n阱13n内的二极管D3形成于n阱13n将与形成于其上部的p+型半导体区16p接触的区域中。二极管D3一个端子电连接到反相器INV1的栅极15ng及15pg，而其另一端子则通过n阱13n电连接到高电位的电源VCC上。顺便提及，例如对应于p型杂质的硼引入到p+型半导体区16p中。
另一方面，构成反相器INV1的n沟道MOSFET Q2b具有一对形成于p阱13p的上部以便彼此隔离的n+型半导体区15ns和15nd、形成于半导体衬底4上的栅绝缘膜15ni、形成于栅绝缘膜15ni上的栅极15ng。顺便提及，MOSFET Q2b的沟道区形成于这对n+型半导体区15ns和15nd之间。
例如，对应于n型杂质的硼引入到n+型半导体区15ns和15nd中。n+型半导体区15ns电连接到地电源GND。栅绝缘膜15ni例如由SiO2构成。栅极15ng例如由具有低电阻的多晶硅构成。然而，栅极15ng不限于由单层低阻多晶硅构成。栅极15ng还可以构成为在低阻多晶硅层上层叠如硅化钨膜等硅化膜的结构。关于另一可替换方式，栅极15ng可以形成为在低阻多晶硅上层叠钨膜等金属膜的结构，所说结构带有夹在低阻多晶硅膜和金属膜之间的阻挡金属膜等，例如氮化钛膜。顺便提及，栅极15ng通过各互连电连接到栅极15pg、n+型半导体区16n、p+型半导体区16p和电阻器R1。
形成于与MOSFET Q2b相同的p阱13p内的二极管D4形成于p阱13p将与形成于其上部的n+型半导体区16n接触的区域中。二极管D4通过第一层互连10f电连接到电阻器R1，而其另一端子则通过p阱13p电连接到地电源GND上。顺便提及，例如对应于n型杂质的硼引入到n+型半导体区16n中。
层间绝缘体8a形成于这种半导体衬底4上，以便MOSFET Q2a和Q2b、二极管D3和D4等被其覆盖。每个都例如由Al或Al-Si-Cu合金等构成的第一层互连10f和第一层互连10h-10i形成于层间绝缘体8a上。第一层互连10f通过连接孔9j电连接到n+型半导体区16n上。第一层互连10g通过连接孔9k电连接到p+型半导体区14p和n+型半导体区15ns上。第一层互连10g电连接到地电源GND。第一层互连10h通过连接孔9m电连接到n+型半导体区15nd和p+型半导体区区15pd。第一层互连10h构成反相器INV1的输出互连，并电连接到半导体集成电路器件的内部电路。另外，第一层互连10i通过连接孔9n电连接到半导体区15ps和n+型半导体区14n。第一层互连10i电连接到高电位电源VCC。
上述实施例3可以带来与实施例1相同的有益效果。
实施例4
下面结合图18-20介绍根据本发明实施例4的半导体集成电路器件。
首先结合图18介绍本实施例4的半导体集成电路器件的电路结构。由于外围电路3与先前的实施例3的外围电路的电路结构相同(见图10、13和14)，所以省略了对它们的详细介绍。
在本实施例4中，在保护电路1及二极管D1和晶闸管(双极晶体管Q1a和Q1b)上附加电阻器R2和n沟道MOSFET Q4。即，电阻器R1和R2插在外部端子2和外围电路3的反相器INV1的输出之间。另外，在其栅极连接到地电源GND时，n沟道MOSFET Q4电连接在用于连接电阻器R1和R2的互连和地电源GND之间。除上述外的那些与实施例3相同。构成晶闸管的双极晶体管Q1a的发射区和二极管的p型半导体区设置于相同的阱内，n沟道OSFET Q4设置于该晶闸管附近。
电阻器R2具有以下功能，限制在MOSFET Q4侧上流动的电流量，并防止MOSFET Q4的栅击穿。另外，MOSFET Q4具有这样的功能，设置构成保护电路的晶闸管的双极晶体管Q1b的发射极为正向，以在其基极中注入空穴，从而使其容易激活双极晶体管Q1b，以推进晶闸管的工作。顺便提及，MOSFET Q4是导通晶闸管的触发元件，但不是允许外部端子2上的过电流或过流通过MOSFET Q4向地电源GND释放的元件。因此，通过MOSFET Q4流动的电流受电阻器R2的限制。保护电路的晶闸管、二极管D1和MOSFET Q4的地电源GND是相同的，没有具体区分成分别的地电源。
下面结合图19-20介绍图18所示的有关保护电路的器件结构。图19和20分别是对应于图18所示的保护电路1的平面图和沿其线X-Y取的剖面图。相同的区采用相同的影线，以容易理解图19和20。
除附加了n沟道MOSFET Q4外，用于本实施例4的器件结构基本上与用于实施例1和3的结构相同。n沟道MOSFET 4具有形成于衬底4的上部的一对n+型半导体区7n3和7n4、形成于半导体衬底上的栅绝缘膜17ni、及形成于栅绝缘膜17ni的栅极17ng。n+型半导体区7n3和7n4是用于MOSFET Q4的源/漏的区，是通过在其中引入对应于n型杂质的磷或As形成的。一个n+型半导体区7n3是构成双极晶体管Q1b的一部分的区。另外，n+型半导体区7n3还对应于本实施例4的MOSFET Q4的一部分，形成该区延伸过p阱5p2、n阱5n2和p阱5p3。n+型半导体区7n3通过第一层互连10c和第二层互连12c电连接到第一层互连10b，栅极17ng和地电源GND。另外，其它n+型半导体区7n4形成于p阱5p3内。n+型半导体区7n4通过连接孔9p电连接到第一层互连10j。另外，n+型半导体区7n4还电连接到在电阻R1和R2之间的互连，电阻R1和R2之间具有第一层互连10j等。顺便提及，MOSFET Q4的沟道区形成于一对n+型半导体区7n3和7n4之间的p阱区5p3中。
MOSFET Q4的栅绝缘膜17ni例如由SiO2构成，并且其膜厚等于PMOS Q2a和NMOS Q2b的栅绝缘膜的厚度。栅极17ng例如由低阻多晶硅构成。然而，栅极17ng不限于由单层低阻多晶硅膜构成。栅极1 7ng可以构成为在低阻多晶硅上层叠如硅化钨等硅化物膜的结构。或者，栅极17ng可以形成为在低阻多晶硅层上层叠钨膜等金属膜，并且两者间夹有如氮化钛膜等阻挡金属膜等的结构。
第二层互连12a的图形部分12a1通过连接孔9r电连接到第一层互连。另外，该图形部分12a1通过连接孔9s1电连接到电阻器R2的一端。电阻器R2例如由低阻多晶硅构成，并且设定为预定的薄层电阻值。电阻器R2的另一端通过连接孔9s2电连接到第一层互连10i。另外，其另一端通过连接孔9t电连接到第二互连层12d。用于地电源GND的第二层互连12c通过连接孔9h电连接到第一层互连10b和10c。另外。第一层互连10b和10c的各部分通过连接孔9u电连接到MOSFET Q4的栅极17ng。这样，栅极17ng电连接到n+型半导体区7n3、p+型半导体区7p1和地电源GND。
根据上述本实施例4，除可以得到先前实施例1所具备的有益效果外，还可以得到以下有益效果。即，提供MOSFET Q4允许快速驱动构成保护电路1的晶闸管，并允许外部端子2侧上的过流迅速释放到地电源GND侧。于是可以提高ESD特性，提高半导体集成电路器件的成品率和可靠性。
实施例5
下面结合图21-23介绍本发明实施例5的半导体集成电路器件。
图21中首先示出了实施例5的半导体集成电路器件的电路结构。由于保护电路1的电路构成与先前的实施例2(见图7)相同，所以省略对其的具体介绍。构成晶闸管的双极晶体管Q1a的发射区和二极管D1的p型半导体区设置于同一阱中，二极管D2邻近晶闸管设置。另外，与先前的实施例2相同，用公用的地电源作二极管D1和D2的地电源GND。由于设置于保护电路1后的外围电路3与用于先前的实施例3(见图11、13和14)的外围电路相同，所以也省略对其的具体介绍。
接下来图22和23例示了对应于图21所示的电路部分的器件结构。图22和23分别是图21所示保护电路1的平面图和沿其线X-Y取的剖面图。顺便提及，相同的区采用相同的影线，以容易理解图22和23。
保护电路1的器件结构也基本与用于实施例2的相同。具体说，在实施例5的情况下，以与实施例2类似的方式，二极管D1的p型半导体区与双极晶体管Q1a的发射区设置于同一阱内，双极晶体管Q1a和Q1b(晶闸管)处于彼此靠近的状态。另外，p+型半导体区7p3以框架的形式形成于半导体衬底4上的p阱5p的上部分，以便包围二极管D1和双极晶体管Q1a和Q1b，从而提供二极管D2。
另外，本实施例5的布线结构也基本上与实施例3相同。具体说，实施例5中，框架形第一层互连10k沿p+型半导体区7p3的形状，设置于p+型半导体区7p3的上层。第一层互连10k例如由Al或Al-Si-Cu合金构成，并通过连接孔9v电连接到p+型半导体区7p3。连接孔9v有多个，它们沿第一层互连10k的线设置。另外，第二层互连12c以与实施例3类似的方式，作为用于提供地电源GND的宽(broad)地电源互连。然而，该互连通过连接孔9h和9w电连接到第一层互连10c和第一层互连10k，并用作为二极管D1和D2所公用的地电源。
上述实施例5也可以得到与实施例2相同的有益效果。即，在负过压加到外部端子2上时，可以通过二极管D1和D2，加速过电流或过流放电到接地电位GND。
实施例6
下面结合图24-26介绍本发明实施例6的半导体集成电路器件。图24中首先示出了实施例6的半导体集成电路器件的电路结构。保护电路1的电路构成与先前的实施例2(见图7)基本相同。然而，该实施例6中，地电源GND1和GND2分别用于晶闸管(双极晶体管Q1a和Q1b)和二极管D1及二极管D2。地电源GND1和GND2彼此电隔离。该实施例6展示了本发明应用于例如相对于负电位设置半导体衬底的电位的产品。尽管没有具体限制，但地电源GND1例如设置为约0V，地电源GND2例如设置为约-1.5V。
构成晶闸管的双极晶体管Q1a的发射区和二极管D1的p型半导体区设置于同一阱中，二极管D2邻近该晶闸管设置。由于设置于保护电路1后的外围电路3与用于实施例3(见图10、13和14)的外围电路相同，所以省略对其的具体介绍。
接下来图25和26例示了对应于图24所示的电路部分的器件结构。图25和26分别是图24所示保护电路1的平面图和沿其线X-Y取的剖面图。顺便提及，相同的区采用相同的影线，以容易理解图25和26。
保护电路1的器件结构也基本与用于实施例2的相同。具体说，在实施例6的情况下，以与实施例2和5类似的方式，二极管D1的p型半导体区与双极晶体管Q1a的发射区设置于同一阱5n1内，双极晶体管Q1a和Q1b(晶闸管)处于彼此靠近的状态。另外，p+型半导体区7p3以框架的形式形成于半导体衬底4上的p阱5p的上部，以便包围二极管D1和双极晶体管Q1a和Q1b，从而提供二极管D2。
特别是，本实施例6展示了一种考虑到本发明应用于例如利用内电源相对于负电位设置半导体衬底4电位的产品的情况。由于这种情况下二极管D2设置于p阱5p内，所以二极管D2电连接到由半导体衬底上的负电位即内部电源设置的地电源GND2。这种结构造成了这样的情形，由于地电源GND2产生于内部电源，所以上述过流不能通过二极管D2释放到地电源GND2。
然而，由于本实施例6中保护电路1的二极管D1设置于与半导体衬底4电隔离的n阱5n1内，所以二极管D1可以电连接到被外部电源设置的地电源GND1。于是，既使负过压加于外部端子2上，由所加电压引起的过电流或过流也会通过二极管D1迅速释放到地电源GND1。因此，甚至在利用内电源相对于负电位设置半导体衬底4的电位的产品的情况下，也可以提高抗ESD性。
本实施例6的布线结构中，用于两地电源的第二层互连12c1和12c2设置在第二布线层。第二层互连12c1是用于提供地电源GND1的地电源互连，其通过连接孔9h电连接到第一层互连10b。并且，第二层互连12c1还通过第一层互连10b电连接到二极管D1和双极晶体管Q1a和Q1b(晶闸管)。另外，第二层互连12c2是用于提供地电源GND2的地电源互连，其通过连接孔9w电连接到第一层互连10k。并且，第二层互连12c2还通过第一层互连10k电连接到二极管D2。
所以，根据本实施例6，即使本发明应用于相对于预定电位设置半导体衬底4的电位的产品，本实施例也可以得到与实施例2相同的有益效果。
实施例7
下面结合图27介绍本发明实施例7的半导体集成电路器件。本实施例7所用的保护电路1是实施例4(见图18)和实施例5(见图21)的组合，除晶闸管(双极晶体管Q1a和Q1b)和二极管D1外，还具有电阻器R2、n沟道MOSFET Q4和二极管D2。即，本实施例7中，电阻器R1和R2夹在外部端子2和外围电路3的反相器INV1的输入之间。n沟道MSFET Q4电连接在建立电阻器R1和R2间的连接的互连与地电源GND之间，其中其栅电极连接到地电源GND。另外，二极管D2电连接于建立电阻器R1和R2间连接的互连与地电源GND之间。
构成晶闸管的双极晶体管Q1a的发射区和二极管D1的p型半导体区设置于同一阱内，MOSFET Q4和二极管D2邻近该晶闸管设置。由于设置于保护电路1后的外围电路3与用于实施例3(见图10、13和14)的相同，所以省略了对其的具体介绍。
在图22和23所示的p阱5p的上部提供p+型半导体区7p3，以便在平面基础上包围图19和20所示的二极管D1、双极晶体管Q1a和Q1b及MOSFET Q4，从而构成一种器件结构。这种情况下，图19所示的第二层互连12c电连接到MOSFET Q4的n+型半导体区7n3。另外，第二层互连12c电连接到图22和23所示的二极管D2的p+型半导体区7p3。
甚至在本实施例7的情况下也可以得到与实施例1-5相同的有益效果。
实施例8
下面结合图28介绍本发明实施例8的半导体集成电路器件。用于本实施例8的保护电路1是实施例4(见图18)和实施例6(见图24)的组合，除晶闸管(双极晶体管Q1a和Q1b)和二极管D1外，还具有电阻器R2、n沟道MOSFET Q4和二极管D2。即，本实施例8中，电阻器R1和R2夹在外部端子2和外围电路3的反相器INV1的输入之间。n沟道MSFET Q4电连接于建立电阻器R1和R2间连接的互连与地电源GND1之间，其中其栅电极连接到地电源GND1。另外，二极管D2电连接于用于建立电阻器R1和R2间连接的互连与地电源GND2之间。本实施例8中，地电源GND1和GND2彼此电隔离地用于晶闸管(双极晶体管Q1a和Q1b)和二极管D1及二极管D2。地电源GND1和GND2彼此电隔离。尽管没有具体限制，但地电源GND1例如设置为约0V，地电源GND2例如设置为约-1.5V。
本实施例8展示了一种考虑到本发明应用于例如利用内电源相对于负电位设置半导体衬底4的电位的产品的情况。由于这种情况下二极管D2设置于p阱5p内(见图25和26)，所以二极管D2电连接到由内部电源设置的地电源GND2。因此，存在上述过流不能通过二极管D2令人地满意释放到地GND2的情形。然而，由于保护电路1的二极管D1设置于与半导体衬底4电隔离的n阱5n1内(见图25和26)，所以二极管D1可以电连接到由外部电源设置的地电源GND1。于是，即使负过压加于外部端子2上，由所加电压引起的过电流或过流也会通过二极管D1迅速放电到地电源GND1。因此，甚至在利用内电源相对于负电位设置半导体衬底4的电位的产品的情况下，也可以提高抗ESD性。
构成晶闸管的双极晶体管Q1a的发射区和二极管D1的p型半导体区设置于同一阱内，MOSFET Q4和二极管D2邻近晶闸管设置。由于设置于保护电路1后的外围电路3与用于实施例3(见图10、13和14)的相同，所以省略了对其的具体介绍。
用于本实施例8的器件结构基本上与用于实施例7的相同。然而，本实施例8中，如图25和26所示，提供用于地GND1和GND2的第二层互连12c1和12c2。第二层互连12c1通过连接孔9h电连接到第一层互连10b。并且，第二层互连12c1还通过第一层互连10b电连接到二极管D1和晶闸管(双极晶体管Q1a和Q1b)。第二层互连12c2通过连接孔9v电连接到第一层互连10k。并且，第二层互连12c2还通过第一层互连10k电连接到二极管D2。
甚至在本实施例8的情况下，也可以得到与实施例1-4和6相同的有益效果。
尽管利用实施例具体介绍了本发明人的发明，但本发明并非必然限于实施例1-3。无需说，在不背离本发明要点或本质的情况下，可以作出各种变化。
例如实施例1-3已介绍了其中半导体衬底用作p型Si的情况。然而，并不限于此。半导体衬底例如可以构成n型Si。
实施例2和3介绍了这样的情况，其中形成p+半导体区，以便一个一个地包围分别连接到多个外部端子的各晶闸管结构的保护元件。然而，本发明不一定限于此。例如，可以形成p+型半导体区，以便以多个的形式集中包围分别连接到多个外部端子的各晶闸管结构的保护元件。
如上所述，本发明的半导体集成电路器件及其制造方法适用于如DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)等存储器电路、如微处理器等逻辑电路、具有设置于同一半导体衬底上的存储器电路和逻辑电路的半导体集成电路器件或具有这些电路的电子电路器件。

Claims (12)

1.一种半导体集成电路器件，包括：
外部端子；
形成于半导体衬底内的第一导电类型的第一区；
与所述第一导电类型的第一区邻接形成的第二区，该第二区的导电类型为与所述第一导电类型相反的第二导电类型；
形成于所述第一区内的所述第二导电类型的第三区；
形成于所述第二区内的所述第一导电类型的第四区；以及
所述第二导电类型的第五区，
其中，所述第一区和所述第三区与所述外部端子电连接，所述第四区和所述第五区与接地电位电连接，
其中，具有晶闸管结构的保护元件具有所述第一区、所述第二区、所述第三区和所述第四区，
其中，二极管具有所述第五区，并且所述二极管被连接成在所述外部端子上施加负电压时，使所述外部端子与所述接地电位的连接方向成为所述二极管的正向方向，
其中，所述第二区和所述第五区隔开形成。
2.根据权利要求1的半导体集成电路器件，
其中，所述第一区通过在所述第一区内形成的所述第一导电类型的第六区与所述外部端子电连接，并且所述第六区的杂质浓度大于所述第一区的杂质浓度。
3.根据权利要求2的半导体集成电路器件，
其中，所述第五区和所述第六区设置成它们各自的长边彼此平行相对。
4.根据权利要求1的半导体集成电路器件，还包括在所述第一区内形成的并且在所述第二区内形成的所述第一导电类型的第七区，
其中，所述第七区的杂质浓度大于所述第一区的杂质浓度。
5.根据权利要求4的半导体集成电路器件，
其中，所述第三区和所述第七区设置成它们各自的长边彼此平行相对。
6.根据权利要求1-5中任一项的半导体集成电路器件，
其中，所述第一导电类型是n型，所述第二导电类型是p型。
7.一种半导体集成电路器件，包括：
外部端子；
形成于半导体衬底内的第一导电类型的第一区；
与所述第一区形成pn结的第二区，该第二区的导电类型为与所述第一导电类型相反的第二导电类型；
与所述第一区形成pn结的第二导电类型的第三区；
与所述第二区形成pn结的第一导电类型的第四区；以及
所述第二导电类型的第五区，
其中，所述第一区和所述第三区与所述外部端子电连接，
其中，所述第四区和所述第五区与接地电位电连接，
其中，具有晶闸管结构的保护元件具有所述第一区、所述第二区、所述第三区和所述第四区，
其中，二极管具有所述第五区，并且所述二极管的pn结的方向为在所述外部端子上施加负电压时，使所述外部端子与所述接地电位的连接方向成为所述二极管的正向方向。
8.根据权利要求7的半导体集成电路器件，
其中，所述第一区通过在所述第一区内形成的所述第一导电类型的第六区与所述外部端子电连接，并且所述第六区的杂质浓度大于所述第一区的杂质浓度。
9.根据权利要求8的半导体集成电路器件，
其中，所述第五区和所述第六区设置成它们各自的长边彼此平行相对。
10.根据权利要求7的半导体集成电路器件，还包括在所述第一区内形成的并且在所述第二区内形成的所述第一导电类型的第七区，
其中，所述第七区的杂质浓度大于所述第一区的杂质浓度。
11.根据权利要求10的半导体集成电路器件，
其中，所述第三区和所述第七区设置成它们各自的长边彼此平行相对。
12.根据权利要求7-11中任一项的半导体集成电路器件，
其中，所述第一导电类型是n型，所述第二导电类型是p型。
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