CN1052816C - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的目的是改进半导体集成电路装置的抗ESD能力，使N沟道型MOS晶体管的漏区中的N-型杂质的表面浓度，在栅电极端的栅电极方向的最大值，大于5E18/cm3，并有在表面方向单调变化的浓度分布，该分布中在杂质浓度小于5E18/cm3的部分无弯折。从而实现具有高抗ESD能力的IC。

Description

半导体装置及其制造方法
本发明涉及MOS型晶体管以及含有MOS晶体管的半导体集成电路装置的构造和制造方法，特别涉及用于防止静电放电的结构。以下静电放电(破坏)将被简称为ESD。
图50是已有技术中通常的抗ESD的输入保护电路的方框图。为了防止内部电路(初级中的CMOS变换器)5010遭受来自输入端5001的ESD，由与电阻器R5002和信号线Vdd5003连接的二极管D15005和与GND(称为地或Vss)连接的二极管D25005构成输入保持电路5007。该CMOS变换器包括N-沟道型MOS晶体管5009(以下称为NMOS晶体管)和P-沟道型MOS晶体管5008(PMOS晶体管)。箭头5011表示还与内部电路连接的信号线。这种结构代表了主要趋势。
上述技术存在以下问极
图51是已有技术的保护电路中所用的二极管在反向上电压与电流之间的性能(I-V性能)曲线。虽然IR为1nA或1μA的水平时VR被定在BVox之下，但当电流IR到达100mA左右的水平时，二极管的耐压VR接近MOS晶体管的栅绝缘膜(称为栅SiO2或栅氧化物等)的耐压BVox。在以下所述中，与用于标准5V的Vdd的CMOS半导体集成电路装置(IC)相比，这些用于大于10V、12V或者大于16V、24V的器件被认为是高耐压CMOS IC。
采用高耐压CMOS时，必须把二极管的耐压提高几个数量级，而且在精细加工的改进中栅氧化物变薄(BVox已降低)，因此，保持内部电路的安全系数被降低。
应该注意，对于目前所用的抗ESD，机器模式200PF、OΩ串联电阻和400V(这意味着IC不会受损的最高电压为400V，通常200-400V是指标)成为EIAJ标准中的指标之一。
当此时的脉冲宽度约为100nsec时，电流由正式表示：
(公式1)
Figure C9510510500101
ESD是短时大电流。
尽管作为抗ESD度的另一注示，存在载有串联电阻的人体模式(标准的和器件充电模式常用于美国)，但由于机器模式在定性方面完全与上述EIAJ标准相关，所以在本发明中将解释日本通用的机器模式。
例如，如果图50中的电阻器R被增大，来限制进入二极管的I，则在高集成度的器件中，取大面积的电阻器，大面积会产生问题。这是因为，体积也是重要参数，除了其中电阻值本身之外，电阻器还需要大大超过初始面积。
在CMOS IC中二极管的耐压通常是20-30V。如果在LOCOS处理(硅的局部氧化：作为目前主要趋势的场分离方法中的通用工艺名称)时试图增大耐压，尽管必须使场掺杂(在LOCOS情形，位于场分离区中的厚氧化膜之下的杂质层浓度)致密，仍旧会导致以下问题：结和导线的容量增大，引入晶体缺陷，工艺的增多和窄沟道效应的下降。
因此，即使二极管本身的抗ESD度增强了，也仍旧存在最终保护其它电路方面的问题。
为了解决上述问题，本发明采用以下技术解决方案。
作为第一个技术方案，本发明的半导体器件包括N沟道MOS晶体管和另一个MOS元件，所述N沟道MOS晶体管带有一个第一导电型的半导体衬底，由使用保护层由双层掩膜形成的一个轻掺杂漏区和一个重掺杂漏区，一个栅极和靠近该栅极位于漏区背面的源区，所述N沟道MOS晶体管位于所述半导体器件的输入或输出端；所述MOS元件带有使用栅极由一个掩膜形成的一个轻掺杂漏区和一个重掺杂漏区。
作为第二技术方案，使与第一漏区相关的扩散深度大于0.5μm，或者确定为图60所示的关系，以下将做说明。
作为第三技术方案，当NMOS晶体管的栅电极和源电极和晶体管衬底(称为基体、基板或衬底)电极被短路和接地时(以下这种电连接状态将称做“截止连接”，在这种状态中的晶体管称为“截止晶体管”)，导致双极性工作(以后说明)，而且当漏区电压Vdd升高时，第一快速反向(第一击穿，以后说明)后的保持电压(以后说明)VH，此时被定为高于含有所述NMOS的半导体集成电路装置(IC)在正常使用状态的工作电源电压的上限Vddmax。
作为第四技术方案，按如下方式构成NMOS晶体管的漏区，即全部由连续平面的栅电极来围绕(称为DAA结构，以后将详细说明)。
作为第五技术方案，当第四方案所述的NMOS晶体管的第一击穿电压为触发电压Vtrig时，而且该NMOS晶体管用做保护器件时，应把该电压设置成低于构成所要保护的内部电路的晶体管的Vtrig。此时，该NMOS晶体管的栅绝缘膜的厚度相同于或者厚于内部晶体管的栅绝缘模的厚度。
作为第六技术方案，把第一至第四方案中的NMOS晶体管用做IC的部件。
作为第七技术方案，把第一至第五方案中的NMOS晶体管用做IC抗ESD的保护器件，作为截止晶体管。
作为第八技术方案，把第一至第五和第七方案中的NMOS晶体管，用做IC的元件或者IC抗ESD的保护器件，该IC的最大工作额定电压(规定的工作电源电压范围的上限)Vddmax大于12V，或者该IC中存在额定值大于12V的一个以上的端子。
作为第九技术方案，第一至第七方案中的NMOS晶体管用做IC的元件或者抗ESD的保护器件，该IC的最小额定工作电压(规定的工作电源电压范围的下限Vddmin)小于1.5V。
作为第十技术方案，把第一至第七方案中的NMOS晶体管用做IC的元件或者抗ESD的保护器件，该IC使用所称的SOI(绝缘体上的硅，在支撑衬底(石英、Si等)上具有绝缘膜，在绝缘膜上具有薄膜半导体衬底。
作为第十一技术方案，IC制造方法包括以下步骤：在引入杂质形成至少一个漏区时，表面选择地引入多于5×1014/cm2的N型杂质；形成栅绝缘膜；形成栅电极；在1100℃以下进行30分钟以上的非氧化剂热处理；然后采用形成NMOS晶体管的工艺引入多于1×1015/cm2的第二N型杂质；
采用上述技术方案来完成如下操作。
采用第一方案，可以提高NMOS晶体管自身的抗ESD能力。
采用第二方案，可以提高NMOS晶体管的抗ESD能力，同时保证漏区的全驱动能力(抑制漏区电阻的增大)，以及抑制接触电阻的增加(漏电极如铝的接触电阻和漏区的接触电阻)。
采用第三方案，除了抗ESD能力之外，NMOS晶体管还能保证防止闭锁。
采用第四方案，可使栅与漏区之间的界面处无电流(电场)密度，由此可改善BVs(在漏区连接的栅电极端处的表面击穿)。
采用第五方案，NMOS晶体管是作为按保护器件运行的截止晶体管对内部电路予以保护，并可为IC提供完全的抗ESD能力。
采用第六方案，由于构成整个IC的那些元件自身具有强的抗ESD能力，所以可为IC提供完全的抗ESD能力。
采用第七方案，通过有效的保护器件来保护内部电路，IC面积不会增大(不增加成本)而且可提供完全的抗ESD能力。
采用第八方案，对高耐压CMOS IC也可提供完全的抗ESD能力。
采用第九方案，对低压IC也可提供完全的抗ESD能力(这种IC的规定的工作电源电压范围的下限小于1.5V，以下将在25℃的标准下对其说明)。
采用第十方案，对采用SOI基片的IC也可提供完全的抗ESD能力。
采用第十一方案，无需显著地增加步骤，即可制造上述NMOS晶体管。
图1是根据本发明第一实施例的NMOS晶体管的电路方框图。
图2是对本发明第一实施例的NMOS晶体管的性能进行侧试的电路图。
图3是本发明第一实施例的NMOS晶体管的性能曲线。
图4是本发明第一实施例的NMOS晶体管的剖面图。
图5是本发明第一实施例的NMOS晶体管的性能曲线。
图6是本发明第一实施例的NMOS晶体管剖面图。
图7是本发明第一实施例的NMOS晶体管的等效电路。
图8是本发明第一实施例的NMOS晶体管的剖面图。
图9是本发明第一实施例的NPN双极晶体管的性能曲线。
图10A和10B是本发明第一实施例的双极性运行的状况图。
图11是本发明第一实施例的双极性运行的性能曲线。
图12是本发明第一实施例双极性运行中第二次击穿的曲线图。
图13A和13B是本发明第一实施例的双极性运行中电流状况图。
图14A和14B是本发明第一实施例NMOS晶体管的剖面图。
图15是本发明第一实施例的NMOS晶体管的透视图。
图16是本发明第一实施例的温度与电阻值的性能曲线。
图17是本发明第一实施例的MOS晶体管的透视图。
图18是本发明第一实施例中软泄漏的曲线图。
图19是本发明第一实施例的NMOS晶体管的剖面图。
图20A至20C是本发明第一实施例中软泄漏的能带曲线图。
图21是本发明第一实施例的NMOS晶体管的剖面图。
图22是本发明第一实施例的NMOS晶体管的杂质浓度分布的曲线图。
图23是本发明第一实施例的NMOS晶体管的杂质浓度分布曲线图。
图24A至24E是展示本发明第一实施例的NROM晶体管的制造工艺的剖面图。
图25是本发明第一实施例的NROM晶体管的性能曲线。
图26是本发明第一实施例的NROM晶体管的性能曲线图。
图27是本发明第一实施例的NROM晶体管的电路方框图。
图28是本发明第一实施例的NROM晶体管的平面图。
图29是本发明第一实施例的NROM晶体管的平面图。
图30是本发明第一实施例的NROM晶体管的生能曲线图。
图31是对本发明第一实施例的NROM晶体管性能进行测量的电路图。
图32是本发明第一实施例的NROM晶体管的性能曲线图。
图33是使用本发明第二实施例的NROM晶体管的电路方框图。
图34是本发明第二实施例的性能曲线。
图35是本发明第二实施例的性能曲线。
图36是本发明第二实施例的性能曲线。
图37是与本发明第二实施例的NROM截止-晶体管相关的电路方框图。
图38是与本发明第二实施例的NROM晶体管相关的电路方框图。
图39是与本发明第二实施例的NROM截止-晶体管相关的电路方框图。
图40是与本发明第二实施例的NROM晶体管相关的电路方框图。
图41是与本发明第二实施例的MROM截止-晶体管相关的电路方框图。
图42是与本发明第三实施例的NROM截止-晶体管相关的电路方框图。
图43A和43B是与本发明第四实施例的NROM截止-晶体管相关的电路方框图。
图44是本发明第四实施例的环形振荡器的电路方框图。
图45是本发明第四实施例的性能曲线图。
图46是本发明第五实施例的半导体器件的电路方框图。
图47是本发明第六实施例的半导体集成电路装置的性能曲线图。
图48是本发明第七实施例的半导体集成电路装置的剖面图。
图49是本发明第七实施例的半导体集成电路装置的电路方框图。
图50是已有技术中输入保护电路的方框图。
图51是已有技术中输入保护电路的性能曲线图。
图52是具有CONV结构的MOS晶体管的示意图，用于说明本发明第一实施例的双极运行的焦耳热破坏。
图53是本发明第一实施例的NROM晶体管的平坦部位的示意图。
图54a是沿图53中线A-A′的剖面示意图，图54b是未掺杂NROM离子的NMOS晶体管的同一部位的剖面示意图，图54c是沿图53中线B-B′的剖面示意图。
图55A至55E是展示NROM晶体管制造工艺的剖面图，按处理顺序，这是本发明第一实施例的一个应用例子。
图56是NROM晶体管(偏置CONV)的剖面图，这是本发明第一实施例的应用例子。
图57是按图56中方向A从点Y观察的偏置CONV晶体管的杂质分布曲线，这是本发明第一实施例的应用例。
图58是偏置CONV晶体管本身的抗ESD能力的曲线，这是本发明第一实施例的应用例子。
图59是展示IC集成化的抗ESD能力的曲线，用于从技术上解释本发明。
图60是扩散层深度(X1)与表面杂质浓度(Cs)之间的关系曲线，表示了本发明的NMOS晶体管的漏区结构的设计指标。
图61是在电源间单片尺寸与抗ESD能力之间的关系曲线，用于详细说明本发明第四实施例。
图62是本发明第八实施例的第一半导体集成电路装置的电路框图。
图63是本发明第八实施例的第一半导体集成电路装置的电路框图。
图64是本发明第八实施例的NROM晶体管的I-V性能曲线图。
图65(a)至65(d)是本发明第九实施例的半导体装置(TVS)的符号图。
图66是本发明第九实施例的半导体装置的剖面图。
在上述附图中，标号(101)代表输入端，(107)代表用于输入保护的NROM截止晶体管。
以下参考附图，详细说明本发明的优选实施例。
图1是展示用于输入保护的NMOS晶体管的状态的电路框图，用于解释本发明第一实施例的NMOS晶体管。输入端101与信号线109连接，并与增加的用于输入保护的NMOS截止晶体管107连接，栅极(G)102与GND连接(称为接地或Vss)。漏极(D)103与信号线109连接。晶体管衬底104与GND连接。源极(S)105也与GND连接。箭头106代表再与IC的内部电路连接的信号线。如上所述，由二极管和电阻器构成的保护电路存在各种问题。因而可以采用图1所示的保护电路(输入保护的例子)。
应该注意，以下三种条件是ESD保护电路所需的条件：
(1)保护电路的耐压(第一击穿)必须小于被保护的内部电路的耐压。
(2)保护电路本身的抗ESD能力必须是高的。
(3)保护电路的VH(快速反向后的保持电压)必须大于Vddmax。条件(3)与闭锁现象有关。
图2是用来对本发明第一实施例的NMOS截止-晶体管的I-V性能进行测量的电路方框图。标号(201)代表的漏区电压Vd，(202)是漏区电流Id，(203)是漏区，(204)是栅极，(205)是衬底，(206)是源区。
图3是本发明第一实施例的NMOS晶体管的I-V性能曲线，当漏区电压Vd增大时，由于漏区与基片之间的雪崩(表面击穿)而首先导致电流流动，并很快变为低阻抗双极运行。如上所述，尽管ESD是短时间大电流过程，但截止晶体管可以保护内部电路，因为在双极运行时在低电压下它可以流动大电流。除此之外，如果二次击穿的Imax是大的，则意味着其具有的抗ESD能力也大。参考标号(307)代表第一击穿点，(308)代表二次击穿点。对于它本身所具有的抗ESD能力，作为Imax与Vmnx的乘积的Pmax(最大功率)也与之密切相关。功率越大，抗ESD能力越强。
通常，起初MOS晶体管的表面击穿电压低于PN结二极管的耐压。因此，尽管提高其耐压是困难的，但由于Vtrig(雪崩击穿电压)＜BVox(栅绝缘膜的介电击穿电压)，所以仍能更有效地在输入部分静态地保护。
然而，如以后所述，在输出端的情况是不同的。就此而言，无论其自身是强的或不强，尽管在DDD(双重扩散的漏区，具有另一个浓度较低的漏区的漏结构，用于通过精细加工来保护防热载流子的能力，和用于高耐压MOS)或者在LDD(轻微掺杂的漏区，具有低浓度区的漏结构，目的与DDD相同)中存在问题，但由于ImaM是大的，所以在CONV中(传统的，单一扩散的漏结构)不存在问题。因此，截止晶体管型保护将成为有效的保护电路。
图4是本发明第一实施例的NMOS晶体管的剖面图。
参考标号(401)是源区的N+型层，(410)是栅电极，(403)是Vd，(409)是漏区的N+型层，(404)是P-型衬底，(408)是当Vd1-Vd2时在衬底上的耗尽层端，(407)是当增加的电压大于Vd1408时在衬底上的耗尽层端。箭头406表示Vd增大时靠近表面的耗尽层的扩展。箭头405表示Vd增大时衬底内的耗尽层的扩展。Id402是漏区电流。
简言之，表面击穿是雪崩，亦即电场的函数。因此，由于耗尽层宽度变窄，所以在浓度高的结处耐压降低。在MOS中，除了浓度之外，还必须考虑由栅极确定的沟道电位。MOS可由栅电位耗尽沟道。换言之，如果栅电位被固定，则会严重地产生沟道耗尽。当漏区电压在这种状态下上升时，在衬底一侧的耗尽层将扩展，但在表面一侧的耗尽层不会扩展。因而，在电场最强的靠近表面处产生雪崩击穿。这称为表面击穿。由于栅电位已被如上所述地固定，即使浓度是低的，其耐压也将低于N+(漏)型层和P+(场掺杂)型层的PN结的耐压。
图5是本发明第一实施例的NMOS晶体管的漏电压Vd和漏电流Id的I-V性能曲线。通过把在具有长的栅长度(L)的MOS中的源区保持开路，并观察耐压对栅电压Vg的依赖性，可以证实MOS的耐压，无论其是由表面击穿还是由其它击穿引起的。当存在图5所示的Vg依赖性时，可确定为表面击穿(SB)。尽管此时产生能带与能带之间的隧道电流(BBT)，通过观察温度依赖性，可区分SB和BBT。
在高耐压CMOS中，如何提高SB是个关键。(如前所述，高耐压CMOS涉及到规定电源电压范围的上限是9V和12V，或者大于16V和24V，而不是非常一般的5V，并且它被用于产生5V电源的电源系统的IC。因此，由于高耐压CMOS控制了输入电源电压(6-12V)，所以它必须能承受例如12V的Vddmax。作为此类IC，熟知的有用于驱动外部负载的驱动器IC)。对此，可能有以下两种方法：
(1)向漏区一侧扩展耗尽层(具有较低浓度的漏区，象DDD和LDD)，
(2)在沟道方向扩展的耗尽层(加厚栅绝缘膜)。从ESD方面考虑，需要按方法(2)来构成器件。
图6是本发明第一实施例的NMOS晶体管的剖面图。
图7是假定与NPN双极晶体管等效的本发明第一实施例的NMOS晶体管的电路框图。
图8是本发明第一实施例的NMOS晶体管的剖面图，并展示了双极运行状态。在图6和图7中，参考标号(601)为源区，(602)是P-型衬底，(603)是衬底电阻RB，(604)是衬底电流IB，(605)是Id，(606)是施加的Vd，(607)是漏区，(608)是代表电子的符号，(609)是代表正电空穴的符号，(610)是发射极(E)，(611)是集电极(C)，(613)是基极(B)，(614)是表示基极导通电流(IBEON和基极导通电压(VBEON)，(612)是Vce(CB)，(615)是二极管(Di)假设为一个在衬底与漏区(集电极)之间产生雪崩的结，(616)是RB，(617)是源区(发射极区)，(618)是P-型衬底(基极区)，(619)是RB，(620)是IB，(621)是Vd，(622)是漏区(集电极区)。
Vd升高时，Id增大，同时继续雪崩。
在此电流在漏与衬底之间流动时，由于衬底电阻(RB)较高，当Id增大时，靠近源和漏的衬底电位上升。当电位升高超过基极与发射极之间的导通电压VBEON(约0.6V)时由扩散引入的电子从源区进入衬底，到达漏区。亦即，进入双极运行。图8展示了这种由电子引起的双极运行。
图9是本发明第一实施例的双极NPN晶体管的I-V性能曲线。基极接地时，假设BVCBO是集电极与基极之间的结耐压(雪崩)，并假设当基极开路、发射极接地时，BVCEO是发射极与集电极之间的耐压，则在双极运行中，雪崩电压Vtrig＝BVCBO且VH(保持电压，持续电压)＝BVCBO。
亦即，衬底电阻＝∝时，最易于进入双极运行，在此状态中，BVCEO是耐压。BVCBO与BVCEO之间的关系如下：
BVCEO＝BVCBO(1-α)1/n
(α＝IC/IE，n＝常数4-6)
从上式可以了解，通过提高BVCBO(＝Vtrig＝表面击穿)或者降低α，可以提高BVCEO)。
图10A是展示本发明第一实施例的双极运行的能带图。参考标号(1001)代表电子，(1002)是正电空穴，(1003)是表示电子与正电空穴重新组合的符号，(1004)是发射极区，(1005)是基极区，(1006)是集电极区。
图10B展示了发射极电流IE、基极电流IB和集电极电流Ic中的各电流，代表了本发明第一实施例的双极运行。参考标号(1007)是空间电荷层区(耗尽层)。为了维持双极性，必须施加大于一定值的衬底电流(IB)，由于进入基极(衬底)和集电极(漏)之间的耗尽层的电子碰撞和电离，由电子-正电空穴对的正电空穴实现了双极性。因此，它受以下影响，(1)有多少电子从源区到达漏区(即α)，(2)衬底与漏区(集电极)之间的电场强度(即正比于BV CBO＝Vtrig)。因而，可表示为BVCEO＝BVCBO(1-α)1/n，用调节漏区浓度或栅氧化层的厚度可以调节BVCBO(表面击穿)。由基区宽度(＝L长度)和衬底浓度可改变α。严格地说，在基极与集电极之间产生的正电空穴的差异成为净(总)IB。此外，必须精确地考虑从基极导入发射极的正电空穴和在发射极与基极之间产生的电子—正电空穴对。
图11是本发明第一实施例的双极运行的I-V性能曲线。从静电保护方面来看，除了降低Vtrig之外，减少Itrig(IBEON)也是有效的。通过增大图11中的衬底电阻RB(按图7中的电阻值RB)也可达此目的，因为，即使IB是小的。衬底电位也不需升高到产生正偏置的程度。而衬底浓度可以变化。还有另一种方法，来分离取衬底电位的电极，或分离取不是MOS的衬底电极的P+型层。主要的，晶体管最好是不取衬底电位(如，N-型衬底中的P-阱的浮置衬底或SOI)。
应该注意，提供用来维持在偏置晶体管中的双极运行的IB的高电场部位是靠近表面。因为栅极总是固定接地。另外，由于P沟道型MOS晶体管的hFE(直流放大系数)低于NMOS晶体管的hFE，而且仅产生非常少的由碰撞和电离导致的电子—正电空穴对，所以它不进入双极运行。
图12是本发明第一实施例的双极运行的二次击穿的I-V性能曲线。参考标号(1201)是二次击穿点。当电流增加同时继续二极运行时，会很快地到达二次击穿点，并成为低阻抗。在此时间点，产生漏与基片之间的结击穿。亦即，结的一部分变为电阻，并且I-V结变成为图12的实线。存在称为过热点的点位，其过热点处电流聚集，由焦耳热使温度超过Si的熔点(约1400℃)，并且该结熔化，变为电阻。刚击穿之前的电流值Imax与抗ESD能力相关。Imax≥200mA的晶体管是保证抗ESD能力的依据。
图13A是展示本发明第一实施例的双极运行中的电流路径的平面图。
图13B是展示本发明第二实施例的双极运行中的电流密度的平面图。参考标号(1301)是电极，(1302)是显示电流流动状态的线，(1303)是漏区，(1304)是源区，(1305)是电流聚集的点，(1306)是栅电极靠近的漏区的边缘部位
图14A是用于展示本发明第一实施例的双极运行中电流密度的NMOS晶体管的第一剖面图。
图14B是用于展示本发明第一实施例的双极运行中电流密度的NMOS晶体管的第二剖面图。参考示号(1401)是耗尽层，(1402)是电场最强的耗尽层厚度，(1403)是俘获的电子，(1404)是由俘获的电子所增强的耗尽层厚度。
在双极运行的初始阶段，电流沿栅电极(多晶硅)的漏区边缘均匀地流动(图13A)。当电流连续地继续流动时，电子被衬底—漏耗尽层场中已经变热的电子俘获于栅绝缘膜SiO21405内。
然而，电子被俘获的方式不是相同的，而且存在局部化(图13B中的电流聚集点)。电场的改变取决于俘获的电子密度。如图13A和13B所示，俘获的电子密度大的地方，电场也强。由于载流子更为容易通过，所以大量的载流子通过。亦即，电流被聚集。热电子数量增加更多，俘获的电子数量增大，电场变得更强，电流聚集增大，并加正反馈(图13B)。结果，在由于温度增高而使电流聚集的点(热点)导致结击穿。或者是，由大温度梯度导致的机械应力而使Si断裂、从而引起击穿。
图15是具有CONV结构的MOS晶体管的透视图，用于说明本发明第一实施例的双极运行的焦耳热损坏。参考标号(1501)代表栅电极，(1502)是漏区，(1503)是表示单位晶体管宽度(W)的体积的深色部分。其中，用体积来代替面积(xj×PCS(后面说明))进行说明的原因是xj×PCS×杂质浓度的关系变得重要。以下做详细说明。
图52是具有普通CONV结构的MOS晶体管的示意图，用于说明本发明第一实施例的双极运行的焦耳热损坏。电极开孔部位(接触孔)5201的栅电极一侧的边缘与多晶硅栅电极5202之间的距离称为PCS5204(多晶硅栅电极—接触孔—间隔的缩写)。参考标号(5203)是漏电极，(5205)是表示体积与图15的部位1503的体积相等的部分。当栅极多晶硅边缘与漏电极接触的部位之间的距离(PCS)，ESD变强。这可由每单位宽度W的体积来解释。当消耗相同的功率时，体积越大，温度上升越小。与此相关，有增大电阻的理论或者铝尖峰理论，从以下事实来看，本发明的体积理论被认为是有效的，即使电阻值等于加到漏区外边的因PCS加宽而增大的电阻值，也不会增加抗ESD能力，而且即使采用垒势金属也不会增加抗ESD能力。在ESD中，如果击穿主要是由焦耳热而引起的温度上升所导致的熔化所产生的，则体积参数是重要的。即使所加的多晶硅电阻的体积是小的，而其本身的电阻值是大的，温度增加则仅产生熔化。
图16是半导体的温度与电阻值性能曲线，用于说明本发明第一实施例的焦耳热损坏。虚线1601表示临界温度(Tc)。
图17是具有很小的浓度的漏区的MOS晶体管的透视图，用于说明本发明第一实施例的焦耳热损坏。参考标号(1701)代表的深色部位是浓度较低的N-型漏区的体积，亦即电阻较高，(1702)是N-型漏区，(1703)是N+漏区。
虽然已做说明，以DDD和LDD结构作为具有如前所述的低浓度的漏区的结构，但当电子被其中的结(以下称为DDD结)中的SiO2所俘获时，与CONV结构相比，表面电场的变化是大的。DDD结本身是一种难于产生热电子的结构。如果仅有非常少的电子被俘获，与其它未俘获电子的点在电场上的差异远大于CONV，结果，立刻产生电流聚集。此外，由于在DDD结中浓度较低，所以电阻值下降的温度成为较低的边界Tc(图16)。
因此，即使增大PCS的尺寸，与CONV结构相比，抗ESD能力也是低的，这是因为，当一点的温度上升并到达预定温度时，电流聚集在该点上，并且部位1702集中地击穿。
杂质浓度与临界温度Tc具有由下式表示的关系：
(公式2) nd = 1.69 × 10 19 exp [ - 6.4 × 10 3 T C ( T C 300 ) 3 / C ]
nd：杂质浓度
Tc：临界温度(°K)
在DDD或LDD中，电阻大的N-型区是小的(图17中的区1701)。而且，此部位消耗功率的大部分。因此，较低的功率可容易地升高温度，从而导致击穿。
图18是与本发明第一实施例中的软泄漏相关的I-V性能曲线。
图19是与本发明第一实施例中的软泄漏相关的NMOS晶体管的剖面图。参考标号(1901)是表示俘获电子的符号，(1902)是表示表面电平的符号，(1903)是表示在能带之间的隧道中产生的电子—正电空穴对中的电子的符号，(1904)是表示在能带之间的隧道中产生的电子—正电空穴对中的正电空穴的符号。
图20A、20B和20C是与本发明第一实施例中的软泄漏相关的能带图。参考标号(2001)是由栅绝缘膜所俘获的俘获电子，(2003和2004)是成为电流的电子，(2002)是表面电平。
在施加低的ESD后会看到漏区的泄漏电流变大时的软泄漏，虽然它不会达到完全的结击穿(图18中的线b)。这种泄漏常被退火所复原。认为这是由俘获电子所导致的能带间隧道电流(BBT)而引起的，或者是由热载流子产生的表面电平而产生的隧道电流引起的(图20C)。
图20A、20B和20C是直接位于栅与漏的重迭区下的能带图，其中图20A是初始状态，图20B所示状态是，在漏区表面上的能带弯曲已被俘获电子所产生的静电场使其变陡，而且已产生BBT电流。此状态中，当经过退火后俘获电子被解脱，泄漏则被复原。图20C展示通过表面电平的BBT。在这些情形中，均是在双极运行中由热载波子引起的。因此，必须设计出用于保护的截止晶体管，而且工艺设计中必须也考虑ESD期间的热载波子(低的VH，漏区杂质的分布，优选的栅SiO2等)。
图21是本发明第一实施例的NMOS晶体管的剖面图。参考标号(2102)是栅电极，(2103)是点a，(2102)是表示方向A(表面方向)的箭头，(2104)是漏区，(2105)是双扩散杂质区，例如DDD和LDD(对这种结、ESD是弱的)，(2106)是表示方向B的箭头，(2107)是本发明的NMOS晶体管的漏极杂质区。为了便利，可以命名为缓变结构物。
图22是本发明第一实施例的NMOS晶体管，人图21中的点a2103按方向A的杂质浓度分布曲线。具有弯折的一个杂质分布部分，而不是单调变化，例如单一高斯分布或互补
Figure C9510510500271
差分布称为弯折2214。短虚线2209代表传统的DDD结构的分布。线2209具有弯折2214，并且部位2213的前部与前述的图17中的部位1701三维地对应。此部位从ESD来讲是弱的。对于ESD，实线部分2206代表本发明第一实施例的缓变结构。长虚线2207代表本发明第一实施例的除了缓变结构之外的位于表面上的N+型层(称为NROM结构，以后详述)。参考标号(2208)表示P-衬底中的浓度(虽然为了方便，用长虚线2207和实线2206分别画出的非常靠近的部位，实际上处于同一条线上)。
图23是本发明第一实施例的NMOS晶体管；从图21中的点a到方向B的杂质浓度分布曲线。短虚线2212是传统的DDD结构的漏区分布，长虚线2210是本发明第一实施例的NROM结构的分布，实线2212是本发明第一实施例的缓变结构中漏区的分布。
为了获得上述图21至23所示结构，采用以下制造工艺。图24A至24E是展示本发明第一实施例的NROM晶体管的制造工艺的剖面图。
以40KeV和7×14/cm2的剂量，SiO2 2413(350)在P-型衬底2402(2.5Ω·cm)上，进行磷离子注入。对(2401)是已刻图的光刻胶。此磷离子注入是一种独特的离子注入工艺，用于形成相对高剂量的N型区，该区用来构成在N阱内产生的电容器元件，作为IC的另一种元件。由于这些工艺可以组合使用，所以可不增加工艺步骤而形成此区。按照习惯，在本发明范围内，此工艺称为NROM离子注入，由此形成的本发明第一实施例的NMOS晶体管称为NROM晶体管。图24中略去了NROM电容器(图24A)。
之后，在N2中、900℃下进行30分钟退火，通过形成栅SiO2的工艺后，获得图24B所示剖面结构。在由栅Tox进行快速氧化使NROM晶体管的氧化层比内部晶体管的氧化层厚方面，如前所述，也是有效的，尽管这与NROM离子注入剂量，与在900℃下退火和栅氧化条件有关。当然，这是对应于Vtrig和Vddmax的组合中的加工性来进行的。当进行高速氧化时，DAA结构对NROM晶体管是有利的。
以下说明对LOCOS边缘的变薄。
图53是本发明第一实施例的NROM晶体管的平坦部分的示意图。参考标号(5303)是多晶硅栅电极，阴影部分5302是NROM离子掺杂时的光刻胶掩模开口部分。在LOCOS边缘5301的外侧无离子掺入(在厚的LOCOS氧化膜5314的一侧)。
沿图53中的线A-A″-A′和B-B′的剖面如图54A、54B和54C所示。
图54A是沿图53的线A-A′的剖面示意图，图54B是无NROM离子掺入的NMOS晶体管同一部位的剖面示意图，当掺杂磷离子形成NROM时，如前所述，离子通过350埃的SiO2(氧化膜)掺杂，此SiO2称为轻氧化膜等，并在栅氧化之前一次地除去。象本实施例一样，工艺中在900℃下在N2中退火，除去轻SiO2和栅极氧化的，几乎不进行高速氧化(把其中掺杂了高浓度磷的Si表面上的氧化膜制成厚于未掺杂部分)。这是因为表面上的杂质浓度被N2退火一次地扩散，并使其小于导致高速氧化的杂质浓度。
然而，当采用离子注入、除去轻SiO2和栅极氧化等工艺时，在形成NROM扩展层5402的区域上的SiO25316变成厚于未掺杂离子的栅区域处的栅氧化膜5315。由此，在多晶Si栅电极5401的漏区边缘处的栅氧化膜变厚，并有助于提高Vtrig-BVs(表面击穿)。然而，当晶体管用做保护器件时，而且被保护的器件是与本实施例相同的NMOS晶体管时，不言而谕，应使其不超过NMOS晶体管的Vtrig。当不必在象本实施例的范围实施时，不进行高速氧化，以致如前所述那样包括在900℃、在N2中退火(无氧化剂)。此外，当期望如前所述那样提高Vtrig时(当期望以任何程度提高抗ESD能力，而不与应保护NROM晶体管的元件组合时，则除了上述A-A′剖面之外，还应注意图53的B-B′结构。
图54C是沿图53的线B-B′的剖面示意图。NROM离子掺杂时的SiO2的表面用图54C的虚线5311表示。一旦除去轻SiO2(350+α)，就进行栅极氧化，在栅极氧化之后获得SiO2表面5313。点X5312对应于厚氧化膜5314的尾部(鸟喙)，这是NROM离子掺杂时的LOCOS，并是未掺杂NROM离子的区域。因此，在此部位不进行高速氧化，并不变厚(与通常的栅氧化膜度相同)。但是，通过退火，NROM扩散层层5310在点X5312之下延伸，形成N-型层5403和多晶硅栅电极5309的其它部分成为面对漏区。这称为LOCOS边缘处的变薄。如果按此方式形成部分变薄的部位，则高速氧化变得无意义了。于是，进行高速氧化时，与漏区2911被栅2910连续围绕的DAA结构一起采用是有益的，由此，由剖面A-A″全部构成漏区，并可以消除如点X这样的薄部位，解决此问题。
参考标号(5306)是多晶硅栅电极，(5305)是N+型层，(5307)是N-型层，(5308)是N+型层。
在DAA结构中LOCOS边缘处不发生变薄。参考标号(2405)是经900℃退火后延伸的NROM层，栅多晶硅2404与NROM掩摸之间的尺寸2403是2μm(不包括由扩散而延伸的部分)。之后，通过对用于DDD的N-型漏区引入80KeV和1E14/cm2的磷的步骤，以及在N2中退火75分钟，获得图24C中结构。(2406)是DDD型结构的N-型漏区。
之后，通过向N+型漏区引入80KcV和5E15/cm2的As(对于作为源和漏区的N+型层，采用大于1E15/cm2的剂量)，以及在950℃退火45分钟，获得图24D的结构。(2407)是漏区N+型层。随后，通过形成P+型层，中间绝缘膜2410、电极2409和保护膜2408等工艺步骤(未示出)，获得图24E的结构。参考标号(2411)是本发明第一实施例的保护用NROM晶体管，(2412)是内部电路用DDD型NMOS晶体管。
图25是本发明第一实施例的NROM晶体管的截止晶体管的I-V性能曲线。此I-V性能是采用图24的制造工艺获得的。虽然从保护角度来看，Vtrig稍高，但由于VH＞Vddmax，其仍旧良好(这种情况将继续以Vddmax为16V的器件进行说明)。由于NROM的掺杂剂量为7E14/cm2这样高以及热处理是显著的，所以结是十分深的。此外，由于以N-和N+逆转，可以说它已变为细的阶梯结(图22和23)。这种NROM晶体管当然可用做IC范围内的所有NMOS。图26是本发明的第一实施例的NROM晶体管中Vtrig和Imax对L长度的曲线。与图25相同，这是由图24所示工艺获得的晶体管的每个L长度的数据。由此可见，那是在L＝8μm处Vddmax为16V的IC的一个解决方案。
如此所获得的NROM晶体管作为保护元件来测量抗ESD能力。以下将做说明。
图27是使用本发明第一实施例的NROM晶体管作为保护器件的电路框图。参考标号(2701)是端子，(2702)是采用多晶硅的串联电阻(考虑它或不考虑它)，(2703)是Vdd，(2704)是待保护电路，(2705)是本发明第一实施例的截止连接的NROM晶体管的截止晶体管(双源区型，如图28和29所示)。
图28和29是本发明第一实施例的NROM晶体管的栅电极和源和漏区平面图。图28是交叉型，包括栅多晶硅2806，漏区2808和与场区的边界交叉点2809(边界在此聚集)，图29展示的类型(称为漏区全围绕(DAA)型)无交叉点。参考标号(2911)是栅多晶硅，(2912)是漏区。
图30是采用本发明第一实施例的NROM晶体管作为保护器件，进行抗ESD能力测量的结果的曲线和数表。在交叉型中，L＝8μm时多晶硅电阻为800欧的抗ESD能力最强，并在机器模式中有1100V的抗ESD能力。然而，即使在DAA型中、L＝10μm时，无多晶硅电阻(0Ω)的情形，抗ESD能力也约为400V，这种水平表明，通常来讲根本没有问题。它展示了NROM型是如何地有效(在DDD型中常是几十V)。尽管看起来，DAA型的结果或多或少减弱，但它随被保护的器件而改变(VtrIg的相互关系)。这是因为在DAA型中NROM本身的抗ESD能力较强。
图31是进行说明采用本发明第一实施例的NROM晶体管作为保护器件测量抗ESD能力的结果的电路框图。参考标号(3101)是输入端，(3104)是本发明第一实施例的NROM截止晶体管，(3102)是Vdd，(3103)是与内部电路进一步连接的位置，(3105)是内部电路的初始状态中的CMOS变换器。
图32是NROM晶体管的I-V特性曲线图。说明本发明第一实施例的NROM晶体管作保护器件时，抗ESD能力的测试结果。参考标号(3201)是NROM截止-晶体管的I-V曲线，(3202)是栅SiO2的I-V曲线。此时，栅Tox＝500埃，并当8MC/cm是BVox，BVox＝40V。NROM漏截止-晶体管的Vtrig是28V，并在突变时全部通过NROM(图31和32)。因此，若截止-晶体管的抗ESD能力是强的，则不存在任何问题。虽然在上述情况下，是加(+)的标准Vss，但当加(-)的标准Vss时，截止-晶体管取正向，所以这时也没问题。通常，采用截止-晶体
管的保护来进行输入保护是：
BVox＝0.8(3XVddmax)[BVox取Vddmax容限的三倍]
Vtrig＝Vdd+4至10V。
尽管BVox≤0.8trig-5.6V时，可能是危险的，假定，Vtrig＝Vdd+10V，这样关系实际上是不可能的。因此，就保护而言，不成问题。若截止-晶体管本身是抗ESD的，而且VH大于Vddmax，则足够了。
图55A至55E表示NROM晶体管制造工艺的剖视图。在工艺顺序上，这是本发明第一实施例的一个应用例。
它示出了在同一衬底上制造本发明的应用例的隔离层(Spacer)型LDD型NMOS晶体管5502和NROM晶体管5501的部分工艺。用光刻胶5503复盖NROM晶体管部分，同时进行1E_4/cm2的磷离子注入5504，在已刻图的多晶硅栅电极上形成LDDN-型层(图55A)。此时可用砷代替磷。为了简化，本应用例中省去了对离子注入的加速能的说明。由于本应用例中所述的主要部分与那些栅Tox小于200的高集成度的高精密产品相同，例如，(称为VLSI和ULSI的IC，如像CPU和MPU的功能逻辑处理装置，如像DRAM和SRAM的存储器，如像ASIC的逻辑IC、和各种用途的栅阵列。这些装置中减少横向线宽、即减少定标。能明显提高转为精密产品的集成度。与此相反，诸如电源IC的驱动器IC中的定标对称为耐高压产品的集成度没有那么大的影响，为了方便这在后面说明)，并与如下级别的IC(电源IC和驱动器IC)相同，即，Tox大于500，Vddmax大于12V，或Vddmax大于18V或24V(本发明中为了方便，将它们称为耐高压产品，将其与精密产品[即Vddmax小于5V，3V或1.5V]区别开]。即，可按栅膜厚度规定离子注入能，以便之后，用CVD(化学汽相淀积法)形成厚度约为4000的SiO2(NSG：非掺杂的硅酸盐玻璃)5505(图55B)。
形成NSG之前，或淀积NSG并致密之后，进行退火，以激活离子注入的磷(或砷)，形成N-型层5506。虽然是在1000℃或1100℃进行退火，但由于待延伸的扩散深度(xj)与上述的精密产品和高耐压产品不同，所以可以在最终按需要来确定退火温度。
这里将说明本发明中如N+(加)，N±(加减)和N-(减)(或P+，P±，P-)等符号。加和减表示杂质浓度的程度，一个半导体(包括厚的和薄的)中具有相同导电类型的多种类型的浓度区时，用加和减表示杂质浓度的差别。但是，这是近似浓度(不精确的浓度)的标准。
同样也用于P和N，N-(减)表示从1.45×1010(本征的)至1×1016cm-3的范围，N±(加减)表示从1×1016至1×1018cm-3的范围(当类似于本发明的说明中不出现N±时，N±可表示成N-。若它主要是表示多个区域的浓度差，它是足够的)，N+表示从1×1018至1×1021cm3的范围(当杂质浓度比这个范围大时，在这种情性下，通常表示成N++。同样，当区别势阱和衬底时，为N--)。而且，剖视图中这些杂质区之间的边界用实线和虚线表示时，导电类型相同而浓度不同时用虚线，导电类型不同时用实线(即，指出PN结界面)。
然后，用各向异性到蚀，如RIE(反应离子刻蚀)，刻蚀NSG的全部表面，在多晶硅栅电极5503的侧壁上形成NSG隔离层5507(图55C)。然后，进行离子注入5508，形成漏极N+型层(磷或砷，约5E15cm-3)。此时，注入的离子也进入本应用例的NROM晶体管(图55D)。
然后，通过以下步骤：即用于形成N+型层5509的退火，形成中间绝缘层5511，形成电极5510和形成表面保护膜5512，制成IC(图55E)。
下面将说明上述NROM晶体管的结构和它的抗ESD能力。(尽管本发明的NMOS晶体管通常称作“本发明的NROM晶体管”，本发明第一实施例中的晶体管也称作NROM晶体管，因为，严格地讲，第一实施例的晶体管在NROM工艺同时引入了磷，当要与第一实施例中的NROM晶体管区别开时，其一个应用例的NSG隔离层型称作“偏置CONV”，因为未采用上述的NROM工艺。然而，当本发明的NROM晶体管在以后简化使用时，它是通用名字。由于离子注入N+型后时，离子是在附加有NSG隔离层的状态下注入的，掺杂离子与多晶硅栅电极隔开(偏移)一预定距离(约为NSG的厚度))。
图56是剖视图，展示了本发明第一实施例的一个应用例的NROM晶体管(偏置CONV)。参考标号(5601)表示多晶硅栅电极，(5602)表示NSG隔离层。箭头5607表示从正好在NSG隔离层下面的部位Y5603至方向A的取向，实线5605表示本发明的偏置CONV的N+型层漏区，短虚线5604表示LDD晶体管N-型层的漏区。长虚线5606表示LDD晶体管的N+型层的漏区。
图57是一曲线图，它示出属于本发明第一实施例的应用例的，从图56中Y点到方向A的偏置CONV晶体管的杂质分布曲线。实线5701表示本发明的偏置CONV晶体管的漏区的浓度分布。长虚线5702表示LDD晶体管漏区的浓度分布。当短虚线5703所示的NSG隔离层时形成的LDD晶体管的N-型层，在约至0.6μm的尾部被包含于N+型层中，尽管如此，但如图所示，从约0.6μm的点到0.9μm的点有一个突出部分，并产生了弯折部分5704和区域5706(阴影线和斜线表示的部分)。此区域抗ESD能力较弱。
尽管N-型层(Si)的侧边没有俘获电子，但已在图中画入的电子符号5705表明，在右上方的栅SiO2中产生了热电子陷阱，该区域减弱的原因是，当施加聚集在LDD晶体管的PN结5707上的反向偏置时，在漏区一侧上产生了场强(电位)分布的不连续点(由于它是明显的，所以有意没画出)。下面的曲线证明这一点。
图58是本发明第一实施例的实用例的偏置CONV晶体管本身的抗ESD能力曲线图。LDD晶体管也一起说明。在200PF和0Ω型EIAJ机器模式的情况下，水平轴表示N+型层的剂量，垂直轴表示抗ESD能力(V)，实线5801表示本发明的偏置CONV。图清楚地示出与N+型层剂量的依赖关系，可以说，若注入范围是大于3E15cm-2，抗ESD能力超过300伏，这在实用范围内是足够了。从低于1E14cm-2左右处抗ESD能力急剧下降。这是因为，由于表面浓度下降，(约小于2E18cm2)，在热电子陷阱中开始产生电流聚集点。
另一方面，LDD晶体管5802清楚地显示出与N+型层剂量的依赖关系，尽管针对每个N+型层剂量标出了(5804)，但即使注入量大于十五次方，也几乎看不见什么改进。更确切地说，它清楚地示出了与N+型层剂量的依赖关系。因为，图57所示的弯折部分之后区域5706是作为热电子陷阱产生区域而呈现的(就N-型层剂量而言，用磷代替砷时，特性稍好一点。因为砷的扩散系数小于磷的扩散系数，而且表面浓度Cs变得稍高)。
从上面的说明，本发明的两个主要点变得清楚了。
一点是漏区表面浓度大于5E18cm-2是有效的，并且不会有弯曲。另一点是，像第一实施例中的NROM晶体管一样，在栅电极下的漏区的爬行量(重叠)。长虚线5803表示晶体管的数据，该晶体管中打算不形成隔离层而构成N+型层。正如从图57所见，由于设有隔离层，在方向A上，多晶硅栅电极下爬行的区域比偏置CONV的爬行区域长约0.60μm，它仍是强的。因此，这显示出了第一实施例的NROM型晶体管在抗ESD方面是如何地优异，该重迭量(若它大于0.5μm会明显不同)加到该晶体管中作为第三点，隔离层型工艺要求充分考虑工艺可控性，并要考虑抗ESD的误差，如CVDNSG薄膜厚度误差和RIE到蚀误差。
而且，若把其中形成了N+型区，而没有隔离层的晶体管与隔离层型LDD晶体管一起形成，要增加掩模工艺的一个工艺。无隔离层的N+型层的一种类型(无隔离层的CONV)也有耐压(BVs)下降的问题，因此，作为保护器件的偏置CONV晶体管和内部LDD晶体管对12V或24V Vddmax功率的IC是相当好的解决办法。当需要对应考虑的ESD特性和造价作出判断时，可在所有工作之后再决定。
尽管漏区可能没达到多晶硅栅电极下，根据偏置CONV的xj情况和隔离层NSG的厚度，真正的偏置可能产生了(产生了VTH)等的升高)，当它用作保护用偏置晶体管时不会有问题。重要的问题是它的抗ESD能力和确定VH和Vtrig。
从上述内容已清楚了三个重要点。尽管已考虑了已提出的关于抗ESD能力改进的多种方案，但它们均是各别的有代表性的处理。在这方面本发明的优点是详细而精确的系统化了内容并规定了设计指南(改善抗ESD能力的半导体器件的设计指南)。这一点将在下面说明。
图59是表示从技术上说明本发明的抗ESD能力与IC集成度关系曲线图。
提高集成度的工艺中，半导体集成电路装置的基本器件，即通称的IC，近来大致是按比例规则与缩小成比例的规则按比例缩小了。例如，铝布线等的设计规则(线和空隙：最小单位尺寸，如L/S)已从4μm按比例缩小到3μm、2μm、1μm和0.5μm，为了按比例缩小器件(晶体管)，同样把栅L长度按比例从4μm缩小到3μm、2μm、1μm和0.5μm。此时，为了保证gm(按比例缩小)，栅Tox也从约800变薄到150(前面为什么称为“大致”的原因是，栅Tox的缩小不是严格地与L长度)成比例。
因此，仅管可能已存在对抗ESD能力无意地降低的某种程度的识别(这在该领域中是常有的情形，即在没出现问题之前不考虑这类技术问题)，但不能说这已是不清楚的识别，例如，“由于栅Tox已变薄，抗ESD能力已与其成比例地下降”，或“由于LDD结构的N+型层的xj已变薄，抗ESD能力已与其比例地下降”。本发明的发明人已公开的重要措施和指南是上述(漏的)体积。按照比例规则，按设计规则的比例缩小，使体积按比例三维地缩小，不与栅Tox的比例缩小成比例，然而，需要承受的ESD能量并不按比例缩小，尽管它是必然的。
图59中，水平轴表示集成度(与设计规定对应地一起说明尺寸)，垂直轴表示抗ESD，由曲线5901表示的趋势(Y＝-ax-3+b)能有效地看出。曲线5902表示Vddmax大于12V或Vddmin小于1.5V的样品。当ESD强度在4μm级中的样品假定例如是1，在1μm级中它变成约1/16。再考虑0.5μm，它可能变成约1/64。曲线5902表示具有的Vddmax大于12V或Vddmin小于1.5V的IC，它在抗ESD能力上较弱。设有曝露或不能科学地了解这些问题的原因是，在出现上述问题之后，它没有与ESD共同处理。例如，即使就3μm或4μm级IC而言，也没有进行过检测它们的真实性能的测试，因为只要它们在ESD测试中超过了标准(例如，20V)，就认为它是合格的。因此，未记载下数据以及未考虑这些在精细加工时会产生的问题。
因此，本发明的发明人迄今所做的说明和提出的指导对在进一步的精细加工中的(标度的提高)抗ESD的措施有显著的贡献，并且更进一步提高了耐压，如结合图60所作的说明。
图60是扩散层深度(Xi)与表面杂质浓度(Cs)之间的关系曲线图。它示出了本发明的NMOS晶体管漏结构的设计指南。它示出漏结构应规定在图中曲线之上。例如，曲线6004表示高耐压产品中(这些产品的Vddmax不是5V，而是12V或24Vo这里，这些产品的Vddmax大于12V至约200V范围内，然而，在150V或200V的情形，xj也必须加深至2或3μm。)当Xj是0.5μm时如前所述，在栅电极下面的部位的方向上(方向A)，漏的最大(峰值)浓度必须大于5E18cm-3。(不必是与多晶硅电极搭接的部位，尽管当然期望是搭接的部位)。尽管不必说，这里不会有弯折，该图的说明将集中在Xj和Cs。长虚线6003表示对普通IC，如Vddmax为5V的那些IC的指南。曲线6002成了用降低电压(箭头6001所指的，Vddmin是1.5V)的方法实现精细产品的指南(表明若xj是0.1μm，则Cs必须大于1E19 10cm-3)，结果导致与提高耐压工艺中的曲线6005搭接。通过大量的实验和计算，综合地给出上述指南，并以包含一定程度的波动变化的方式，确定这些曲线为实际解决方案。
水平轴上的漏扩散层Xj的深度是对数座标，并在它下面同时写出了相应于Xj的设计规则尺寸的范围。竖轴表示按对数座标的漏区表面浓度。迄今为止，已强调了体积方面，也可以专门说成是从接触点到漏边缘(在栅电极的边上)的杂质总量，因而，确定了关于抗ESD能力的下列等式(立方规则是有物理意义的)(这时Cs表示表面杂质浓度(/cm3))：
Figure C9510510500401
然而，由于Cs·Xj/2剂量，所以它或多或少与真实的不一致。由于Cs影响较大，实际上ESDαCs2·Xj的关系很一致。(当PCS也从这里的参数中去除时，这是因为存在弯折时，在弯折之前的分布将成为主要部分，而不是PCS)。
然后，就至此的实验数量而言，通过规定Cs可使抗ESD能力保持大于确定的量(300V)，从而，当在一定范围内(Cs是×1019cm-3，Xj是μm单元)用定性等式表示时，建立了公式4的关系：
(公式4) Cs > 1 5 ( 1 Xj + 1 ) 当然，也可用Xj来确定，以致，它进入必须的范围内。这表示图60中的曲线6002和6004，是本发明的一个主要点。
从上述结果总结出的设计参数要点列于下面：
(1)漏的表面浓度必须大于5E18/cm3(对许多现有的半导体器件而言)，并可以用图60中的关系更精确地确定。漏区与栅电极的重迭部分更希望大于0.5μm。而且，必须使浓度分布朝向栅电极下面部位，以便在低于5E 18/cm3的部位无弯折部分。
(2)用栅Tox(厚度)作为参数，调节具有如上述的高浓度的漏区中的Vtrig。由于当浓度增大时表面击穿不应低于Vddmax，所以可使用比内部晶体管厚的栅Tox。
(3)希望扩散深度(Xj)大于0.5μm。就Xj于0.5μm的精密产品而言，可用图60中所示关系确定Cs。除栅Tox以外，也可用Xj调节Vtrig，除此之外，关于增大上述的体积方面它是有效的。
(4)在不小于Vddmax的范围内，VH应尽可能低。应使能量能容易地泄漏(容易释放，也可称为能量消散)。用L长度调节(下面将说明)。
(5)用图说明，衬底电位用的电极应尽可能地分开。按这种指南制成的本发明的NMOS晶体管通常称为本发明的NROM晶体管。
图33是用本发明的第二实施例的NROM-截止晶体管作保护输出的电路方框图。参考标号(3301)表示输出端，(3302)表示Vdd，(3303)表示还与内部电路连接的位置，(3305)表示本发明第三实施例的NROM截止晶体管。它最好是按平面结构的交叉(Cross)型，(3306)是输入CMOS变换器3304的NMOS驱动器，其漏结构是DDD。若它的平面结构是DAA，则它更有效。
图34是显示作为保护用的截止晶体管的和NROM驱动器的本发明的第二实施例的I-V特性的第一个曲线图。
图35是显示作为保护用的截止-晶体管的和NROM驱动器的本发明的第二实施例的I-V特性的第二个曲线图。
图36是显示作为保护用的截止-晶体管的和NROM驱动器的本发明的第二实施例的I-V特性的第三个曲线图。
图37是电路方框图，该电路中用本发明第二实施例的NROM截止-晶体管作输出保护，并加有一串连电阻器。参考标号(3401)表示NMOS驱动器的I-V，(3402)表示保护用的截止-晶体管的I-V，(3501)表示NMOS驱动器的I-V，(3502)表示保护用的截止-晶体管的I-V，(3601)表示NMOS驱动器的I-V，(3602)是保护用的截止-晶体管的I-V，(3701)是输出端，(3706)是保护用的截止-晶体管，(3708)是串连电阻器，(3707)是输出用的CMOS变换器，(3703)是PMOS驱动器，(3704)是NMOS驱动器、(3702)是Vdd，(3704)是与内部电路连接的位置。
尽管当NMOS驱动器和截止晶体管的I-V特性如图34至36所示时，不存在问题，假定当两者的耐压几乎相等时，保护电路必须采用以下措施，即，NROM漏截止-晶体管的DDD型NROM驱动器之间的关系与本实施例相同时：
(1)增加NMOS驱动器的L或缩短截止-晶体管的L，即，扩大Vtrig和Itrig之间的差(见图34和35)；
(2)在截止-晶体管与驱动器之间插接电阻器，如图37所示，以获得图34和35所示关系。此时，在截止晶体管和驱动器之间插接电阻器是有效的，并不应在输出端和截止晶体管之间插接电阻器。
(3)采用交叉型截止-晶体管和DAA型NMOS驱动器。以获得图35所示关系。
(4)尽可能远的隔开截止晶体管的P+Vss接点，以获得图34和35所示的关系。
图38是电路方框图，电路中本发明第二实施例的NROM漏结构中的晶体管本身用作输出变换器的NMOS驱动器。参考标号(3801)表示输出端，(3803)表示NROM漏结构中的NMOS驱动器晶体管，(3804)是输出CMOS驱动器，(3802)是还与内部电路连接的线的位置。这种情况下，NROM晶体管可以是交叉型或DAA型。尽管DAA型更好，因为它本身的抗ESD能力是强的，但由于面积变大，所以通常应从包括价格方面的因素来决定。
图39是电路方框图，电路中，本发明第二实施例的NROM截止晶体管加到NMOS开式漏的输出上。
图40是电路方框图，电路中，本发明第二实施例的NROM漏结构中的晶体管本身用作NMOS开式漏的输出。
图41是电路方框图，电路中，本发明第二实施例的NROM截止-晶体管加到NMOS开式漏的输出上，并加串联电阻器。图39中，参考标号(3901)表示输出端，(3903)表示保护用的NROM截止晶体管，(3904)是输出用的NMOS开式漏晶体管，(3902)表示还与内部电路连接的线的位置。图40中，参考标号(4001)表示输出端，(4003)表示用于NMOS开式漏输出的NROM漏结构中的晶体管，4002)是还与内部电路连接的线的位置。图41中，参考标号(4101)表示输出端，(4104)表示NROM截止-晶体管，(4102)表示所加的串连电阻多晶硅(W/L＝20/500μm)，(4105)表示NMOS开式漏晶体管(DDD漏结构，W/L＝50/10μm)，(4103)是还与内电路连接的线的位置。每种晶体管的结构，和对L长度的说明和对是用交叉型还是用DAA型的说明基本上与CMOS输出中的那些说明相同。
图42是电路方框图，电路中，本发明第三实施例的NROM截止-晶体管用作输入/输出端的保护器件。参考标号(4201)表示输入/输出端，(4205)表示用作保护的本发明第三实施例的NROM截止-晶4209)是还与内部电路连接的线的位置(它们可以接到有不同功能的电路去)，(4207)是输入用CMOS变换器。每一个的结构、功能和运行均与第一和第二实施例中的那些说明相同。在结构当然有效这一点上也相同，在该结构中，输出用的变换器的NMOS驱动器晶体管4206本身是NROM结构漏型晶体管，而且也用作保护。
图43A和43B是电路方框图，电路中，本发明第四实施例的NROM截止-晶体管用作电源系统的保护器件。参考标号(4301)表示输入端，(4302)表示内部电路，(4303)表示Vdd端，(4304)表示半导体集成电路(IC)，(4305)表示输出端，(4306)表示本发明的NROM保护器件，(4307)表示本发明第四实施例的NROM截止-晶体管，(4308)表示GND(Vss)端，(4314)是输出端，(4309)是内部电路，(4310)是Vdd端，(4313)是NMOS开式漏输出晶体管，(4312)是GND(Vss)端，(4311)是本发明第四实施例的NROM截止-晶体管，(4315)是指示负突变路径的箭头。
如图43A所示，不用说，本发明的NROM截止晶体管加到Vdd4303和GND4308上作为加到电源系统的ESD突变的保护器件是非常有效的(加在Vdd和GND之间)。
要注意的是，当Vdd边上没加保护器件的情况，甚至是在与IC相关的正常情况下，与NMOS开式漏输出端相同。此时，在标准Vdd上加ESD突变时，可能看到极低的抗ESD能力。在电源之间并联插入本发明的NROM截止-晶体管是有效的。
工艺说明如下：
(1)在标准Vdd上加正电位
(2)在输出端产生正电压；
(3)NMOS开式漏击穿(假定该NMOS有NROM截止晶体管保护，或者它是NROM型晶体管，并有足够强的抗ESD能力。刚好在ESD之前，它达到GND电位，虽然Vss是浮动的)；
(4)Vss电位升高到正电位边；
(5)使截止-晶体管处于正方向；和
(6)浪涌电压无任何故障地贯通至Vdd。
随后将说明加负电位的情形。
(1)在标准Vdd上加负电位；
(2)在输出端产生负电位；
(3)使NMOS开式漏处于正方向；
(4)Vss电位再次降至负电位边；
(5)截止-晶体管4311在反向击穿；和
(6)因此，浪涌电压无任何故障地贯通至Vdd，因为截止-晶体管4311是强抗ESD的本发明的截止-晶体管。
上述情况下，当Vdd是负的，并且有一个晶体管的耐压小于内部电路中某些位置的Vtrig，全部浪涌电压通过这里，并损坏这里。
然而，不必耽心，因为，如上所述，该耐压被设定为低于保护截止-晶体管的Vtrig，因为通常具有最低耐压的晶体管是表面击穿的NMOS晶体管。
图61是曲线图，它示出在电源之间的芯片尺寸与抗ESD能力的关系，用于详细说明本发明的第四实施例。
如上所述，当无变向路径的IC中的标准Vss上加Vdd正电位时，电源之间的抗ESD能力通常是没问题的。然而，当芯片尺寸小时，事情就全变了。如曲线6101所示，当IC中的Vddmax是5V时，当芯片一边的尺寸变成小于1.0mm时，抗ESD能力急剧下降并落入引起故障的范围。这涉及前述的在PN结处的保护能量消散。这是因为，IC基本上由N-阱和P型衬底的PN结(或P-阱和N型衬底)构成，而PN结对应于Vdd-Vss。
即，按芯片尺寸(一边的长度)的三次方再次使抗ESD能力按比例递减(在精密产品中由于阱Xj也浅，所以说三次方的规则不是太大)。因此所加的能量不能在PN结处释放(消散)。
那些工作额定Vddmax是12V的产品的抵抗能力更急剧下降(曲线6102，该曲线上是Vddmin小于1.5V的样品)，可以说，当一边的尺寸小于1.5mm时，那些Vddmax是24V的产品的抗ESD能力(曲线6103)早已经低于必须的抗ESD能力。当耐压变得较高时，PN-结的反向耐压必须设定为高电压，以使BVox在低压范围内变低。然后，重要的是，按图43A所示方式将本发明的NROM晶体管设置在电源上。
图44是电路方框图，电路中，安置了许多本发明第四实施例的CMOS变换器，以构成环形振荡器。参考标号(4401)表示CMOS变换器的安置位置。
图45是曲线图，表示按本发明的第四实施例的PMOS晶体管和NMOS晶体管的I-V特性。参考标号(4502)表示PMOS晶体管的V-I特性，(4503)表示NMOS晶体管的I-V特性。
参看图44所示环形振荡器，每个栅处于中间电位或者处于接近Vss或Vdd的电位，因为它在原始状态中滑动。当从该状态Vdd升高时，电流流过在CMOS，其中具有最小阻抗的栅处于中间电位(PMOS晶体管和NMOS晶体管均导通)。然后，假定CMOS的输出在中间电位，而且也假定下一个栅也在中间电位，则出现有大量CMOS的栅在中间电位导通的状态。
而图45显示了NMOS和PMOS晶体管的I-V特性，如果，Vtrig(截止晶体管)＜BVN+|BVp|，则截止-晶体管转换。因此，在这种电路情况下，Vtrig不必总是被设定为小于NMOS表面击穿电压。只要保护用的NROM截止晶体管的抗ESD能力是强的，不会有问题。
图46是按本发明第三实施例的半导体装置的电路方框图。参考标号(4608)表示本实施例的有高耐压端(大于16V)的半导体集成电路装置，(4601)表示Vdd2(大于16V)，(4602)表示外部负载，(4603)表示输出端，(4607)是本发明的第五实施例的NROM截止晶体管，(4604)是NMOS开式漏输出晶体管，(4605)是Vdd1(5V)，(4606)是内部电路。这是一个IC的情况，在该IC中内部电路通常用5V或3V的电源电压工作，用NMOS开式漏驱动接在大于16V的外部电源系统的外部负载。尽管NMOS开式漏晶体管必须具有允许大于16V的高耐压结构，由于内部电路的Vddmin低，所以内部电路的栅Tox不能厚。由于NMOS开式漏晶体管是开式漏，栅Tox不必保持低于3MV/cm的电场，因此是用与内部晶体管相同的厚度构成，它的抗ESD能力弱。这样，增加NROM截止-晶体管4607，将成为非常有效的措施。当然，它本身可以是NROM漏结构中的晶体管。当在标准Vdd处，Vss具有多个高负压的电源时，它也是相同的。当在NMOS开式晶体管前接入电平变换器时，它也有效。
图47是曲线图，它显示按本发明第六实施例的半导体集成电路装置的栅Tox和栅耐压之间的关系。参考标号(4701)表示BVox线，(4702)表示保持低于3MV/cm的电场用的Eox线。用下列公式近似地确定CMOS IC的Vddmin：
Vddmin＝|Vpp|+VTN+0.2式中：VTP：P-沟道晶体管的阈值电压
  TTN：N-沟道晶体管的阈值电压因此，若打算将Vddmin从1.1V减小到0.9V，则|VTP|+VTV必须是0.7V。于是，若打算降低沟道浓度同时保持栅Tox等于500，则由于泄漏增大，栅Tox必须是薄的。从图可看到，若保持同样的7VVddmax，栅Tox可以薄到250。然而，从该事实发现，若Vddmin降低20％，则BVox下降50％。这就是说，抗ESD能力是极差的。因此，要实现具有Vddmin的1.5V线的IC时，考虑到电池的劣化和温度特性，实际上Vddmin，必须为0.9V。这样，它可以用本发明第一至第五实施例中所述的措施首次实现。当用于电源系统时它特别有效。
图48是本发明第七实施例的半导体集成电路装置的剖视图。
图49是本发明第七实施例的半导体集成电路装置的电路方框图。参考标号(4801)表示本发明的NROM晶体管，(4802)是内部电路的CMOS，(4803)是内部NMOS晶体管，(4804)是内部PMOS晶体管，(4805)是P-型衬底，(4806)是P+型层，(4807)是NMOS衬底电极，(4811)是P+型层，(4808)是PMOS衬底电极，(4812)是N+型层，(4813)是N-型层，(4814)是N+型层，(4809)是支撑衬底，(4810)是绝缘膜(埋入的SiO2)。参考标号(4901)表示各种引线端，(4903)表示本发明第七实施例的NROM截止-晶体管(衬底是自动而有意地被浮置)，(4902)是内部电路，(4904)是本实施例的IC。
由于图48所示的这种IC采用通称的SOI衬底，其目的在于提高速度，提高耐辐射能力，或具有要求电介质隔离的功能(如多线路电源)，有在其上构成晶体管的薄硅衬底，因为埋入的SiO2的导热性差，它的抗ESD能力特别弱。
因此，当采用本发明的第一至第五实施例中所述的措施时，它能首次达到实用的水平。
如图48所示的SOI和Si层是隔开的或两者没隔开的IC中，它同样有效。若只使保护器件部分与Si层隔开，是方便的。
尽管图49示出了加保护器件的情形，但它本身的输出端，例如可以是上述的NROM晶体管。由于本发明的NROM晶体管即使在衬底是浮置的，也可以设定低Vtrig，所以内部晶体管也是有效的，尽管如此，用内晶体管适当地取衬底电位和NROM截止-晶体管不取衬底电位(自动地或有意地)的结构，也可以保持理想的强抗ESD能力。不必说，加在电源之间(未示出)也是有效的，而且，它主要取决于芯片尺寸。代替使用SOI衬底，用在N-型衬底中的P-阱中形成的CMOS可以使衬底浮置。因此，这种情况下，本发明的全部实施例均能用作保护器件。
图62是按本发明第八实施例的第一半导体集成电路装置6202的电路方框图。通称的转换方法DC-DC转换器基本上包括一个转换器件(MOS晶体管6205)，一个整流二极管6207(续流二极管)，一个线圈6209，一个电容器(C1)6211和一个控制电路部分(包括电压变换电路6213，开关控制电路6214，比较电路6215，振荡电路6216，误差放大电路6217，参考电压发生电路6218，和由二极管6203和电容器C2 6204构成的升高电路(step up circuit))(例如，所示的降低法)。过去，已将PN结二极管用作整流二极管6207(部分K 6208，传统为6206)，它的VF为0.6V(正向电压降)。当由于最新的电压降低而要求在输出6210处电压为5V或3V时，从转换效率来讲，VF必须占大的比例(损耗的50％)最近已建议采用使用具有较小肖特基势垒的势垒金属的SBD(肖特基势垒二极管)。与PN型相比，它允许VF降低到约0.3V。然而，VF仍是0.3V，SBD有这样的问题，即，它的漏电流大于PN型，并会产生热击穿，妨碍进一步提高效率。于是，在本实施例中，用本发发明的NROM-截止晶体管作整流器件。
图64是本发明第八实施例的NROM晶体管的I-V特性曲线图。本发明的NROM截止-晶体管(曲线6301)，即使在PN结型二极管中VF下降0.6V(曲线6303)，在SBD中VF下降0.3V(曲线6302)、由于电流从0V开始增大，能实现极高的转换效率(尽管与各种条件有关，平均提高约50％至约85％)。晶体管尺寸(L/W)的设计中，线6301的梯度可以设定在必要的大小(电流量)。因此，在纵轴上没有画出正向电流IF(A)的刻度。
另一方面，若势垒不考虑设计尺寸，SBD和PN结型二极管的VF分别下降0.3V和0.6V。采用本发明的NROM晶体管6212来构成的图62中的K部分，可使DC-DC变换器电路的效率(或本实施例中用于控制DC-DC变换器的半导体集成电路装置6202的效率)提高很多，除此之外，NROM晶体管的主要优点是，在各种方式中均有上述的强的抗浪涌电平的能力。它会是较适用的器件，如使用线圈(产生浪涌)的DC-DC变换器。
因此，若用本发明的NMOS晶体管制成转换用的MOS晶体管6205将是方便的(尽管不是截止-连接的)。而且，用上述的偏置CONV型(用于转换和整流)，由于从它的结构看，它有较小的栅电极和漏区的重迭(若设定好了，重迭可以达到0)，因此，它有较小的栅-漏重迭电容量，允许更高速运行。
提高转换方法中的速度(频率)，意味着有可能进一步提高效率的小型化。参考标号(6201)表示输入端，(6210)表示输出端。连接栅和源，并浮置衬底，甚至可以将本发明的NROM晶体管构成为两端半导体器件(当然，也可以是阵列)。可在这种电路中用来代替二极管，它是非常方便的。
图63是本发明第八实施例的第二个半导体集成电路装置6220的电路方框图。同步整流转换型DC-DC变换器基本上包括一个转换器件(MOS晶体管6223)，一个线圈6228，一个电容器(C1)6230，和控制电路部分(包括一个电压变换电路6232，一个开关控制电路6233，一个同步整流开关6234，一个比较电路6235，一个振荡电路6236，一个误差放大电路6237，一个参考电压发生电路6238，和一个由二极管6221和电容器C2 6222构成的升高电路)，同步整流MOS晶体管与整流二极管并联(图63中部分L6227中。本发明的NROM晶体管6231不与整流二极管连接；后面将说明)。与转换MOS晶体管反相的信号进入该同步MOS晶体管的栅极(G)。用转换控制电路6233使转换MOS晶体管6223转到截止。然后，电流在线圈6228中流动，并产生电动势。
然后，控制电路使转换MOS晶体管6223转为截止。由此，储存在线圈内的能量输出加到6229的边上。同时，当转换MOS晶体管6223转到截止，控制电路使整流MOS晶体管6231导通，向线圈供给电流(在这时，必须给出一段时间，在该时间中两个晶体管截止，以防止通过电流)。与只由整流二极管供给反向电动势的情况比较它能进一步提高效率。
用部分L6224所示(应用例)的构成，也能提高效率，部分L6224中，除同步整流MOS晶体管6226之外，还使用本发明的NROM晶体管6225来代替整流二极管。如图所示，也可以只用本发明的NROM晶体管6231构成部分L6227来用于同步整流。这是因为本发明的NROM晶体管有如上所述的高抗电涌能力，而且，在截止时，完全能起到整流二极管的作用。因此，能构成几乎是理想的DC-DC变换器的，变换效率为90至98％的DC-DC变换电路(或如本发明中控制DC-DC变换器6220用的半导体集成电路装置)。参考标号6319表示输入端。本发明的NROM晶体管6231的衬底必须是浮置的。如图所示，不与源区(S)连接(与图62中的实施例相同)。
虽然已经说明了本发明的NROM晶体管用于DC-DC变换器的实例就整流功能而言，它也具有高性能(抗电涌能力，高响应性等)，而且，当构成用于交流或高频整流的半导体集成电路装置和电气设备时也是很有用的。
图65(a)至65(d)是显示本发明第九实施例的半导体装置(TVS)的示意图。当本发明的NROM晶体管连接成图65(a)或65(b)所示情形时，具有预先规定的耐压(BVS，Ttrig，12V或24V)的两端器件形成在两边上(无极性)(此时，衬底可以连接到源区(S)，可以与电阻连接，或是被浮置的。图65中衬底是被浮置的)。用图65(C)所示符号表示的，称作电涌抑制器或TVS(瞬时电压抑制器)6401，并用作电路的一部分。图65(d)表示由多个TVS构成的半导体装置6402(TVS阵列)。
图66是本发明第九实施例的半导体装置的剖视图。P-阱16506和P-阱2 6507完全形成在N-型衬底6508中，并形成N+型层1、漏区6502、N+型层2、源区6503、N+型层3、源区6504、N+型层4和漏区6505。栅电极650和其它部分与图示线6509的连接和其他表示电连接的部分的状态对应于图65(a)。
为使附图简化，省去了其它的中间绝缘膜和电极。
用同样的方式，形成多个独立的P-阱对，可以获得图65(d)所示的多对NROM晶体管(TVS连接)。迄今为止，本发明的说明中，已主要说明了抗ESD能力提高了的半导体装置本身。本实施例是为保护另一个半导体装置(IC)免受ESD而构成的半导体装置的情形。单独处理时，应多次考虑IC的抗ESD能力。即，ESD可以来自人体、用自动化机器封装为电路板时来自自动化机器、或者来自封装状态。当它同其它的IC和其它的电路部件一起组装成为电路板之后(也就是焊接完之后)则不要考虑那么多。然而在带有与其它设备例如取决于电路板的类型相关的接口部分，(I/O功能部分，RS-232等)的电路中常会产生ESD破坏，造成问题。即使就单一的IC而言，一定的抗ESD能力已清楚了，在大规模电路中它们与具有各种抗ESD能力的其它IC混合使用时，也很难指出失效的部分，由此会造成大问题。
在每个IC的电源之间并在可能出现电涌的信号线中接入TVS，本发明的TVS或TVS矩阵可以等效于保护IC的半导体装置。
如上所述，由于本发明的NROM晶体管在规定耐压(BVs.Vtring等)(也就是5V系统，12V系统或24V系统)上有高度的灵活性。有很高的消散能力；因此，它能获得这种半导体装置(TVS)。最重要的是，因为通过采用偏置CONV结构，能获得极快的响应速度，所以当应力(浪涌)加到被保护的IC之前，能迅速释放浪涌，从而保护其它的IC。
如上所述，按照本发明，通过构成N-沟道MOS晶体管，在该晶体管中，在栅下面设置高浓度漏区，可以在不显著增加成本的前提下获得具有良好抗ESD能力的各种半导体器件和半导体集成电路装置。具体地可以说，采用本发明，可以首次使高耐压CMOS IC(高Vddmax：大于12至24V)、小尺寸芯片的IC、未来的高集成度的IC(尺寸小于0.5微米)和低压CMOS IC(低Vddmin：小于3V)具有抗ESD能力。

Claims (43)

1.一种半导体器件，包括N沟道MOS晶体管和另一个MOS元件，所述N沟道MOS晶体管带有一个第一导电型的半导体衬底，由使用保护层由双层掩膜形成的一个轻掺杂漏区和一个重掺杂漏区，一个栅极和靠近该栅极位于漏区背面的源区，所述N沟道MOS晶体管位于所述半导体器件的输入或输出端；所述MOS元件带有使用栅极由一个掩膜形成的一个轻掺杂漏区和一个重掺杂漏区。
2.按权利要求1的半导体器件，其特征是所述漏区在靠近所述栅电极的半导体衬底表面处的长度大于0.5微米。
3.按权利要求1的半导体器件，其特征是，所述漏区在靠近所述栅电极的半导体衬底表面处，呈封闭的平面。
4.按权利要求1的半导体器件，其特征是，所述N沟道MOS晶体管，当所述栅区和所述源区电气接地并将电压加给所述漏区时，将出现双极性效应，而且在所述双极性工作中的保持电压大于所述半导体器件的最大工作电压。
5.按权利要求1的半导体器件，其特征是，还包括输入和/或输出端子、含MOS晶体管的内部电路以及所述端部和内部电路之间的外围部分，所述端子、所述内部电路和所述外围部分在电气上相连接，所述外围部分含所述N沟道MOS晶体管，其中所述N沟MOS晶体管在栅电极和所述源区电气接地并在漏区加上电压时呈双极性效应，而出现在所述双极性效应的触发电压低于所述内部电路中所述MOS晶体管的双极性效应的触发电压。
6.按权利要求1的半导体器件，其特征是，还包括输入和/或输出端子、含MOS晶体管的内部电路和在所述端子和所述内部电路之间的外围电路，所述端子、所述内部电路和所述外围部分在电气上相连接，其中所述外围部分含所述N沟MOS晶体管。
7.按权利要求1的半导体器件，其特征是半导体器件的最小工作电压小于1.5V。
8.按权利要求1的半导体器件，其特征是半导体器件的最大工作电压大于12V。
9.按权利要求1的半导体器件，其特征是所述半导体衬底是通过绝缘膜形成在支撑衬底上的。
10.根据权利要求1的半导体器件，其特征是，还包括含MOS晶体管的内部电路、电源供电端和地端子，以便给所述内部电路和在所述端子和所述内部电路之间的外围部分供电，所述端子、所述内部电路和所述外围部分在电气上相连接，其中所述外围部分含所述N沟MOS晶体管，所述漏区电连接到所述供电端，所述源区电连接到地端。
11.按权利要求10的半导体器件，其特征是半导体器件的最小工作电压低于1.5V，或其最大工作电压大于12V。
12.按权利要求10的半导体器件，其特征是所述半导体器件侧平板状的长度小于1.5mm。
13.根据权利要求1的半导体器件，其特征是，它还包括输入和输出端、地端、内部电路以及在所述端和所述内部电路之间的外围部分，在所述外围部分里，晶体管电连接在所述输入端和所述输出端之间，其中所述外围部分含所述N沟道MOS晶体管，所述漏区电连接到所述输出端，所述源区电连接到所述地端。
14.根据权利要求1的半导体器件，其特征是它还包括一对所述N沟道MOS晶体管、第一端子和第二端子，其中所述端子和外部电路和/或电源线和/或地线相连接，所述一对N沟道MOS晶体管由第一所述N沟道MOS晶体管、第二所述N沟道MOS晶体管组成，所述第一N沟道MOS晶体管的源区电连接到所述第二N沟道MOS晶体管的源区，所述第一N沟道MOS晶体管的栅电极电连接到所述第二N沟道MOS晶体管的栅电极，所述被连接的栅电极电连接到所述被连接的源区，所述第一沟道MOS晶体管的漏区电连接到所述第一端，所述第二N沟MOS晶体管的漏区电连接到所述第二端。
15.根据权利要求1的半导体器件，其特征是，它还包括输入端和/或输出端、地端、内部电路以及在所述端部和所述内部电路之间的外围部分，所述端部、所述内部电路和所述外围部分在电气上相连接，其中所述外围部分含所述N沟道MOS晶体管，所述漏区电连接到所述输入端，所述源区电连接到所述地端。
16.按权利要求15的半导体器件，其特征是所述输入端与所述内部电路通过电阻器电连接。
17.根据权利要求1的半导体器件，其特征是，它还包括一对所述N沟道MOS晶体管、第一端和第二端，其中所述端和外围电路和/或供电线和/或地线相连接，所述一对N沟道MOS晶体管由第一所述N沟道MOS晶体管和所述N沟道MOS晶体管组成，所述第一N沟道MOS晶体管的漏区电连接到所述第二N沟道MOS晶体管的漏区，所述第一N沟道MOS晶体管的栅电极电连接到所述第一N沟道MOS晶体管的源区，所述第二N沟道MOS晶体管的栅电极电连接到所述第二沟道MOS晶体管的源区；所述第一N沟道MOS晶体的源区电连接到所述第一端，所述第二N沟道MOS晶体管的源区电连接到所述第二端。
18.根据权利要求1的半导体器件，其特征是，它还包括输出端和/或输入端、地端、内部电路和在所述端和所述内部电路之间的外围部分，所述端部、所述内部电路和所述外围部分在电气上相连接，所述外围部分含所述N沟道MOS晶体管，所述漏区电连接到所述输出端，所述源区电连接到所述地端。
19.按权利要求18的半导体器件，其特征是所述输出端与所述内部电路通过电阻器电连接。
20.根据权利要求18的半导体器件，其特征是所述输出端和所述内部电路通过由一对N MOS晶体管和P MOS晶体管组成的倒相器而电耦合。
21.根据权利要求18的半导体器件，其特征是，所述输出端和所述内部电路通过开式漏晶体管而电漏合，其中所述开式漏晶体管的漏端电连接到所述输出端，所述开式漏晶体管的栅端电连接到所述内部电路。
22.按权利要求21的半导体器件，其特征是所述开式漏晶体管与所述输出端通过电阻器电连接。
23.按权利要求17的半导体器件，其特征是由所述N沟道MOS晶体管的所述栅电极组成的栅端与电连接到所述内部电路。
24.根据权利要求1的半导体器件，其特征是，它还包括一具有将信号输出到外边和输入外边信号的输入/输出端、地端、内部电路和在所述端和所述内部电路之间的外围部分，所述端部、所述内部电路和所述外围部分在电气上相连接，所述外围部分含所述N沟道MOS晶体管，所述漏区电连接到所述输入/输出端，所述源区电连接到所述地端。
25.根据权利要求24的半导体器件，其特征是，它还包括第一倒相器第二倒相器，每一倒相器都由一对N MOS晶体管和P MOS晶体管组成，其中所述第一倒相器的输入部分电连接到所述输入/输出端，而其输出分则连接到所述内部电路；而所述第二倒相器的输出部分连接到所述输入/输出部分，其输入部分则连接到所述内部电路。
26.根据权利要求1的半导体器件，其特征是，它还包括具有将信号输出到外边和从外边输入信号的功能的输入/输出端、地端、内部电路和在所述端和所述内部电路之间的外围部分，所述端部和所述内部电路和所述外围电路在电气上相连接，其中第一倒相器和第二倒相器每个都由一对N MOS晶体管和P MOS晶体管组成，所述第一倒相器的输入部分连接到所述输入/输出端，其输出部分连接到所述输入端；所述第二倒相器的输出端连接到所述输入/输出端，其输入端连接到所述内部电路，第二倒相器的所述N MOS晶体管为所述N沟道MOS晶体管。
27.根据权利要求1的半导体器件，其特征是，它还包括输入和/或输入端、地端、内部电路和在所述端部和所述内部电路之间的外围部分，所述端部、所述内部电路和外围部分在电气上相连接，其中所述外围部分含所述N沟道MOS晶体管，所述漏区电连接到所述输出端，所述源区电连接到所述地端，所述输出端处在来自外部电路的大于12V的电压下。
28.根据权利要求27的半导体器件，其特征是，由所说栅电极和所述N沟道MOS晶体管的栅电极组成的栅端部电连接到所述内部电路。
29.根据权利要求1的半导体器件，其特征是，所述源区电连接到所述栅电极。
30.根据权利要求6的半导体器件，其特征是，在电气上最靠近所述外围部分的所述N沟道MOS晶体管的所述内部电路的MOS晶体管在所述半导体衬底的表面具有漏区，并呈封闭的平面。
31.根据权利要求6的半导体器件，其特征是，所述内部电路的MOS晶体管含有第一导电型的半导体衬底、第二导电型杂质区的源和漏区、形成在所述源和漏区之间的所述半导体衬底上方通过栅绝缘膜的栅电极，其中所述漏区的杂质浓度分布在从在贴近所述栅电极的所述漏区的所述半导体表面处从所述漏区至所述源区的方向上在小于5×1018cm-3的杂质浓度的部分有一弯折点。
32.根据权利要求1的半导体器件，其特征是所述栅绝缘膜的厚度小于200。
33.根据权利要求1的半导体器件，其特征是所述栅绝缘膜的厚度大于500。
34.根据权利要求1的半导体器件，其特征是当所述栅电极和所述源电极电气上接地并在所述栅区加上电压时，所述N沟道MOS晶体管呈现双极性效应，在所述双极性效应中出现二次击穿的最大电流大于50mA。
35.根据权利要求1的半导体器件，其特征是，在所述漏区的最大杂质浓度(Cs)和所述漏区结深(xj)之间满足下列公式 C s > 1 5 [ 1 xj + 1 ]
36.根据权利要求1的半导体器件，其特征是所述漏区的最大杂质浓度(Cs)在所述漏区结深(xj)小于0.5μm时大于5×1018cm-3。
37.根据权利要求1的半导体器件，其特征是，当所述漏区的结深(xj)小于0.3μm时，所述漏区的最大杂质浓度(Cs)大于6×1018cm-3。
38.根据权利要求1的半导体器件，其特征是，当所述漏区的结深(xj)小于0.1μm时，所述漏区的最大杂质浓度(Cs)大于1×1019m-3。
39.根据权利要求1的半导体器件，其特征是当所述漏区和所述源区之间的最小沟道长度小于3μm时，所述漏区的最大杂质浓度(Cs)大于5×1018cm-3。
40.根据权利要求1的半导体器件，其特征是，当所述漏区和所述源区之间的最小沟道长度小于2μm时，所述漏区的最大杂质浓度(Cs)大于6×1018cm-3。
41.根据权利要求1的半导体器件，其特征是，当所述漏区和所述源区之间的最小沟道长度小于1μm时，所述漏区的最大杂质浓度(Cs)大于7×1018cm-3。
42.根据权利要求1的半导体器件，其特征是，当所述漏区和所述源区之间的最小沟道长度小于0.5μm时，所述漏区的最大杂质浓度(Cs)大于8×1018cm-3。
43.根据权利要求1的半导体器件，其特征是，当所述漏区和所述源区之间的最小沟道长度小于0.3μm时，所述漏区的最大杂质浓度大于1×1019cm-3。
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