CN1213480C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1213480C
CN1213480C CNB021185301A CN02118530A CN1213480C CN 1213480 C CN1213480 C CN 1213480C CN B021185301 A CNB021185301 A CN B021185301A CN 02118530 A CN02118530 A CN 02118530A CN 1213480 C CN1213480 C CN 1213480C
Authority
CN
China
Prior art keywords
pmos
grid
zone
transistor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB021185301A
Other languages
English (en)
Other versions
CN1384547A (zh
Inventor
佐山弘和
西田征男
太田和伸
尾田秀一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1384547A publication Critical patent/CN1384547A/zh
Application granted granted Critical
Publication of CN1213480C publication Critical patent/CN1213480C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Abstract

提供一种可满足细微化要求和可靠性要求的CMOS晶体管及其制造方法。仅在高电压对应的CMOS晶体管100B中配置埋置沟道型的PMOS晶体管，在低电压NMOS区域LNR和高电压NMOS区域HNR中形成表面沟道型的NMOS晶体管，在低电压PMOS区域LPR中形成表面沟道型的PMOS晶体管。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及CMOS晶体管及其制造方法。
背景技术
在形成将N沟道MOSFET(下面称为NMOS晶体管)和P沟道MOSFET(下面称为PMOS晶体管)组合后使用的CMOS(互补MOS)晶体管中，虽然形成NMOS晶体管和PMOS晶体管，但此时，有必要形成符合各自特性的栅极。
对于栅极长度为0.25-0.35微米的MOS晶体管，在NMOS晶体管中使用表面沟道型，在PMOS晶体管中使用埋置沟道型，对于两种类型，都可使用在栅极中导入磷(P)作为杂质的多晶硅。
但是，采用在衬底内部形成沟道的埋置沟道型的PMOS晶体管中，难以细微化，迄今为止，通常采用在NMOS晶体管及PMOS晶体管中都使用表面沟道型、向NMOS晶体管的栅极中导入N型杂质作为杂质、向PMOS晶体管的栅极中导入P型杂质作为杂质的双栅加工。相对于双栅加工，将向任一个栅极中都导入相同种类的杂质的加工称为单栅加工。
在双栅加工中，形成未掺杂的多晶硅层作为栅极，在栅极注入工序或源极·漏极注入工序中进行杂质的注入。
但是，在表面沟道型中，在栅极绝缘膜的正下方形成沟道，所以可能由于强的垂直电场而降低载流子的迁移率。另外，因为电场强，所以在热载流子应力下的可靠性或偏置温度应力下的可靠性(NBTI：Negative Bias TemperatureInstability)明显降低。
因此，在具有以较低电压动作的低电压部的晶体管和以较高电压动作的高电压部的晶体管这种动作电压不同的多种晶体管的现有半导体器件中，多数情况下是牺牲高电压部晶体管的性能和可靠性。
[现有实例1]
首先，用图30-38来说明作为单栅加工的一个实例的具有CMOS晶体管70A和CMOS晶体管70B的半导体器件的制造方法。低电压对应的CMOS晶体管70A和高电压对应的CMOS晶体管70B的结构表示在说明最终工序的图38中。
首先，如图30所示，在硅衬底10的表面内选择地形成元件分离绝缘膜20，规定形成低电压NMOS晶体管和低电压PMOS晶体管的低电压NMOS区域LNR和低电压PMOS区域LPR，同时，规定形成高电压NMOS晶体管和高电压PMOS晶体管的高电压NMOS区域HNR和高电压PMOS区域HPR。
对应于低电压NMOS区域LNR和高电压NMOS区域HNR，在硅衬底10的表面内形成包含P型杂质的P导线区域PW，对应于低电压PMOS区域LPR和高电压PMOS区域HPR，在硅衬底10的表面内形成包含N型杂质的N导线区域NW。在下面的说明中，将P导线区域PW和N导线区域NW一起简称为硅衬底。
另外，在硅衬底10上的低电压NMOS区域LNR和低电压PMOS区域LPR上的整个表面上形成由氧化硅膜等绝缘膜构成的栅极绝缘膜41。在硅衬底10上的高电压NMOS区域HNR和高电压PMOS区域HPR上的整个表面上形成由氧化硅膜等绝缘膜构成的栅极绝缘膜42。
这里，栅极绝缘膜41的厚度相对氧化硅膜的换算膜厚被设定为0.5-3nm左右，栅极绝缘膜42的厚度相对氧化硅膜的换算膜厚被设定为3-10nm左右。
在低电压PMOS区域LPR和高电压PMOS区域HPR中的硅衬底10的表面内，通过离子注入将P型杂质导入较低浓度(P-)内，形成低浓度杂质层30。在图30中表示如下状态：通过照相平版印刷布图，以抗蚀刻掩模R1来覆盖高电压PMOS区域HPR上部以外的区域，向高电压PMOS区域HPR中离子注入P型杂质。通过相同的工序，向低电压PMOS区域LPR中的硅衬底10的表面内导入P型杂质，形成低浓度杂质层30。
下面，在图31所示的工序中，在硅衬底10的整个表面上配置非单晶硅膜50。该非单晶硅膜50由多晶硅膜或非晶硅膜形成，构成为包含P(磷)等N型杂质。
下面，在图32所示的工序中，通过照相平版印刷来布图非单晶硅膜50，在低电压NMOS区域LNR和低电压PMOS区域LPR中形成栅极，在高电压NMOS区域HNR和高电压PMOS区域HPR中形成栅极52。
下面，在图33所示的工序中，在低电压NMOS区域LNR中的硅衬底10的表面内，通过离子注入将P型杂质导入较低浓度(P-)内，形成一对扩展层62。图33表示如下状态：通过照相平版印刷布图，以抗蚀刻掩模R2来覆盖低电压PMOS区域LPR上部以外的区域，另外，将栅极51作为注入掩模，向低电压PMOS区域LPR中离子注入P型杂质。
一对扩展层62夹持栅极51下部的低浓度杂质层30配置成相对。此时，将低浓度杂质层30下部的硅衬底10的区域作为沟道区域。
这里，扩展层为比后形成的源极·漏极主要层浅的耦合地形成的杂质层，是与源极·漏极主要层相同的导电类型，因为功能为源极·漏极而应称为源极·漏极扩展层，但为了方便而称为扩展层。通过相同的工序，在其它区域中也形成扩展层。
图34表示在各区域中形成扩展层后的工序，在低电压NMOS区域LNR和高电压NMOS区域HNR的硅衬底10的表面内，将N型杂质导入较低浓度(N-)内，形成一对扩展层61和63，在低电压PMOS区域LPR和高电压PMOS区域HPR的硅衬底10的表面内，将P型杂质导入较低浓度(P-)内，分别形成一对扩展层62和64。
一对扩展层64夹持低浓度杂质层30。
图34表示形成用于保护栅极51和52侧壁的侧壁保护膜(侧壁绝缘膜)的工序，表示在硅衬底10的整个表面上形成氧化硅膜等绝缘膜OX1的状态。
之后，在图35所示的工序中，通过各向异性蚀刻来去除栅极51和52的上部和硅衬底1上的绝缘膜OX1，仅在栅极51和52的侧壁部中剩余绝缘膜OX1。此时，还去除未由栅极51和侧壁保护膜70覆盖的栅极绝缘膜41，并去除未由栅极52和侧壁保护膜70覆盖的栅极绝缘膜42。
下面，在图36所示工序中，通过照相平版印刷布图，由抗蚀刻掩模R3来覆盖低电压PMOS区域LPR上部以外的区域，另外，将栅极51和侧壁保护膜70作为注入掩模，在低电压PMOS区域LPR中，将P型杂质离子注入较高浓度(P+)内，在硅衬底10的表面内形成一对源极·漏极层82。通过相同的工序，在其它区域中也形成源极·漏极层。在形成源极·漏极层后，通过施加热处理，可恢复因离子注入产生的损伤。
图37表示在各区域中形成源极·漏极层的状态，在低电压NMOS区域LNR和高电压NMOS区域HNR的硅衬底10的表面内，将N型杂质导入较高浓度(N+)内，形成一对源极·漏极层81和83，在低电压PMOS区域LPR和高电压PMOS区域HPR的硅衬底10的表面内，将P型杂质导入较高浓度(P+)内，形成一对源极·漏极层82和84。
下面，在图38所示的工序中，通过溅射法等形成钴(Co)等高熔点金属膜，以覆盖硅衬底10的整个表面，通过350-600℃的高温处理，在硅衬底10的暴露面或栅极51和52的暴露面与高熔点金属膜的接触部分形成硅化物膜。之后，去除未被硅化而残留的高熔点金属膜，并通过进行热处理，形成硅化钴膜(CoSi2)90，得到图38所示的低电压对应的CMOS晶体管70A和高电压对应的CMOS晶体管70B。
在图38中，在低电压PMOS区域LPR和高电压PMOS区域HPR中形成埋置沟道型的PMOS晶体管，在低电压NMOS区域LNR和高电压NMOS区域HNR内形成表面沟道型的NMOS晶体管。之后，在埋置沟道型的PMOS晶体管的栅极中，由于导入N型杂质，结果，变为单栅加工。
[现有实例2]
下面，用图39-47来说明作为双栅加工的一个实例的具有CMOS晶体管80A和CMOS晶体管80B的半导体器件的制造方法。低电压对应的CMOS晶体管80A和高电压对应的CMOS晶体管80B的结构表示在说明最终工序的图47中。与用图30-图38说明的低电压对应的CMOS晶体管70A和高电压对应的CMOS晶体管70B的制造方法相同的结构标以相同的标号，省略重复说明。
首先，如图39所示，在硅衬底10上的低电压NMOS区域LNR和低电压PMOS区域LPR上的整个表面上形成由氧化硅膜等绝缘膜构成的栅极绝缘膜41。在硅衬底10上的高电压NMOS区域HNR和高电压PMOS区域HPR上的整个表面上形成由氧化硅膜等绝缘膜构成的栅极绝缘膜42。
之后，在硅衬底10的整个表面上配置非单晶硅膜50A。该非单晶硅膜50A不包含杂质。
下面，在图40所示的工序中，通过照相平版印刷来布图非单晶硅膜50A，在低电压NMOS区域LNR和低电压PMOS区域LPR中形成栅极51A，在高电压NMOS区域HNR和高电压PMOS区域HPR中形成栅极52A。
下面，在图41所示的工序中，通过照相平版印刷布图，以抗蚀刻掩模R2来覆盖低电压PMOS区域LPR上部以外的区域，另外，将栅极51A作为注入掩模，在低电压NMOS区域LNR中的硅衬底10的表面内，通过离子注入将P型杂质导入较低浓度(P-)内，形成一对扩展层62。
图42表示在各区域中形成扩展层后，形成用于保护栅极51A和52A侧壁的侧壁保护膜(侧壁绝缘膜)的工序，表示在硅衬底10的整个表面上形成氧化硅膜等绝缘膜OX1的状态。
之后，在图43所示的工序中，通过各向异性蚀刻来去除栅极51和52的上部和硅衬底1上的绝缘膜OX1，仅在栅极51A和52A的侧壁部中剩余绝缘膜OX1。此时，还去除未由栅极51A和侧壁保护膜70覆盖的栅极绝缘膜41，并去除未由栅极52A和侧壁保护膜70覆盖的栅极绝缘膜42。
下面，在图44所示工序中，通过照相平版印刷布图，由抗蚀刻掩模R3来覆盖低电压PMOS区域LPR上部以外的区域，另外，将栅极51A和侧壁保护膜70作为注入掩模，在低电压PMOS区域LPR中，将P型杂质离子注入较高浓度(P+)内，在硅衬底10的表面内形成一对源极·漏极层82。此时，也向栅极51A内导入P型杂质，在形成扩展层62的同时，将栅极51A变为包含与源极·栅极层82同程度以上的P型杂质的栅极512A。
下面，在图45所示的工序中，用抗蚀刻掩模R4覆盖高电压PMOS区域HPR上部以外的区域，另外，将栅极52A和侧壁保护膜70作为注入掩模，在高电压PMOS区域HPR中，将P型杂质离子注入较高浓度(P+)内，在硅衬底10的表面内形成一对源极·漏极层84。此时，也向栅极52A内导入P型杂质，在形成扩展层64的同时，将栅极52A变为包含与源极·栅极层82同程度以上的P型杂质的栅极522A。
同样，在形成低电压NMOS区域LNR和高电压NMOS区域HNR中的源极·漏极层81和83时，向栅极51A和52A中导入N型杂质，在形成扩展层61和63的同时，形成包含与源极·栅极层84同程度以上的N型杂质的栅极511A和521A。
图46表示在各区域中形成源极·漏极层的状态，在低电压NMOS区域LNR和高电压NMOS区域HNR的硅衬底10的表面内，将N型杂质导入较高浓度(N+)内，形成一对源极·漏极层81和83，在低电压PMOS区域LPR和高电压PMOS区域HPR的硅衬底10的表面内，将P型杂质导入较高浓度(P+)内，形成一对源极·漏极层82和84。
下面，在图47所示的工序中，通过溅射法等形成钴(Co)等高熔点金属膜，以覆盖硅衬底10的整个表面，通过350-600℃的高温处理，在硅衬底10的暴露面或栅极511A、512A、521A和522A暴露面与高熔点金属膜的接触部分形成硅化物膜。之后，去除未被硅化而残留的高熔点金属膜，并通过进行热处理，形成硅化钴膜(CoSi2)90，得到低电压对应的CMOS晶体管80A和高电压对应的CMOS晶体管80B。
[现有实例3]
下面，用图48-图51来说明具有CMOS晶体管80A和CMOS晶体管80B的半导体器件的其它制造方法。低电压对应的CMOS晶体管80A和高电压对应的CMOS晶体管80B的结构与图47所示的结构相同，所以省略图示。另外，与用图30-图38说明的低电压对应的CMOS晶体管70A和高电压对应的CMOS晶体管70B的制造方法相同的结构标以相同的标号，省略重复说明。
首先，如图48所示，在栅极绝缘膜41和42的整个表面上配置非单晶硅膜50A。该非单晶硅膜50A不包含杂质。
下面，在图49所示的工序中，通过照相平版印刷布图，以抗蚀刻掩模R5来覆盖低电压NMOS区域LNR上部和高电压NMOS区域HNR上部以外的区域，通过将N型杂质离子注入非单晶硅膜50A内来导入较高浓度(N+)内，形成N型非单晶硅膜511和521。
下面，在图50所示的工序中，通过照相平版印刷布图，以抗蚀刻掩模R5来覆盖低电压NMOS区域LPR上部和高电压NMOS区域HPR上部以外的区域，通过将P型杂质离子注入非单晶硅膜50A内来导入较高浓度(P+)内，形成P型非单晶硅膜512和522。
下面，在图51所示工序中，通过照相平版印刷来布图非单晶硅膜511、512、521和522，在低电压NMOS区域LNR和低电压PMOS区域LPR中形成栅极511A和512A，在高电压NMOS区域HNR和高电压PMOS区域HPR中形成栅极521A和522A。之后，经过用图41-图47说明的工序，得到图47所示的低电压对应的CMOS晶体管80A和高电压对应的CMOS晶体管80B。
根据用图48-图51说明的制造方法，不用说，杂质向栅极的导入也可与源极·漏极层形成时的杂质导入独立进行，在由非单晶硅和金属膜或硅化膜的多层膜来构成栅极的情况下，因为不能与源极·漏极层形成时的杂质导入一起导入杂质，所以图48-图51所示的制造方法有效。
如上所述，CMOS晶体管70A和CMOS晶体管70B在低电压PMOS区域LPR和高电压PMOS区域HPR中具有埋置沟道型的PMOS晶体管，在低电压NMOS区域LNR和高电压NMOS区域HNR中具有表面沟道型的NMOS晶体管，但在埋置沟道型MOS晶体管中存在难以细微化的问题。
另外，CMOS晶体管80A和CMOS晶体管80B无论是NMOS晶体管还是PMOS晶体管都是表面沟道型，虽然从细微化的方面看没问题，但却存在电场引起的载流子迁移率降低、热载流子应力下的可靠性降低和NBTI降低的问题。
发明内容
为了解决上述问题，本发明的目的在于提供一种可满足细微化要求和可靠性要求的CMOS晶体管及其制造方法。
根据本发明权利要求1所述的半导体器件，具备分别配置在半导体衬底表面内规定的第一NMOS区域和第一PMOS区域中的第一NMOS晶体管和第一PMOS晶体管；和分别配置在半导体衬底表面内规定的第二NMOS区域和第二PMOS区域中的第二NMOS晶体管和第二PMOS晶体管，所述第二NMOS晶体管和所述第二PMOS晶体管分别比所述第一NMOS晶体管和所述第一PMOS晶体管的动作电压高，所述第二PMOS晶体管是在所述半导体器件内部形成沟道的埋置沟道型的MOS晶体管，所述第一NMOS晶体管、所述第一PMOS晶体管和所述第二NMOS晶体管是在所述半导体衬底的表面内形成沟道的表面沟道型的MOS晶体管。
根据本发明权利要求2所述的半导体器件，所述第二PMOS晶体管具有：栅极绝缘膜，选择地配置在所述第二PMOS区域的所述半导体衬底的表面上；栅极，配置在所述栅极绝缘膜上；P型杂质层，配置在所述栅极绝缘正下方的所述半导体衬底的表面内；和一对P型源极·漏极层，配置在所述栅极的侧面外方的所述半导体衬底的表面内，与所述杂质层接触；所述杂质层的杂质浓度比所述P型源极·漏极层的低。
根据本发明权利要求3所述的半导体器件，在所述一对P型源极·漏极层包含一对P型扩展层，从彼此相向的端缘部相对延伸。根据本发明权利要求4所述的半导体器件，所述栅极包含比所述杂质层浓度高的N型杂质。
根据本发明权利要求5所述的半导体器件的制造方法，具备工序(a)在半导体衬底的表面内规定用于形成第一NMOS晶体管和第一PMOS晶体管的第一NMOS区域和第一PMOS区域，并规定用于形成动作电压比所述第一NMOS晶体管高的第二NMOS晶体管的第二NMOS区域，和用于形成动作电压比所述第一PMOS晶体管高的第二PMOS晶体管的第二PMOS区域；工序(b)在所述第一NMOS区域和所述第一PMOS区域中形成第一栅极绝缘膜，在所述第二NMOS区域和所述第二PMOS区域中形成比所述第一栅极绝缘膜厚的第二栅极绝缘膜；工序(c)在第二PMOS区域的所述半导体衬底的表面内形成P型杂质层；工序(d)在所述第一和第二栅极绝缘膜上形成包N型杂质的非单晶硅膜；工序(e)仅在所述第一PMOS区域的所述非单晶硅膜内导入P型杂质；工序(f)布图所述非单晶硅膜，在所述第一NMOS区域、所述第一PMOS区域、所述第二NMOS区域和所述第二PMOS区域中分别形成栅极；在所述非单晶硅膜中所含的N型杂质浓度比所述杂质层浓度高；在所述第一PMOS区域的所述非单晶硅膜中所含的P型杂质浓度比所述杂质层浓度高。根据本发明权利要求6所述的半导体器件的制造方法，具备工序(a)在半导体衬底的表面内规定用于形成第一NMOS晶体管和第一PMOS晶体管的第一NMOS区域和第一PMOS区域，并规定用于形成动作电压比所述第一NMOS晶体管高的第二NMOS晶体管的第二NMOS区域，和用于形成动作电压比所述第一PMOS晶体管高的第二PMOS晶体管的第二PMOS区域；工序(b)在所述第一NMOS区域和所述第一PMOS区域中形成第一栅极绝缘膜，在所述第二NMOS区域和所述第二PMOS区域中形成比所述第一栅极绝缘膜厚的第二栅极绝缘膜；工序(c)在第二PMOS区域的所述半导体衬底的表面内形成P型杂质层；工序(d)在所述第一和第二栅极绝缘膜上形成不包含杂质的非单晶硅膜；工序(e)仅在所述第一NMOS区域、所述第一PMOS区域和所述第二PMOS区域的所述非单晶硅膜内以第一浓度导入N型杂质；工序(f)使用所述非单晶硅膜，在所述第一NMOS区域、所述第一PMOS区域、所述第二NMOS区域和所述第二PMOS区域中分别形成栅极，并以第二浓度在所述第一PMOS区域内形成的栅极中包含P型杂质；在所述非单晶硅膜中所含的N型杂质的所述第一浓度比所述杂质层浓度高；在所述第一PMOS区域形成的栅电极中所含的P型杂质的所述第二浓度比所述杂质层浓度高。根据本发明权利要求7所述的半导体器件的制造方法，所述工序(f)包含如下工序：在布图所述非单晶硅膜之后，在形成构成所述第一PMOS晶体管的源极·漏极时，以所述第二浓度将P型杂质导入形成于所述第一PMOS区域的所述栅极中。
根据本发明权利要求8所述的半导体器件的制造方法，所述工序(f)包含如下工序：在以所述第二浓度将P型杂质导入形成于所述第一PMOS区域的所述非单晶硅膜之后，布图所述非单晶硅膜。
根据本发明权利要求9所述的半导体器件的制造方法，所述第一浓度大于所述第二浓度。
根据本发明权利要求10所述的半导体器件的制造方法，所述工序(e)包含如下工序：向所述第一NMOS区域、所述第一PMOS区域、所述第二NMOS区域和所述第二PMOS区域的所述非单晶硅膜中导入氮。
根据本发明权利要求11所述的半导体器件的制造方法，还包括工序(g)，在布图所述非单晶硅膜之后，通过离子注入杂质，在各所述栅极的侧面外方的所述半导体衬底的表面内形成一对扩展层，所述工序(g)包含以下工序：将在所述第一和第二PMOS区域中形成的各所述栅极用作注入掩模，同时离子注入P型杂质，分别形成一对P型扩展层。
根据本发明权利要求12所述的半导体器件的制造方法，还包括工序(g)，在布图所述非单晶硅膜之后，通过离子注入杂质，在各所述栅极的侧面外方的所述半导体衬底的表面内形成一对扩展层，所述工序(g)包含以下工序：将在所述第一PMOS区域中形成的所述栅极用作注入掩模，仅在所述第一PMOS区域的所述半导体衬底的表面内形成一对P型扩展层。
附图说明
图1是表示本发明实施例1的半导体器件的制造工序的剖面图。
图2是表示本发明实施例1的半导体器件的制造工序的剖面图。
图3是表示本发明实施例1的半导体器件的制造工序的剖面图。
图4是表示本发明实施例1的半导体器件的制造工序的剖面图。
图5是表示本发明实施例1的半导体器件的制造工序的剖面图。
图6是表示本发明实施例1的半导体器件的制造工序的剖面图。
图7是表示本发明实施例1的半导体器件的制造工序的剖面图。
图8是表示本发明实施例1的半导体器件的制造工序的剖面图。
图9是表示本发明实施例1的半导体器件的制造工序的剖面图。
图10是表示本发明实施例2的半导体器件的制造工序的剖面图。
图11是表示本发明实施例2的半导体器件的制造工序的剖面图。
图12是表示本发明实施例2的半导体器件的制造工序的剖面图。
图13是表示本发明实施例2的半导体器件的制造工序的剖面图。
图14是表示本发明实施例3的半导体器件的制造工序的剖面图。
图15是表示本发明实施例3的半导体器件的制造工序的剖面图。
图16是表示本发明实施例3的半导体器件的制造工序的剖面图。
图17是表示本发明实施例3的半导体器件的制造工序的剖面图。
图18是表示本发明实施例3的半导体器件的制造工序的剖面图。
图19是表示本发明实施例3的半导体器件的制造工序的剖面图。
图20是表示本发明实施例3的半导体器件的制造工序的剖面图。
图21是表示本发明实施例3的半导体器件的制造工序的剖面图。
图22是表示本发明实施例4的半导体器件的制造工序的剖面图。
图23是表示本发明实施例4的半导体器件的制造工序的剖面图。
图24是表示本发明实施例4的半导体器件的制造工序的剖面图。
图25是表示本发明实施例4的半导体器件的制造工序的剖面图。
图26是表示本发明实施例4的半导体器件的制造工序的剖面图。
图27是表示本发明实施例5的半导体器件的制造工序的剖面图。
图28是表示本发明实施例5的半导体器件的制造工序的剖面图。
图29是表示本发明实施例5的半导体器件的制造工序的剖面图。
图30是表示现有的半导体器件的制造工序的剖面图。
图31是表示现有的半导体器件的制造工序的剖面图。
图32是表示现有的半导体器件的制造工序的剖面图。
图33是表示现有的半导体器件的制造工序的剖面图。
图34是表示现有的半导体器件的制造工序的剖面图。
图35是表示现有的半导体器件的制造工序的剖面图。
图36是表示现有的半导体器件的制造工序的剖面图。
图37是表示现有的半导体器件的制造工序的剖面图。
图38是表示现有的半导体器件的制造工序的剖面图。
图39是表示现有的半导体器件的制造工序的剖面图。
图40是表示现有的半导体器件的制造工序的剖面图。
图41是表示现有的半导体器件的制造工序的剖面图。
图42是表示现有的半导体器件的制造工序的剖面图。
图43是表示现有的半导体器件的制造工序的剖面图。
图44是表示现有的半导体器件的制造工序的剖面图。
图45是表示现有的半导体器件的制造工序的剖面图。
图46是表示现有的半导体器件的制造工序的剖面图。
图47是表示现有的半导体器件的制造工序的剖面图。
图48是表示现有的半导体器件的制造工序的剖面图。
图49是表示现有的半导体器件的制造工序的剖面图。
图50是表示现有的半导体器件的制造工序的剖面图。
图51是表示现有的半导体器件的制造工序的剖面图。
具体实施方式
[A.实施例1]
[A-1.制造方法]
用图1-9来说明作为本发明实施例1的半导体器件制造方法的具有CMOS晶体管100A和CMOS晶体管100B的半导体器件的制造方法。低电压对应的CMOS晶体管100A和高电压对应的CMOS晶体管100B的结构表示在说明最终工序的图9中。
首先，如图1所示，在硅衬底10的表面内选择地形成元件分离绝缘膜20，规定形成低电压NMOS晶体管和低电压PMOS晶体管的低电压NMOS区域LNR和低电压PMOS区域LPR，同时，规定形成高电压NMOS晶体管和高电压PMOS晶体管的高电压NMOS区域HNR和高电压PMOS区域HPR。
对应于低电压NMOS区域LNR和高电压NMOS区域HNR，在硅衬底10的表面内形成包含P型杂质的P导线区域PW，对应于低电压PMOS区域LPR和高电压PMOS区域HPR，在硅衬底10的表面内形成包含N型杂质的N导线区域NW。在下面的说明中，将P导线区域PW和N导线区域NW一块简称为硅衬底。
另外，在硅衬底10上的低电压NMOS区域LNR和低电压PMOS区域LPR上的整个表面上形成由氧化硅膜等绝缘膜构成的栅极绝缘膜41。在硅衬底10上的高电压NMOS区域HNR和高电压PMOS区域HPR上的整个表面上形成由氧化硅膜等绝缘膜构成的栅极绝缘膜42。
这里，栅极绝缘膜41的厚度相对氧化硅膜的换算膜厚被设定为0.5-3nm左右，栅极绝缘膜42的厚度相对氧化硅膜的换算膜厚被设定为3-10nm左右。
接着，在后形成埋置沟道型的MOS晶体管的高电压PMOS区域HPR中的硅衬底10的表面内，通过离子注入将P型杂质导入较低浓度(P-)内，形成低浓度杂质层30。在图1中表示如下状态：通过照相平版印刷布图，以抗蚀刻掩模R11来覆盖高电压PMOS区域HPR上部以外的区域，向高电压PMOS区域HPR中离子注入P型杂质。通过离子注入硼(B)或二氟化硼(BF2)来形成低浓度杂质层30。
下面，在图2所示的工序中，在硅衬底10的整个表面上通过CVD法配置厚度为50-300nm的非单晶硅膜50。该非单晶硅膜50由多晶硅膜或非晶硅膜形成，包含浓度为5×1020-1×1022/cm3的P(磷)等N型杂质。
下面，在图3所示的工序中，通过照相平版印刷布图，以抗蚀刻掩模R12来覆盖低电压PMOS区域LPR上部以外的区域，向低电压PMOS区域LPR上的非单晶硅膜50中离子注入B或BF2等P型杂质，形成P型非单晶硅膜50。此时的离子注入条件为B的情况是注入能量为1keV-10keV，剂量为1×1015-1×1016/cm2，BF2的情况是注入能量为5keV-50keV，剂量为1×1015-1×1016/cm2，设定为可消除非单晶硅膜50中包含的N型杂质效果的浓度。
去除抗蚀刻掩模R12后，如图4所示，通过照相平版印刷布图非单晶硅膜50和非单晶硅膜50B，在低电压NMOS区域LNR中形成栅极51，在低电压PMOS区域LPR中形成栅极53，在高电压NMOS区域HNR和高电压PMOS区域HPR中形成栅极52。
如图4所示，通过照相平版印刷布图，以抗蚀刻掩模R13来覆盖低电压PMOS区域LPR上部以外的区域，另外，将栅极53作为注入掩模，在低电压PMOS区域LPR中的硅衬底10的表面内，通过离子注入，将B或BF2等P型杂质导入较低浓度(P-)内，形成一对扩展层62。此时的离子注入条件为B的情况是注入能量为0.1keV-3keV，剂量为5×1013-1×1015/cm2，BF2 的情况是注入能量为1keV-10keV，剂量为5×1013-1×1015/cm2。
一对扩展层62夹持栅极53下部的硅衬底10的区域，配置成相对。此时，将栅极53下部的硅衬底10的区域作为沟道区域。
这里，扩展层为有效抑制短沟道效应的结构，是比后形成的源极·漏极主要层浅的耦合地形成的杂质层，是与源极·漏极主要层相同的导电类型，因为功能为源极·漏极而应称为源极·漏极扩展层，但为了方便而称为扩展层。通过相同的工序，在其它区域中也形成扩展层。
图5表示在各区域中形成扩展层后的工序，在低电压NMOS区域LNR和高电压NMOS区域HNR的硅衬底10的表面内，以较低浓度(注入能量为0.2keV-10keV，剂量为1×1014-2×1015/cm2)导入砷(As)等将N型杂质，形成一对扩展层61和63，在高电压PMOS区域HPR的硅衬底10的表面内，通过离子注入，将B或BF2等P型杂质导入较低浓度(p-)内，形成一对扩展层64。此时的离子注入条件为B的情况是注入能量为0.1keV-3keV，剂量为5×1013-1×1015/cm2，BF2的情况是注入能量为1keV-10keV，剂量为5×1013-1×1015/cm2。
一对扩展层64夹持低浓度杂质层30。
图5表示形成用于保护栅极51和52和53的侧壁的侧壁保护膜(侧壁绝缘膜)的工序，表示在硅衬底10的整个表面上形成氧化硅膜等绝缘膜OX1的状态。
之后，在图6所示的工序中，通过各向异性蚀刻来去除栅极51、52和53的上部和硅衬底10上的绝缘膜OX1，仅在栅极51、52和53的侧壁部中剩余绝缘膜OX1，形成侧壁保护膜70。此时，还去除未由栅极51、53和侧壁保护膜70覆盖的栅极绝缘膜41，并去除未由栅极52和侧壁保护膜70覆盖的栅极绝缘膜42。
下面，在图7所示工序中，通过照相平版印刷布图，由抗蚀刻掩模R14来覆盖低电压PMOS区域LPR上部以外的区域，另外，将栅极53和侧壁保护膜70作为注入掩模，将B或BF2等P型杂质离子注入低电压PMOS区域LPR中，在硅衬底10的表面内形成一对源极·漏极层82。
此时的离子注入条件为B的情况是注入能量为1keV-3keV，剂量为1×1015-1×1016/cm2，BF2的情况是注入能量为5keV-50keV，剂量为1×1015-1×1016/cm2。
通过相同的工序，在其它区域中也形成源极·漏极层。在形成源极·漏极层后，通过施加热处理，可恢复因离子注入产生的损伤。
图8表示在各区域中形成源极·漏极层的状态，在低电压NMOS区域LNR和高电压NMOS区域HNR的硅衬底10的表面内，较高浓度(注入能量为10keV-80keV，剂量为1×1015-1×1016/cm2)地导入As等N型杂质，形成一对源极·漏极层81和83，在高电压PMOS区域HPR的硅衬底10的表面内，以较低浓度导入B或BF2等P型杂质，形成一对源极·漏极层84。
此时的离子注入条件为B的情况是注入能量为1keV-10keV，剂量为1×1015-1×1016/cm2，BF2的情况是注入能量为5keV-50keV，剂量为1×1015-1×1016/cm2。
下面，在图9所示的工序中，通过溅射法等形成钴(Co)等高熔点金属膜，以覆盖硅衬底10的整个表面，通过350℃-600℃的高温处理，在硅衬底10的暴露面或栅极51、52和53的暴露面与高熔点金属膜的接触部分形成硅化物膜。之后，去除未被硅化而残留的高熔点金属膜，并通过进行热处理，形成硅化钴膜(CoSi2)90，得到低电压对应的CMOS晶体管100A和高电压对应的CMOS晶体管100B。
[A-2.器件结构]
在图9中，仅在高电压对应的CMOS晶体管100B中配置埋置沟道型的PMOS晶体管，在低电压NMOS区域LNR和高电压NMOS区域HNR内形成表面沟道型的NMOS晶体管，在低电压PMOS区域LPR中形成表面沟道型的PMOS晶体管。
[A-3.作用效果]
通过将沟道结构形成为埋置沟道型，可缓和施加在沟道上的电场，提高载流子的迁移率。结果，在高电压对应的CMOS晶体管100B中，通过将PMOS晶体管形成为埋置沟道型，可比表面沟道型进一步提高漏极电流。
另外，除了高电压对应的PMOS晶体管，因为是表面沟道型，所以也可能存在热载流子应力下的可靠性或偏置温度应力下的可靠性(NBTI)降低，但由于低电压对应的CMOS晶体管内电场弱，所以难引起可靠性降低的问题。
另外，因为仅将高电压对应的CMOS晶体管形成为埋置沟道型，所以可促进半导体器件的细微化。
此外，因为高电压对应的PMOS晶体管的栅极高浓度地包含N型杂质，所以可使该栅极的电阻降低。
另外，如使用图2和图3所进行的说明，向所有MOS晶体管的栅极的杂质导入都在栅极形成前进行，所以可与源极·漏极层形成时的杂质导入独立进行，可容易地控制杂质的导入量。另外，在栅极由非单晶硅和金属膜或硅化膜的多层膜构成的情况下，因为不能在源极·漏极层形成时的杂质导入的同时导入杂质，所以本实施例的制造方法有效。
[B.实施例2]
[B-1.制造方法]
用图10-13来说明作为本发明实施例2的半导体器件制造方法的具有CMOS晶体管200A和CMOS晶体管200B的半导体器件的制造方法。低电压对应的CMOS晶体管200A和高电压对应的CMOS晶体管200B的结构表示在说明最终工序的图13中。与用图1-图9说明的低电压对应的CMOS晶体管100A和高电压对应的CMOS晶体管100B的制造方法相同的结构标以相同的标号，省略重复说明。
首先，如图10所示，经过用图1和图2说明的工序，在硅衬底10上的低电压NMOS区域LNR和低电压PMOS区域LPR上的整个表面上形成栅极绝缘膜41，另外，在高电压NMOS区域HNR和高电压PMOS区域HPR上的整个表面上形成栅极绝缘膜42，并高电压PMOS区域HPR中的硅衬底10的表面内形成低浓度杂质层30。
下面，在栅极绝缘膜41和栅极绝缘膜42的上部通过CVD法形成非单晶硅膜50A。该非单晶硅膜50A不包含杂质。
下面，在图10所示的工序中，通过照相平版印刷布图，以抗蚀刻掩模R21来仅覆盖低电压PMOS区域LPR上部以外的区域，向低电压NMOS区域LNR、高电压NMOS区域HNR和高电压PMOS区域HPR中离子注入磷(P)等N型杂质，形成N型非单晶硅膜50C。此时的离子注入条件是注入能量为5keV-30keV，剂量为4×1015-1×1016/cm2。
去除抗蚀刻掩模R21后，如图11所示，通过照相平版印刷布图非单晶硅膜50A和非单晶硅膜50C，在低电压NMOS区域LNR中形成栅极54，在低电压PMOS区域LPR中形成栅极55，在高电压NMOS区域HNR和高电压PMOS区域HPR中形成栅极56。
之后，经过用图4-图6说明的工序，形成扩展层61-64，形成用于保护栅极54、55和56侧壁的侧壁保护膜(侧壁绝缘膜)70。
下面，在图12所示工序中，通过照相平版印刷布图，由抗蚀刻掩模R22来覆盖低电压PMOS区域LPR上部以外的区域，另外，将栅极55和侧壁保护膜70作为注入掩模，以较高浓度将B或BF2等P型杂质离子注入低电压PMOS区域LPR中，在硅衬底10的表面内形成一对源极·漏极层82。
此时的离子注入条件为B的情况是注入能量为1keV-10keV，剂量为1×1015-1×1016/cm2，BF2的情况是注入能量为5keV-50keV，剂量为1×1015-1×1016/cm2。
此时，向未掺杂的栅极55中导入与源极·漏极层82相同的P型杂质，可减少栅极55与硅衬底10的功函数差，降低阈值电压。
之后，经过用图8说明的工序，形成源极·漏极层81、83、84。在形成源极·漏极层84时，虽然向高电压PMOS区域HPR的栅极56中导入P型杂质，但在高电压PMOS区域HPR中，由于期望将栅极56保持为N型，所以在通过图10所示的工序将N型杂质的剂量变为4×1015/cm2以上的情况下，在形成源极·漏极层84时，将P型杂质的剂量变为4×1015/cm2以下。因为P(磷)一方比B(硼)更易活化，所以在剂量相同的情况下变为N型。
在形成源极·漏极层后，通过施加热处理，可恢复因离子注入产生的损伤。
下面，在图13所示的工序中，通过溅射法等形成钴(Co)等高熔点金属膜，以覆盖硅衬底10的整个表面，通过350℃-600℃的高温处理，在硅衬底10的暴露面或栅极54、55和56的暴露面与高熔点金属膜的接触部分形成硅化物膜。之后，去除未被硅化而残留的高熔点金属膜，并通过进行热处理，形成硅化钴膜(CoSi2)90，得到低电压对应的CMOS晶体管200A和高电压对应的CMOS晶体管200B。
[B-2.器件结构]
在图13中，仅在高电压对应的CMOS晶体管200B中配置埋置沟道型的PMOS晶体管，在低电压NMOS区域LNR和高电压NMOS区域HNR内形成表面沟道型的NMOS晶体管，在低电压PMOS区域LPR中形成表面沟道型的PMOS晶体管。
[B-3.作用效果]
通过将沟道结构形成为埋置沟道型，可缓和施加在沟道上的电场，提高载流子的迁移率。结果，在高电压对应的CMOS晶体管200B中，通过将PMOS晶体管形成为埋置沟道型，可比表面沟道型进一步提高漏极电流。
另外，除了高电压对应的PMOS晶体管，因为是表面沟道型，所以也可能存在热载流子应力下的可靠性或偏置温度应力下的可靠性(NBTI)降低，但由于低电压对应的CMOS晶体管内电场弱，所以难引起可靠性降低的问题。
另外，因为仅将高电压对应的CMOS晶体管形成为埋置沟道型，所以可促进半导体器件的细微化。
另外，如使用图10所进行的说明，在栅极形成前进行向低电压对应的PMOS晶体管以外的栅极的杂质导入，所以可与源极·漏极层形成时的杂质导入独立进行，可容易地控制杂质的导入量。
[B-4.变更例]
在形成用图10说明的杂质注入的N型非单晶硅膜50C时，通过以例如注入能量为3keV-20keV，剂量为1×1015-4×1015/cm2的条件注入氮(N)，可防止源极·漏极层84形成时导入的P型杂质(这里是硼)的扩散，可将栅极56保持为N型。
氮的注入条件最好是如下条件：以比源极·漏极层84形成时导入的P型杂质深的、未达到栅极绝缘膜的深度、并期望在P型杂质接近存在的位置处形成氮层。
通过导入氮，可提高NMOS晶体管的可靠性或驱动能力。
[C.实施例3]
[C-1.制造方法]
用图14-21来说明作为本发明实施例3的半导体器件制造方法的具有CMOS晶体管300A和CMOS晶体管300B的半导体器件的制造方法。低电压对应的CMOS晶体管300A和高电压对应的CMOS晶体管300B的结构表示在说明最终工序的图21中。与用图1-图9说明的低电压对应的CMOS晶体管100A和高电压对应的CMOS晶体管100B的制造方法相同的结构标以相同的标号，省略重复说明。
首先，如图14所示，经过用图1和图2说明的工序，在硅衬底10上的低电压NMOS区域LNR和低电压PMOS区域LPR上的整个表面上形成栅极绝缘膜41，另外，在高电压NMOS区域HNR和高电压PMOS区域HPR上的整个表面上形成栅极绝缘膜42，并高电压PMOS区域HPR中的硅衬底10的表面内形成低浓度杂质层30。
下面，在栅极绝缘膜41和栅极绝缘膜42的上部通过CVD法形成非单晶硅膜50A。该非单晶硅膜50A不包含杂质。
下面，在图14所示的工序中，通过照相平版印刷布图，以抗蚀刻掩模R31来仅覆盖低电压PMOS区域LPR上部以外的区域，向低电压NMOS区域LNR、高电压NMOS区域HNR和高电压PMOS区域HPR中离子注入P等N型杂质，形成N型非单晶硅膜50C。此时的离子注入条件是注入能量为5keV-30keV，剂量为4×1015-1×1016/cm2。
去除抗蚀刻掩模R31后，如图15所示，通过照相平版印刷布图，由抗蚀刻掩模R32来覆盖低电压PMOS区域LPR上部以外的区域，将B或BF2等P型杂质离子注入低电压PMOS区域LPR上的非单晶硅膜50A中，形成P型非单晶硅膜50D。
此时的离子注入条件为B的情况是注入能量为1keV-10keV，剂量为1×1015-1×1016/cm2，BF2的情况是注入能量为5keV-50keV，剂量为1×1015-1×1016/cm2。
去除抗蚀刻掩模R32后，在图16所示的工序中，通过溅射法等形成钴(Co)等高熔点金属膜，以覆盖非单晶硅膜50C和非单晶硅膜50D上的整个表面，通过350℃-600℃的高温处理，形成硅化物膜。之后，去除未被硅化而残留的高熔点金属膜，并通过进行热处理，形成硅化钴膜(CoSi2)91。
另外，在硅化钴膜91的整个表面上形成氮化硅膜SN。该氮化硅膜SN可用作硅化钴膜91的保护膜。
下面，在图17所示的工序中，通过照相平版印刷来布图非单晶硅膜50C和非单晶硅膜50D的同样，布图硅化钴膜91和氮化硅膜SN，在低电压NMOS区域LNR中形成栅极54，在低电压PMOS区域LPR中形成栅极57，在高电压NMOS区域HNR和高电压PMOS区域HPR中形成栅极56。在所有栅极的上部都残留硅化钴膜91和氮化硅膜SN。
之后，经过用图4-图6说明的工序，形成扩展层61-64，并形成用于保护栅极54、57和56侧壁的侧壁保护膜(侧壁绝缘膜)70。此时，还在硅化钴膜91和氮化硅膜SN的侧面上形成侧壁保护膜70。
下面，在图18所示工序中，通过照相平版印刷布图，由抗蚀刻掩模R33来覆盖低电压PMOS区域LPR上部以外的区域，另外，将栅极57、硅化钴膜91、氮化硅膜SN的叠层体和侧壁保护膜70作为注入掩模，以较高浓度将B或BF2等P型杂质离子注入低电压PMOS区域LPR中，在硅衬底10的表面内形成一对源极·漏极层82。
此时的离子注入条件为B的情况是注入能量为1keV-10keV，剂量为1×1015-1×1016/cm2，BF2的情况是注入能量为5keV-50keV，剂量为1×1015-1×1016/cm2。
通过相同的工序，在其它区域内也形成源极·漏极层。在形成源极·漏极层后，通过施加热处理，可恢复因离子注入产生的损伤。
图19表示在各区域中形成源极·漏极层的状态，在低电压NMOS区域LNR和高电压NMOS区域HNR的硅衬底10的表面内，较高浓度(注入能量为10keV-80keV，剂量为1×1015-6×1015/cm2)地导入As等N型杂质，形成一对源极·漏极层81和83，在高电压PMOS区域HPR的硅衬底10的表面内，以较低浓度导入B或BF2等P型杂质，形成一对源极·漏极层84。
此时的离子注入条件为B的情况是注入能量为1keV-10keV，剂量为1×1015-1×1016/cm2，BF2的情况是注入能量为5keV-50keV，剂量为1×1015-1×1016/cm2。
下面，在图20所示的工序中，通过溅射法等形成钴(Co)等高熔点金属膜，以覆盖硅衬底10的整个表面，通过350℃-600℃的高温处理，在硅衬底10的暴露面与高熔点金属膜的接触部分形成硅化物膜。因为在硅化钴膜91的上部形成氮化硅膜SN，所以可防止再形成硅化钴膜。
之后，去除未被硅化而残留的高熔点金属膜，并通过进行热处理，形成硅化钴膜(CoSi2)90。
最后，通过蚀刻去除各栅极上的氮化硅膜SN，可得到图21所示的低电压对应的CMOS晶体管300A和高电压对应的CMOS晶体管300B。也可不去除地保留各栅极上的氮化硅膜SN，并将图20的结构作为CMOS晶体管300A和300B。
[C-2.器件结构]
在图21中，仅在高电压对应的CMOS晶体管300B中配置埋置沟道型的PMOS晶体管，在低电压NMOS区域LNR和高电压NMOS区域HNR内形成表面沟道型的NMOS晶体管，在低电压PMOS区域LPR中形成表面沟道型的PMOS晶体管。
[C-3.作用效果]
通过将沟道结构形成为埋置沟道型，可缓和施加在沟道上的电场，提高载流子的迁移率。结果，在高电压对应的CMOS晶体管300B中，通过将PMOS晶体管形成为埋置沟道型，可比表面沟道型进一步提高漏极电流。
另外，除了高电压对应的PMOS晶体管，因为是表面沟道型，所以也可能存在热载流子应力下的可靠性或偏置温度应力下的可靠性(NBTI)降低，但由于低电压对应的CMOS晶体管内电场弱，所以难引起可靠性降低的问题。
另外，因为仅将高电压对应的CMOS晶体管形成为埋置沟道型，所以可促进半导体器件的细微化。
另外，如使用图14和图15所进行的说明，在栅极形成前进行向低电压对应的PMOS晶体管以外的栅极的杂质导入，所以可与源极·漏极层形成时的杂质导入独立进行，可容易地控制杂质的导入量。
[D.实施例4]
[D-1.制造方法]
用图22-26来说明作为本发明实施例4的半导体器件制造方法的具有CMOS晶体管200A和CMOS晶体管200B的半导体器件的制造方法。低电压对应的CMOS晶体管200A和高电压对应的CMOS晶体管200B的结构与图13所示结构相同。与用图1-图9说明的低电压对应的CMOS晶体管100A和高电压对应的CMOS晶体管100B的制造方法相同的结构标以相同的标号，省略重复说明。
首先，如图22所示，经过用图1和图2说明的工序，在硅衬底10上的低电压NMOS区域LNR和低电压PMOS区域LPR上的整个表面上形成栅极绝缘膜41，另外，在高电压NMOS区域HNR和高电压PMOS区域HPR上的整个表面上形成栅极绝缘膜42，并高电压PMOS区域HPR中的硅衬底10的表面内形成低浓度杂质层30。
下面，在栅极绝缘膜41和42的上部通过CVD法形成非单晶硅膜50A。该非单晶硅膜50A不包含杂质。
下面，在图22所示的工序中，通过照相平版印刷布图，以抗蚀刻掩模R21来仅覆盖低电压PMOS区域LPR上部以外的区域，向低电压NMOS区域LNR、高电压NMOS区域HNR和高电压PMOS区域HPR中离子注入P等N型杂质，形成N型非单晶硅膜50C。此时的离子注入条件是注入能量为5keV-30keV，剂量为4×1015-1×1016/cm2。
去除抗蚀刻掩模R21后，如图23所示，通过照相平版印刷来布图N型非单晶硅膜50A和N型非单晶硅膜50C，在低电压NMOS区域LNR中形成栅极54，在低电压PMOS区域LPR中形成栅极55，在高电压NMOS区域HNR和高电压PMOS区域HPR中形成栅极56。
下面，在图24所示工序中，通过照相平版印刷布图，由抗蚀刻掩模R41来覆盖高电压NMOS区域HNR上部以外的区域，另外，将栅极56作为注入掩模，在高电压NMOS区域HNR中的硅衬底10的表面内，通过离子注入将As和P(也可以是两者的情况)等N型杂质导入较低浓度(N-)内，形成一对扩展层63。此时的离子注入条件为As的情况是注入能量为10keV-200keV，剂量为5×1011-5×1014/cm2，P的情况是注入能量为10keV-50keV，剂量为5×1011-5×1014/cm2。
下面，在图25所示工序中，通过照相平版印刷布图，由抗蚀刻掩模R42来覆盖低电压NMOS区域LNR上部以外的区域，另外，将栅极54作为注入掩模，在低电压NMOS区域LNR中的硅衬底10的表面内，通过离子注入将As等N型杂质导入较低浓度(N-)内，形成一对扩展层61。此时的离子注入条件为注入能量为0.2keV-10keV，剂量为1×1014-2×1015/cm2。
下面，在图26所示工序中，通过照相平版印刷布图，由抗蚀刻掩模R43来覆盖低电压PMOS区域LPR上部和高电压NMOS区域HNR上部以外的区域，另外，将栅极55和56作为注入掩模，在低电压PMOS区域LPR和高电压NMOS区域HNR中的硅衬底10的表面内，通过离子注入将B或BF2等P型杂质导入较低浓度(P-)内，分别形成一对扩展层62和64。此时的离子注入条件为B的情况是注入能量为1keV-10keV，剂量为1×1015-1×1016/cm2，BF2的情况是注入能量为5keV-50keV，剂量为1×1015-1×1016/cm2。
下面，经过使用图12和图13说明的工序，可得到图13所示的低电压对应的CMOS晶体管200A和高电压对应的CMOS晶体管200B。
[D-2.作用效果]
根据本实施例的制造方法，如图26所示，将栅极55和56作为注入掩模，在低电压PMOS区域LPR和高电压NMOS区域HNR中的硅衬底10的表面内，同时形成一对扩展层62和64，所以可消减形成扩展层所用的工序。
即，因为在高电压PMOS区域HPR中形成埋置沟道型的PMOS，所以沟道形成位置不在栅极绝缘膜的正下方，因为变为低浓度杂质层30的下部，或因为变为离开栅极绝缘膜的位置，所以实效电场比表面沟道型的小。
结果，载流子向栅极绝缘膜的充填概率降低，即使漏极电场强，可靠性也降低。因此，即使在与低电压对应的PMOS晶体管相同的条件下形成扩展层，因为不会损害耐热载流子性能或耐NBTI性能，所以可采用同时形成扩展层62和64的工序。
在用图39-图47说明的现有制造方法中，因为所有MOS晶体管都是表面沟道型，所以每个MOS晶体管中都必需形成扩展层，为了形成四种MOS晶体管，就必需四次扩展层形成工序，但根据本实施例的制造方法，通过三次工序就可完成，所以可将工序消减到3/4。
虽然表示了本实施例的制造方法适用于具有CMOS晶体管200A和CMOS晶体管200B的半导体器件的制造方法的实例，但不用说，也可适用于具有CMOS晶体管100A和CMOS晶体管100B的半导体器件的制造方法、或具有CMOS晶体管300A和CMOS晶体管300B的半导体器件的制造方法。
[E.实施例5]
[E-1.制造方法]
用图27-29来说明作为本发明实施例5的半导体器件制造方法的具有CMOS晶体管400A和CMOS晶体管400B的半导体器件的制造方法。低电压对应的CMOS晶体管400A和高电压对应的CMOS晶体管400B的结构如说明最终工序的图30所示。
本实施例的制造方法中与用图22-图26说明的实施例3的制造方法相同的结构标以相同的标号，省略重复说明。
即，经过用图22-图25说明的工序，在低电压NMOS区域LNR和高电压NMOS区域HNR中的硅衬底10表面内分别形成扩展层61和63之后，在图27所示的工序中，通过照相平版印刷布图，以抗蚀刻掩模R51来覆盖低电压PMOS区域LPR上部以外的区域，另外，将栅极55作为注入掩模，在低电压PMOS区域LPR中的硅衬底10的表面内，通过离子注入将B或BF2等P型杂质导入较低浓度(P-)内，形成一对扩展层62。此时的离子注入条件为B的情况是注入能量为1keV-10keV，剂量为1×1015-1×1016/cm2，BF2的情况是注入能量为5keV-50keV，剂量为1×1015-1×1016/cm2。
之后，经过用图12说明的工序，如图28所示，在低电压NMOS区域LNR、低电压PMOS区域LPR、高电压NMOS区域HNR和高电压PMOS区域HPR中的硅衬底10的表面内分别形成一对源极·漏极层81、82、83和84。
如图28所示，在低电压NMOS区域LNR、低电压PMOS区域LPR和高电压NMOS区域HNR中虽然分别具有一对扩展层61、62和63，但在高电压PMOS区域HPR中不形成扩展层。
之后，经过用图13说明的工序，得到图29所示的低电压对应的CMOS晶体管400A和高电压对应的CMOS晶体管400B。
[E-2.器件结构]
如图29所示，高电压对应的CMOS晶体管400B的PMOS晶体管是埋置沟道型，为没有扩展层的结构。
[E-3.作用效果]
根据本实施例的制造方法，因为在高电压对应的CMOS晶体管400B的PMOS晶体管内没有形成扩展层，所以可消减用于形成扩展层的工序。
因此，由于可省略扩展层，所以CMOS晶体管400B的PMOS晶体管是埋置沟道型。
即，如图29所示，在上述埋置沟道型的PMOS晶体管中，作为P+的一对源极·漏极层84中连接P-的低浓度杂质层30，当向漏极施加电压时，由于过渡层向低浓度杂质层30延伸，所以容易形成沟道，即使不存在扩展层，也可正常导通动作。
在用图39-图47说明的现有制造方法中，因为所有MOS晶体管都是表面沟道型，所以每个MOS晶体管中都必需形成扩展层，为了形成四种MOS晶体管，就必需四次扩展层形成工序，但根据本实施例的制造方法，通过三次工序就可完成，所以可将工序消减到3/4。
发明效果
根据本发明权利要求1所述的半导体器件，因为仅第二PMOS晶体管为埋置沟道型的MOS晶体管，所以可缓和施加在沟道上的电场，提高载流子的迁移率，从而提高漏极电流。另外，因为在沟道附近的电场弱的第一NMOS晶体管和第一PMOS晶体管是表面沟道型的MOS晶体管，所以难以引起热载流子应力下的可靠性或偏置温度应力下的可靠性降低的问题。另外，因为仅在第二PMOS晶体管中适用难以细微化的埋置沟道型，所以可促进半导体器件的细微化。
根据本发明权利要求2所述的半导体器件，由于配置在第一PMOS晶体管的栅极绝缘膜正下方的P型杂质层的存在，在半导体衬底内部形成沟道，可将第二PMOS晶体管确定形成为埋置沟道型。
根据本发明权利要求3所述的半导体器件，因为一对P型源极·漏极层包含一对P型扩展层，所以可抑制短沟道效应。
根据本发明权利要求4所述的半导体器件，因为第二PMOS晶体管的栅极较高浓度地包含N型杂质，所以可降低该栅极的电阻。
根据本发明权利要求5所述的半导体器件的制造方法，因为通过工序(d)和工序(e)，在栅极形成前进行栅极的杂质导入，所以可与源极·漏极层形成时的杂质导入独立进行，可容易地控制杂质的导入量。另外，在栅极由例如非单晶硅和金属膜或硅化膜的多层膜构成的情况下，因为不能在源极·漏极层形成时的杂质导入的同时导入杂质，所以是有效的方法。
根据本发明权利要求6所述的半导体器件的制造方法，因为通过工序(e)，在栅极形成前进行对至少所述第一NMOS晶体管、所述第二NMOS晶体管和所述第二PMOS晶体管的栅极的杂质导入，所以可与源极·漏极层形成时的杂质导入独立进行，可容易地控制杂质的导入量。
根据本发明权利要求7所述的半导体器件的制造方法，因为可在源极·漏极形成时进行向第一PMOS晶体管的栅极的杂质导入，所以可简化制造工序。
根据本发明权利要求8所述的半导体器件的制造方法，因为在栅极形成前也可进行对第一PMOS晶体管的栅极的杂质导入，所以可与源极·漏极层形成时的杂质导入独立进行，可容易地控制杂质的导入量。
根据本发明权利要求9所述的半导体器件的制造方法，因为第一浓度、即包含于栅极中的杂质浓度大于第二浓度、即包含于源极·漏极层中的杂质浓度，所以可控制阈值电压。
根据本发明权利要求10所述的半导体器件的制造方法，因为不仅向第一NMOS区域、第一PMOS区域、第二NMOS区域和第二PMOS区域的非单晶硅膜中导入N型杂质，而且还导入氮，所以可防止源极·漏极层形成时导入的P型杂质扩散，可将栅极保持为N型。
根据本发明权利要求11所述的半导体器件的制造方法，因为将在第一和第二PMOS区域中形成的、各个栅极作为注入掩模来使用，同时离子注入P型杂质，分别形成一对P型扩展层，所以可消减用于形成扩展层的工序。
根据本发明权利要求12所述的半导体器件的制造方法，因为将在第一PMOS区域中形成的栅极作为注入掩模来使用，仅在第一PMOS区域的所述半导体衬底的表面内形成一对P型扩展层，所以可消减用于形成扩展层的工序。

Claims (12)

1.一种半导体器件，具备：分别配置在半导体衬底表面内规定的第一NMOS区域和第一PMOS区域中的第一NMOS晶体管和第一PMOS晶体管，和分别配置在半导体衬底表面内规定的第二NMOS区域和第二PMOS区域中的第二NMOS晶体管和第二PMOS晶体管；
所述第二NMOS晶体管和所述第二PMOS晶体管分别比所述第一NMOS晶体管和所述第一PMOS晶体管的动作电压高；
所述第二PMOS晶体管是在所述半导体器件内部形成沟道的埋置沟道型的MOS晶体管；
所述第一NMOS晶体管、所述第一PMOS晶体管和所述第二NMOS晶体管是在所述半导体衬底的表面内形成沟道的表面沟道型的MOS晶体管。
2.根据权利要求1所述的半导体器件，其中，所述第二PMOS晶体管具有：栅极绝缘膜，选择地配置在所述第二PMOS区域的所述半导体衬底的表面上；栅极，配置在所述栅极绝缘膜上；P型杂质层，配置在所述栅极绝缘膜正下方的所述半导体衬底的表面内；和一对P型源极·漏极层，配置在所述栅极的侧面外方的所述半导体衬底的表面内，与所述杂质层接触；
所述杂质层的杂质浓度比所述P型源极·漏极层的低。
3.根据权利要求2所述的半导体器件，其中，所述一对P型源极·漏极层包含一对P型扩展层，从彼此相向的端缘部相对延伸。
4.根据权利要求2所述的半导体器件，其中，所述栅极包含比所述杂质层浓度高的N型杂质。
5.一种半导体器件的制造方法，具备：
工序(a)在半导体衬底的表面内规定用于形成第一NMOS晶体管和第一PMOS晶体管的第一NMOS区域和第一PMOS区域，并规定用于形成动作电压比所述第一NMOS晶体管高的第二NMOS晶体管的第二NMOS区域，和用于形成动作电压比所述第一PMOS晶体管高的第二PMOS晶体管的第二PMOS区域；
工序(b)在所述第一NMOS区域和所述第一PMOS区域中形成第一栅极绝缘膜，在所述第二NMOS区域和所述第二PMOS区域中形成比所述第一栅极绝缘膜厚的第二栅极绝缘膜；
工序(c)在第二PMOS区域的所述半导体衬底的表面内形成P型杂质层；
工序(d)在所述第一和第二栅极绝缘膜上形成包含N型杂质的非单晶硅膜；
工序(e)仅在所述第一PMOS区域的所述非单晶硅膜内导入P型杂质；和
工序(f)布图所述非单晶硅膜，在所述第一NMOS区域、所述第一PMOS区域、所述第二NMOS区域和所述第二PMOS区域中分别形成栅极；
在所述非单晶硅膜中所含的N型杂质浓度比所述杂质层浓度高；
在所述第一PMOS区域的所述非单晶硅膜中所含的P型杂质浓度比所述杂质层的浓度高。
6.一种半导体器件的制造方法，具备：
工序(a)在半导体衬底的表面内规定用于形成第一NMOS晶体管和第一PMOS晶体管的第一NMOS区域和第一PMOS区域，并规定用于形成动作电压比所述第一NMOS晶体管高的第二NMOS晶体管的第二NMOS区域，和用于形成动作电压比所述第一PMOS晶体管高的第二PMOS晶体管的第二PMOS区域；
工序(b)在所述第一NMOS区域和所述第一PMOS区域中形成第一栅极绝缘膜，在所述第二NMOS区域和所述第二PMOS区域中形成比所述第一栅极绝缘膜厚的第二栅极绝缘膜；
工序(c)在第二PMOS区域的所述半导体衬底的表面内形成P型杂质层；
工序(d)在所述第一和第二栅极绝缘膜上形成不包含杂质的非单晶硅膜；
工序(e)仅在所述第一NMOS区域、所述第一PMOS区域和所述第二PMOS区域的所述非单晶硅膜内以第一浓度导入N型杂质；和
工序(f)使用所述非单晶硅膜，在所述第一NMOS区域、所述第一PMOS区域、所述第二NMOS区域和所述第二PMOS区域中分别形成栅极，并以第二浓度在所述第一PMOS区域内形成的栅极中包含P型杂质；
在所述非单晶硅膜中所含的N型杂质的所述第一浓度比所述杂质层浓度高；
在所述第一PMOS区域形成的栅电极中所含的P型杂质的所述第二浓度比所述杂质层浓度高。
7.根据权利要求6所述的半导体器件的制造方法，其中，所述工序(f)包含如下工序：在布图所述非单晶硅膜之后，在形成构成所述第一PMOS晶体管的源极·漏极时，以所述第二浓度将P型杂质导入形成于所述第一PMOS区域的所述栅极中。
8.根据权利要求6所述的半导体器件的制造方法，其中，所述工序(f)包含如下工序：在以所述第二浓度将P型杂质导入形成于所述第一PMOS区域的所述非单晶硅膜之后，布图所述非单晶硅膜。
9.根据权利要求6所述的半导体器件的制造方法，其中，所述第一浓度大于所述第二浓度。
10.根据权利要求6所述的半导体器件的制造方法，其中，所述工序(e)包含如下工序：向所述第一NMOS区域、所述第二NMOS区域和所述第二PMOS区域的所述非单晶硅膜中导入氮。
11.根据权利要求5或6所述的半导体器件的制造方法，其中，还包括工序(g)，在布图所述非单晶硅膜之后，通过离子注入杂质，在所述栅极的侧面外方的所述半导体衬底的表面内形成一对扩展层，所述工序(g)包含以下工序：将在所述第一和第二PMOS区域中形成的各所述栅极用作注入掩模，同时离子注入P型杂质，分别形成一对P型扩展层。
12.根据权利要求5或6所述的半导体器件的制造方法，其中，还包括工序(g)，在布图所述非单晶硅膜之后，通过离子注入杂质，在所述栅极的侧面外方的所述半导体衬底的表面内形成一对扩展层，所述工序(g)包含以下工序：将在所述第一PMOS区域中形成的所述栅极用作注入掩模，仅在所述第一PMOS区域的所述半导体衬底的表面内形成一对P型扩展层。
CNB021185301A 2001-05-02 2002-04-02 半导体器件及其制造方法 Expired - Fee Related CN1213480C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001135356A JP4811895B2 (ja) 2001-05-02 2001-05-02 半導体装置およびその製造方法
JP135356/2001 2001-05-02
JP135356/01 2001-05-02

Publications (2)

Publication Number Publication Date
CN1384547A CN1384547A (zh) 2002-12-11
CN1213480C true CN1213480C (zh) 2005-08-03

Family

ID=18982834

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021185301A Expired - Fee Related CN1213480C (zh) 2001-05-02 2002-04-02 半导体器件及其制造方法

Country Status (6)

Country Link
US (1) US6740939B2 (zh)
JP (1) JP4811895B2 (zh)
KR (1) KR100463970B1 (zh)
CN (1) CN1213480C (zh)
DE (1) DE10214105A1 (zh)
TW (1) TW535262B (zh)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7825488B2 (en) * 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
US8513087B2 (en) * 2002-08-14 2013-08-20 Advanced Analogic Technologies, Incorporated Processes for forming isolation structures for integrated circuit devices
US7667268B2 (en) * 2002-08-14 2010-02-23 Advanced Analogic Technologies, Inc. Isolated transistor
DE10300687A1 (de) * 2003-01-10 2004-07-22 Infineon Technologies Ag Integrierte Halbleiterschaltung insbesondere Halbleiterspeicherschaltung und Herstellungsverfahren dafür
US20040238896A1 (en) * 2003-06-02 2004-12-02 Marie Mochizuki Semiconductor device
JP4138601B2 (ja) * 2003-07-14 2008-08-27 セイコーエプソン株式会社 半導体装置の製造方法
JP5224633B2 (ja) 2004-03-30 2013-07-03 キヤノン株式会社 半導体装置の製造方法
US7078278B2 (en) * 2004-04-28 2006-07-18 Advanced Micro Devices, Inc. Dual-metal CMOS transistors with tunable gate electrode work function and method of making the same
KR101051956B1 (ko) * 2004-05-03 2011-07-26 매그나칩 반도체 유한회사 반도체 소자의 제조방법
WO2006030522A1 (ja) * 2004-09-17 2006-03-23 Sharp Kabushiki Kaisha 薄膜半導体装置及びその製造方法
JP2006108310A (ja) 2004-10-04 2006-04-20 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
JP4541902B2 (ja) 2005-01-06 2010-09-08 富士通セミコンダクター株式会社 半導体装置の製造方法
US7067365B1 (en) * 2005-05-26 2006-06-27 United Microelectronics Corp. High-voltage metal-oxide-semiconductor devices and method of making the same
JP2007019396A (ja) * 2005-07-11 2007-01-25 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置およびその製造方法
JP5113331B2 (ja) * 2005-12-16 2013-01-09 ルネサスエレクトロニクス株式会社 半導体装置
US7696053B2 (en) * 2005-12-27 2010-04-13 Dongbu Hitek Co., Ltd. Implantation method for doping semiconductor substrate
JP5038633B2 (ja) * 2006-02-14 2012-10-03 株式会社東芝 半導体装置及びその製造方法
US7750416B2 (en) 2006-05-03 2010-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Modifying work function in PMOS devices by counter-doping
JP2007305925A (ja) * 2006-05-15 2007-11-22 Matsushita Electric Ind Co Ltd 固体撮像装置
US7682890B2 (en) * 2006-08-18 2010-03-23 United Microelectronics Corp. Method of fabricating semiconductor device
US7764046B2 (en) 2006-08-31 2010-07-27 Semiconductor Energy Laboratory Co., Ltd. Power storage device and semiconductor device provided with the power storage device
US7868414B2 (en) * 2007-03-28 2011-01-11 Advanced Analogic Technologies, Inc. Isolated bipolar transistor
US7750345B2 (en) * 2007-05-18 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100937665B1 (ko) * 2007-12-27 2010-01-19 주식회사 동부하이텍 노어 플래쉬 메모리 제조방법
SG165252A1 (en) * 2009-03-25 2010-10-28 Unisantis Electronics Jp Ltd Semiconductor device and production method therefor
JP5032532B2 (ja) * 2009-06-05 2012-09-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
JP5006378B2 (ja) * 2009-08-11 2012-08-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
JP5006379B2 (ja) * 2009-09-16 2012-08-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US8247280B2 (en) * 2009-10-20 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of low and high voltage CMOS devices
JP5141667B2 (ja) * 2009-11-13 2013-02-13 富士通セミコンダクター株式会社 半導体装置とその製造方法
US8008146B2 (en) * 2009-12-04 2011-08-30 International Business Machines Corporation Different thickness oxide silicon nanowire field effect transistors
JP6008377B2 (ja) * 2010-03-03 2016-10-19 ルネサスエレクトロニクス株式会社 Ｐチャネル型パワーｍｏｓｆｅｔ
WO2011135945A1 (ja) * 2010-04-28 2011-11-03 シャープ株式会社 半導体装置、表示装置、並びに半導体装置及び表示装置の製造方法
JP5623898B2 (ja) * 2010-12-21 2014-11-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5241883B2 (ja) * 2011-05-02 2013-07-17 キヤノン株式会社 固体撮像装置及びこれを用いたカメラ
US9209098B2 (en) 2011-05-19 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. HVMOS reliability evaluation using bulk resistances as indices
CN103175757B (zh) * 2011-12-21 2015-04-08 上海华虹宏力半导体制造有限公司 测定表面沟道pmos多晶硅栅硼向金属或金属硅化物扩散的方法
KR20130077213A (ko) * 2011-12-29 2013-07-09 삼성전자주식회사 반도체 소자의 제조 방법
US9678617B2 (en) * 2013-01-14 2017-06-13 Patrick Soon-Shiong Shared real-time content editing activated by an image
CN104051344B (zh) * 2013-03-15 2017-05-10 台湾积体电路制造股份有限公司 半导体布置及其形成
US9437494B2 (en) * 2013-03-15 2016-09-06 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof
US9373501B2 (en) * 2013-04-16 2016-06-21 International Business Machines Corporation Hydroxyl group termination for nucleation of a dielectric metallic oxide
US9269626B2 (en) * 2014-02-06 2016-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and method for manufacturing thereof
JP6560541B2 (ja) * 2015-06-08 2019-08-14 ローム株式会社 半導体装置
CN107305868A (zh) * 2016-04-22 2017-10-31 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
TWI713117B (zh) * 2017-01-05 2020-12-11 聯華電子股份有限公司 製作金屬閘極結構的方法
US10586865B2 (en) * 2017-09-29 2020-03-10 Cirrus Logic, Inc. Dual gate metal-oxide-semiconductor field-effect transistor
US20200020707A1 (en) * 2018-07-13 2020-01-16 Ememory Technology Inc. Semiconductor processing method for manufacturing antifuse structure with improved immunity against erroneous programming
JP2020057639A (ja) * 2018-09-28 2020-04-09 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2571178B1 (fr) * 1984-09-28 1986-11-21 Thomson Csf Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication
US5047358A (en) * 1989-03-17 1991-09-10 Delco Electronics Corporation Process for forming high and low voltage CMOS transistors on a single integrated circuit chip
US5468666A (en) * 1993-04-29 1995-11-21 Texas Instruments Incorporated Using a change in doping of poly gate to permit placing both high voltage and low voltage transistors on the same chip
US5472887A (en) * 1993-11-09 1995-12-05 Texas Instruments Incorporated Method of fabricating semiconductor device having high-and low-voltage MOS transistors
US5880502A (en) * 1996-09-06 1999-03-09 Micron Display Technology, Inc. Low and high voltage CMOS devices and process for fabricating same
JP3304803B2 (ja) 1997-02-07 2002-07-22 ヤマハ株式会社 多電源半導体装置の製造方法
US5953599A (en) * 1997-06-12 1999-09-14 National Semiconductor Corporation Method for forming low-voltage CMOS transistors with a thin layer of gate oxide and high-voltage CMOS transistors with a thick layer of gate oxide
JP2000077613A (ja) * 1998-08-28 2000-03-14 Nec Corp 半導体装置の製造方法
JP2000077536A (ja) * 1998-09-03 2000-03-14 Hitachi Ltd 半導体装置の製造方法
JP2000269357A (ja) * 1999-03-16 2000-09-29 Nec Corp 半導体装置の製造方法
JP2001015736A (ja) * 1999-06-29 2001-01-19 Sony Corp 半導体装置の製造方法
JP2001044426A (ja) * 1999-07-30 2001-02-16 Nec Corp ｐチャネルＭＯＳトランジスタおよび半導体装置の製造方法
JP3472727B2 (ja) * 1999-08-13 2003-12-02 Ｎｅｃエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US6448121B1 (en) * 2000-05-31 2002-09-10 Texas Instruments Incorporated High threshold PMOS transistor in a surface-channel process

Also Published As

Publication number Publication date
US6740939B2 (en) 2004-05-25
US20020164858A1 (en) 2002-11-07
CN1384547A (zh) 2002-12-11
TW535262B (en) 2003-06-01
JP4811895B2 (ja) 2011-11-09
KR100463970B1 (ko) 2005-01-03
KR20020084898A (ko) 2002-11-13
DE10214105A1 (de) 2002-11-14
JP2002329793A (ja) 2002-11-15

Similar Documents

Publication Publication Date Title
CN1213480C (zh) 半导体器件及其制造方法
CN100336228C (zh) 半导体器件
CN1187811C (zh) 半导体装置及其制造方法
CN1870271A (zh) 具有凹沟道结构单元晶体管的半导体器件及其制造方法
CN1192051A (zh) 半导体器件及其制造方法
CN1249816C (zh) 半导体装置及其制造方法
CN1873953A (zh) 半导体元件及其制造方法
CN1449040A (zh) 半导体集成电路器件及其制造方法
CN1218399C (zh) 绝缘栅双极晶体管
CN1885556A (zh) 半导体器件及其制造方法
CN1788354A (zh) 半导体装置及其制造方法
CN1825568A (zh) 制造半导体集成电路的方法
CN1881548A (zh) 半导体器件制造方法
CN1303698C (zh) 半导体器件及其制造方法
CN1759468A (zh) 半导体衬底和场效应晶体管以及它们的制造方法
CN1790743A (zh) 晶体管及其制造方法
CN101069279A (zh) 半导体器件及其制造方法
CN1310323C (zh) 半导体装置
CN1421914A (zh) 半导体装置及其制造方法
CN101030598A (zh) 半导体装置及其制造方法
CN1402356A (zh) 纵向结构的半导体器件
CN1801491A (zh) 半导体器件及其制造方法
CN1153301C (zh) 半导体器件及其制造方法
CN1534797A (zh) 半导体装置以及半导体装置的制造方法
CN1092402C (zh) 半导体集成电路器件

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050803

Termination date: 20140402