JP2001044426A - ｐチャネルＭＯＳトランジスタおよび半導体装置の製造方法 - Google Patents
ｐチャネルＭＯＳトランジスタおよび半導体装置の製造方法Info
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
Abstract
(57)【要約】
【課題】 スロートラップ劣化を減少させることができ
るｐチャネルＭＯＳトランジスタ、及びこのｐチャネル
ＭＯＳトランジスタを用いた半導体装置の製造方法を提
供する。 【解決手段】 ゲート電極１４とゲート酸化膜１３との
ゲート界面１５を含むゲート界面近傍に、ｎ型不純物の
注入により、ゲート酸化膜１３のエネルギポテンシャル
を変化させスロートラップによって引き起こされる閾値
電圧の変動を減少させるｎ型不純物領域１６を有する。
るｐチャネルＭＯＳトランジスタ、及びこのｐチャネル
ＭＯＳトランジスタを用いた半導体装置の製造方法を提
供する。 【解決手段】 ゲート電極１４とゲート酸化膜１３との
ゲート界面１５を含むゲート界面近傍に、ｎ型不純物の
注入により、ゲート酸化膜１３のエネルギポテンシャル
を変化させスロートラップによって引き起こされる閾値
電圧の変動を減少させるｎ型不純物領域１６を有する。
Description
【０００１】
【発明の属する技術分野】この発明は、ｐチャネルＭＯ
Ｓトランジスタおよび半導体装置の製造方法に関し、特
に、スロートラップによる影響を減少させたｐチャネル
ＭＯＳトランジスタおよびこのｐチャネルＭＯＳトラン
ジスタを用いた半導体装置の製造方法に関する。
Ｓトランジスタおよび半導体装置の製造方法に関し、特
に、スロートラップによる影響を減少させたｐチャネル
ＭＯＳトランジスタおよびこのｐチャネルＭＯＳトラン
ジスタを用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、一つのチップ内で、ｐチャネルＭ
ＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）トランジスタとｎチャネルＭＯＳトランジスタ
を組み合わせて構成したＣＭＯＳ（ｃｏｍｐｌｅｍｅｎ
ｔａｌｙ ＭＯＳ）が知られている。
ＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）トランジスタとｎチャネルＭＯＳトランジスタ
を組み合わせて構成したＣＭＯＳ（ｃｏｍｐｌｅｍｅｎ
ｔａｌｙ ＭＯＳ）が知られている。
【０００３】ＣＭＯＳを構成するｐチャネルＭＯＳトラ
ンジスタは、基本的に、シリコン基板の表面にゲート酸
化膜（ＳｉＯ2 ）を介してゲート電極が設けられた構造
を有しており、ゲート電極を形成するゲートポリシリコ
ンには、ホウ素（Ｂ）等のｐ型不純物のみがイオン注入
により導入される。
ンジスタは、基本的に、シリコン基板の表面にゲート酸
化膜（ＳｉＯ2 ）を介してゲート電極が設けられた構造
を有しており、ゲート電極を形成するゲートポリシリコ
ンには、ホウ素（Ｂ）等のｐ型不純物のみがイオン注入
により導入される。
【０００４】このようなＣＭＯＳを製品として出荷する
際や試作した場合等には、シリコン基板を反転させるよ
うなバイアスをゲートにかけると共に温度を上げてスト
レス状態を加速する、反転ＢＴ（ｂｉａｓ ｔｅｍｐｅ
ｒａｔｕｒｅ）ストレスによる試験が行われる。このと
き、スロートラップが発生する。スロートラップは、Ｂ
Ｔ劣化とも言い、積層されたシリコン基板とゲート酸化
膜との境界面、即ち、ゲート酸化膜／シリコン基板界面
のホール（正孔）トラップを原因として発生する。
際や試作した場合等には、シリコン基板を反転させるよ
うなバイアスをゲートにかけると共に温度を上げてスト
レス状態を加速する、反転ＢＴ（ｂｉａｓ ｔｅｍｐｅ
ｒａｔｕｒｅ）ストレスによる試験が行われる。このと
き、スロートラップが発生する。スロートラップは、Ｂ
Ｔ劣化とも言い、積層されたシリコン基板とゲート酸化
膜との境界面、即ち、ゲート酸化膜／シリコン基板界面
のホール（正孔）トラップを原因として発生する。
【０００５】図９は、スロートラップ発生状態を示し、
（ａ）はＢＴストレス状態の概念説明図、（ｂ）は正の
固定電荷蓄積状態の概念説明図、（ｃ）は閾値電圧シフ
ト状態をグラフで示す説明図である。
（ａ）はＢＴストレス状態の概念説明図、（ｂ）は正の
固定電荷蓄積状態の概念説明図、（ｃ）は閾値電圧シフ
ト状態をグラフで示す説明図である。
【０００６】図９に示すように、ゲートにマイナス電位
Ｖｇ［Ｖ］、ソース、ドレイン及び基板に０［Ｖ］が印
加されて（（ａ）参照）、反転ＢＴストレス状態におか
れたＭＯＳ構造を有する素子は、ゲート酸化膜に正の固
定電荷（ホール）がどんどん捉えられ蓄積してしまう
（（ｂ）参照）。この結果、界面準位が増加し、閾値電
圧Ｖｔｈのシフト（（ｃ）参照）更にオン電流（Ｉｏ
ｎ）の劣化をもたらす。なお、（ｃ）において、横軸は
ストレス時間、縦軸は閾値電圧のシフト率を示す。
Ｖｇ［Ｖ］、ソース、ドレイン及び基板に０［Ｖ］が印
加されて（（ａ）参照）、反転ＢＴストレス状態におか
れたＭＯＳ構造を有する素子は、ゲート酸化膜に正の固
定電荷（ホール）がどんどん捉えられ蓄積してしまう
（（ｂ）参照）。この結果、界面準位が増加し、閾値電
圧Ｖｔｈのシフト（（ｃ）参照）更にオン電流（Ｉｏ
ｎ）の劣化をもたらす。なお、（ｃ）において、横軸は
ストレス時間、縦軸は閾値電圧のシフト率を示す。
【０００７】図１０は、ホールトラップによる電子と正
孔の動きを示し、（ａ）は概念説明図、（ｂ）は模式図
である。図１０に示すように、ＣＭＯＳがＢＴ試験によ
るストレス状態におかれると、ゲート酸化膜／シリコン
基板界面の周辺に、ホールトラップが形成され、ゲート
酸化膜に正の固定電荷が捉えられてしまう（（ａ）参
照）。ゲート酸化膜に捉えられた正の固定電荷が増える
ことは、閾値電圧の変化をもたらす。
孔の動きを示し、（ａ）は概念説明図、（ｂ）は模式図
である。図１０に示すように、ＣＭＯＳがＢＴ試験によ
るストレス状態におかれると、ゲート酸化膜／シリコン
基板界面の周辺に、ホールトラップが形成され、ゲート
酸化膜に正の固定電荷が捉えられてしまう（（ａ）参
照）。ゲート酸化膜に捉えられた正の固定電荷が増える
ことは、閾値電圧の変化をもたらす。
【０００８】つまり、ゲートにマイナス電位が印加され
ることにより、ゲートポリシリコンの電子（図中、黒丸
参照）がシリコン基板側に移動してインパクトイオン化
を引き起こし、電子と正孔（図中、白丸参照）になる
が、そのとき、電子は、そのままシリコン基板側で基板
電流となり（（ｂ）参照）、正孔は、逆に絶縁膜である
ゲート酸化膜側に飛び込み、ゲート酸化膜に捕まってし
まう（（ａ），（ｂ）参照）。この結果、ゲート酸化膜
に正孔が溜まってしまうことになり、閾値電圧がシフト
することになる。
ることにより、ゲートポリシリコンの電子（図中、黒丸
参照）がシリコン基板側に移動してインパクトイオン化
を引き起こし、電子と正孔（図中、白丸参照）になる
が、そのとき、電子は、そのままシリコン基板側で基板
電流となり（（ｂ）参照）、正孔は、逆に絶縁膜である
ゲート酸化膜側に飛び込み、ゲート酸化膜に捕まってし
まう（（ａ），（ｂ）参照）。この結果、ゲート酸化膜
に正孔が溜まってしまうことになり、閾値電圧がシフト
することになる。
【０００９】この閾値電圧Ｖｔｈがシフトするという現
象は、スロートラップによる場合の他、ボロン突き抜け
による場合がある。
象は、スロートラップによる場合の他、ボロン突き抜け
による場合がある。
【００１０】図１１は、閾値電圧Ｖｔｈのシフトの概念
を示し、（ａ）はボロン突き抜けによる場合の説明図、
（ｂ）はスロートラップによる場合の説明図である。
を示し、（ａ）はボロン突き抜けによる場合の説明図、
（ｂ）はスロートラップによる場合の説明図である。
【００１１】図１１に示すように、ボロン突き抜けによ
る閾値電圧Ｖｔｈシフトの場合（（ａ）参照）、ゲート
へのボロン注入後の熱処理（活性化、層間膜）によっ
て、ゲート酸化膜及びシリコン基板にボロンが拡散し、
ウェル濃度が変化する。このため、酸化膜特性が劣化し
て閾値電圧Ｖｔｈのシフトを引き起こす。
る閾値電圧Ｖｔｈシフトの場合（（ａ）参照）、ゲート
へのボロン注入後の熱処理（活性化、層間膜）によっ
て、ゲート酸化膜及びシリコン基板にボロンが拡散し、
ウェル濃度が変化する。このため、酸化膜特性が劣化し
て閾値電圧Ｖｔｈのシフトを引き起こす。
【００１２】一方、スロートラップによる閾値電圧Ｖｔ
ｈシフトの場合（（ｂ）参照）、低電圧・高温の電界ス
トレスを与えることによってゲート酸化膜に正孔が溜ま
ってしまい、閾値電圧Ｖｔｈがシフトしていく経時的変
化が起こる。
ｈシフトの場合（（ｂ）参照）、低電圧・高温の電界ス
トレスを与えることによってゲート酸化膜に正孔が溜ま
ってしまい、閾値電圧Ｖｔｈがシフトしていく経時的変
化が起こる。
【００１３】上述したボロン突き抜けによる閾値電圧Ｖ
ｔｈシフトに対応したものとして、例えば、特開平６−
２７５７８８号公報に開示されたデュアルゲートＣＭＯ
Ｓ型半導体装置の製造方法が知られている。
ｔｈシフトに対応したものとして、例えば、特開平６−
２７５７８８号公報に開示されたデュアルゲートＣＭＯ
Ｓ型半導体装置の製造方法が知られている。
【００１４】図１２は、従来のデュアルゲートＣＭＯＳ
型半導体装置の製造方法による閾値電圧Ｖｔｈシフト対
応の説明図である。図１２に示すように、シリコン基板
１上のゲート酸化膜２上にｎ型不純物が存在するｎ型導
電性ポリシリコン膜３を形成する。導入不純物の活性化
温度は、８００〜９００℃であり、導入されたｎ型不純
物は、ｎ型導電性ポリシリコン膜３内の全域に渡って均
一に分布している。
型半導体装置の製造方法による閾値電圧Ｖｔｈシフト対
応の説明図である。図１２に示すように、シリコン基板
１上のゲート酸化膜２上にｎ型不純物が存在するｎ型導
電性ポリシリコン膜３を形成する。導入不純物の活性化
温度は、８００〜９００℃であり、導入されたｎ型不純
物は、ｎ型導電性ポリシリコン膜３内の全域に渡って均
一に分布している。
【００１５】
【発明が解決しようとする課題】ところで、ｐチャネル
ＭＯＳトランジスタにおいては、スロートラップによっ
て引き起こされる閾値電圧Ｖｔｈの変動が非常に大き
く、それに伴ってオン電流も減少してしまう。これは、
ｐ+ ゲートからシリコン基板へ向かって流れる電子の量
・エネルギが大きく、スロートラップの原因となるホー
ルトラップ量が多いためである。
ＭＯＳトランジスタにおいては、スロートラップによっ
て引き起こされる閾値電圧Ｖｔｈの変動が非常に大き
く、それに伴ってオン電流も減少してしまう。これは、
ｐ+ ゲートからシリコン基板へ向かって流れる電子の量
・エネルギが大きく、スロートラップの原因となるホー
ルトラップ量が多いためである。
【００１６】この発明の目的は、スロートラップ劣化を
減少させることができるｐチャネルＭＯＳトランジス
タ、及びこのｐチャネルＭＯＳトランジスタを用いた半
導体装置の製造方法を提供することである。
減少させることができるｐチャネルＭＯＳトランジス
タ、及びこのｐチャネルＭＯＳトランジスタを用いた半
導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、この発明に係るｐチャネルＭＯＳトランジスタは、
ゲート電極とゲート酸化膜とのゲート界面を含むゲート
界面近傍に、ｎ型不純物の注入により、前記ゲート酸化
膜のエネルギポテンシャルを変化させスロートラップに
よって引き起こされる閾値電圧の変動を減少させるｎ型
不純物領域を有することを特徴としている。
め、この発明に係るｐチャネルＭＯＳトランジスタは、
ゲート電極とゲート酸化膜とのゲート界面を含むゲート
界面近傍に、ｎ型不純物の注入により、前記ゲート酸化
膜のエネルギポテンシャルを変化させスロートラップに
よって引き起こされる閾値電圧の変動を減少させるｎ型
不純物領域を有することを特徴としている。
【００１８】上記構成を有することにより、ｎ型不純物
の注入によって、ゲート電極とゲート酸化膜とのゲート
界面を含むゲート界面近傍には、ゲート酸化膜のエネル
ギポテンシャルを変化させスロートラップによって引き
起こされる閾値電圧の変動を減少させるｎ型不純物領域
が設けられる。これにより、ｐチャネルＭＯＳトランジ
スタにおけるスロートラップ劣化を減少させることがで
きる。
の注入によって、ゲート電極とゲート酸化膜とのゲート
界面を含むゲート界面近傍には、ゲート酸化膜のエネル
ギポテンシャルを変化させスロートラップによって引き
起こされる閾値電圧の変動を減少させるｎ型不純物領域
が設けられる。これにより、ｐチャネルＭＯＳトランジ
スタにおけるスロートラップ劣化を減少させることがで
きる。
【００１９】また、この発明に係る半導体装置の製造方
法により、上記ｐチャネルＭＯＳトランジスタを用いた
半導体装置を製造することができる。
法により、上記ｐチャネルＭＯＳトランジスタを用いた
半導体装置を製造することができる。
【００２０】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２１】図１は、この発明の実施の形態に係るｐチ
ャネルＭＯＳトランジスタの構成を示す断面図である。
図１に示すように、ｐチャネルＭＯＳ電解効果型トラン
ジスタ（ｐＭＯＳ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａ
ｎｓｉｓｔｏｒ：ｐＭＯＳＦＥＴ）等のｐチャネルＭＯ
Ｓトランジスタ１０は、シリコン基板１１に形成された
ｎウェル１２の表面に、ゲート酸化膜（ＳｉＯ2 ）１３
を介して、ｐ型ポリシリコンからなるゲート電極１４を
設けている。
ャネルＭＯＳトランジスタの構成を示す断面図である。
図１に示すように、ｐチャネルＭＯＳ電解効果型トラン
ジスタ（ｐＭＯＳ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａ
ｎｓｉｓｔｏｒ：ｐＭＯＳＦＥＴ）等のｐチャネルＭＯ
Ｓトランジスタ１０は、シリコン基板１１に形成された
ｎウェル１２の表面に、ゲート酸化膜（ＳｉＯ2 ）１３
を介して、ｐ型ポリシリコンからなるゲート電極１４を
設けている。
【００２２】このｐチャネルＭＯＳトランジスタ１０
は、例えば、ｎチャネルＭＯＳトランジスタ用のｐウェ
ルとｐチャネルＭＯＳトランジスタ用のｎウェルを形成
したシリコン基板１１上に、ｎチャネルＭＯＳトランジ
スタ（図示しない）と直列接続されて、ダブルウェルＣ
ＭＯＳを形成する。
は、例えば、ｎチャネルＭＯＳトランジスタ用のｐウェ
ルとｐチャネルＭＯＳトランジスタ用のｎウェルを形成
したシリコン基板１１上に、ｎチャネルＭＯＳトランジ
スタ（図示しない）と直列接続されて、ダブルウェルＣ
ＭＯＳを形成する。
【００２３】ゲート電極１４とゲート酸化膜１３とのゲ
ート界面１５を含むゲート界面近傍には、ｎ型不純物領
域１６が形成されている。ｎ型不純物領域１６は、例え
ば、ヒ素（Ａｓ）またはリン（Ｐ）等のｎ型不純物の注
入により形成され、ゲート酸化膜のエネルギポテンシャ
ルを変化させることにより、スロートラップの原因とな
るホールトラップ量を減少させる。
ート界面１５を含むゲート界面近傍には、ｎ型不純物領
域１６が形成されている。ｎ型不純物領域１６は、例え
ば、ヒ素（Ａｓ）またはリン（Ｐ）等のｎ型不純物の注
入により形成され、ゲート酸化膜のエネルギポテンシャ
ルを変化させることにより、スロートラップの原因とな
るホールトラップ量を減少させる。
【００２４】ホールトラップ量の減少により、スロート
ラップ劣化、即ち、スロートラップによって引き起こさ
れる閾値電圧Ｖｔｈの非常に大きな変動、及びそれに伴
うオン電流の減少を防止することができる。
ラップ劣化、即ち、スロートラップによって引き起こさ
れる閾値電圧Ｖｔｈの非常に大きな変動、及びそれに伴
うオン電流の減少を防止することができる。
【００２５】ゲート電極１４とゲート酸化膜１３とのゲ
ート界面１５、即ち、ゲート酸化膜／ポリシリコン界面
を含むゲート界面近傍は、ゲート電極１４のゲート界面
１５からゲート電極膜厚Ｘの１０％の範囲（０．１Ｘ）
であるゲートポリシリコン界面近傍層１７と、ゲート酸
化膜１３のゲート界面１５からゲート酸化膜厚ｔの２５
％の範囲（０．２５ｔ）であるゲート酸化膜（絶縁膜）
界面近傍層１８とから構成される。
ート界面１５、即ち、ゲート酸化膜／ポリシリコン界面
を含むゲート界面近傍は、ゲート電極１４のゲート界面
１５からゲート電極膜厚Ｘの１０％の範囲（０．１Ｘ）
であるゲートポリシリコン界面近傍層１７と、ゲート酸
化膜１３のゲート界面１５からゲート酸化膜厚ｔの２５
％の範囲（０．２５ｔ）であるゲート酸化膜（絶縁膜）
界面近傍層１８とから構成される。
【００２６】つまり、ゲート界面近傍に形成されたｎ型
不純物領域１６は、ゲートポリシリコン界面近傍層１７
とゲート酸化膜界面近傍層１８とを合わせたものであ
る。
不純物領域１６は、ゲートポリシリコン界面近傍層１７
とゲート酸化膜界面近傍層１８とを合わせたものであ
る。
【００２７】このｎ型不純物領域１６は、１×１０16〜
１×１０19ａｔｏｍｓ／ｃｍ3 のｎ型不純物濃度を有
し、例えば、ヒ素（Ａｓ）またはリン（Ｐ）等のｎ型不
純物を、ゲート電極１４に１×１０13〜１×１０16ａｔ
ｏｍｓ／ｃｍ2 イオン注入して形成される。
１×１０19ａｔｏｍｓ／ｃｍ3 のｎ型不純物濃度を有
し、例えば、ヒ素（Ａｓ）またはリン（Ｐ）等のｎ型不
純物を、ゲート電極１４に１×１０13〜１×１０16ａｔ
ｏｍｓ／ｃｍ2 イオン注入して形成される。
【００２８】このｎ型不純物がゲート界面近傍に存在す
ることにより、基板電流が少なくとも３０％減少し、ひ
いてはゲート酸化膜１３に注入されるホール（正孔）も
同量減少する。これにより、固定電荷の生成量が３０％
以上減少すると見込まれる。
ることにより、基板電流が少なくとも３０％減少し、ひ
いてはゲート酸化膜１３に注入されるホール（正孔）も
同量減少する。これにより、固定電荷の生成量が３０％
以上減少すると見込まれる。
【００２９】ゲート電極１４にｎ型不純物を導入した
後、ｐチャネルＭＯＳトランジスタ１０を形成する部分
のゲート電極１４に対し、ホウ素（Ｂ）等のｐ型不純物
をｎ型不純物の導入量以上注入することにより、ｐ型電
極が形成される。
後、ｐチャネルＭＯＳトランジスタ１０を形成する部分
のゲート電極１４に対し、ホウ素（Ｂ）等のｐ型不純物
をｎ型不純物の導入量以上注入することにより、ｐ型電
極が形成される。
【００３０】ｎ型不純物の注入量は、一例として、３×
１０13〜１×１０16ａｔｏｍｓ／ｃｍ2 の範囲とし、望
ましくは、５×１０14〜３×１０15ａｔｏｍｓ／ｃｍ2
の範囲とする。ｐ型不純物の注入量は、一例として、ｎ
型不純物の注入量の２倍以上とし、望ましくは、３〜４
倍とする。
１０13〜１×１０16ａｔｏｍｓ／ｃｍ2 の範囲とし、望
ましくは、５×１０14〜３×１０15ａｔｏｍｓ／ｃｍ2
の範囲とする。ｐ型不純物の注入量は、一例として、ｎ
型不純物の注入量の２倍以上とし、望ましくは、３〜４
倍とする。
【００３１】具体的な例として、ホウ素（Ｂ）のイオン
注入を、加速エネルギが５ｋｅＶ、ドーズ量が３×１０
15ａｔｏｍｓ／ｃｍ2 で行い、ヒ素（Ａｓ）のイオン注
入を、加速エネルギが３０ｋｅＶ、ドーズ量が５×１０
14ａｔｏｍｓ／ｃｍ2 で行う。
注入を、加速エネルギが５ｋｅＶ、ドーズ量が３×１０
15ａｔｏｍｓ／ｃｍ2 で行い、ヒ素（Ａｓ）のイオン注
入を、加速エネルギが３０ｋｅＶ、ドーズ量が５×１０
14ａｔｏｍｓ／ｃｍ2 で行う。
【００３２】次に、図１に示すｐチャネルＭＯＳトラン
ジスタ１０を用いた半導体装置であるダブルウェルＣＭ
ＯＳの製造方法を説明する。このダブルウェルＣＭＯＳ
は、ｎチャネルＭＯＳトランジスタ用のｐウェルとｐチ
ャネルＭＯＳトランジスタ用のｎウェルを形成したシリ
コン基板上に、直列接続されたｐチャネルＭＯＳトラン
ジスタとｎチャネルＭＯＳトランジスタを有している
（図３（ｅ）参照）。
ジスタ１０を用いた半導体装置であるダブルウェルＣＭ
ＯＳの製造方法を説明する。このダブルウェルＣＭＯＳ
は、ｎチャネルＭＯＳトランジスタ用のｐウェルとｐチ
ャネルＭＯＳトランジスタ用のｎウェルを形成したシリ
コン基板上に、直列接続されたｐチャネルＭＯＳトラン
ジスタとｎチャネルＭＯＳトランジスタを有している
（図３（ｅ）参照）。
【００３３】図２は、図１のｐチャネルＭＯＳトランジ
スタを用いたダブルウェルＣＭＯＳの製造工程を示す断
面図（その１）であり、図３は、図１のｐチャネルＭＯ
Ｓトランジスタを用いたダブルウェルＣＭＯＳの製造工
程を示す断面図（その２）である。
スタを用いたダブルウェルＣＭＯＳの製造工程を示す断
面図（その１）であり、図３は、図１のｐチャネルＭＯ
Ｓトランジスタを用いたダブルウェルＣＭＯＳの製造工
程を示す断面図（その２）である。
【００３４】図２及び図３に示すように、ダブルウェル
ＣＭＯＳの製造に際し、先ず、シリコン基板１１にｐウ
ェル１９及びｎウェル１２を形成し、シリコン基板１１
の表面にフィールド酸化膜２０及びゲート酸化膜１３と
なるＳｉＯ2 膜を形成し、このＳｉＯ2 膜上にノンドー
プポリシリコン膜２１を成長させる（図２（ａ）参
照）。一例として、ノンドープポリシリコン膜２１の膜
厚は１５０ｎｍ、ゲート酸化膜１３の膜厚は６ｎｍとす
る。
ＣＭＯＳの製造に際し、先ず、シリコン基板１１にｐウ
ェル１９及びｎウェル１２を形成し、シリコン基板１１
の表面にフィールド酸化膜２０及びゲート酸化膜１３と
なるＳｉＯ2 膜を形成し、このＳｉＯ2 膜上にノンドー
プポリシリコン膜２１を成長させる（図２（ａ）参
照）。一例として、ノンドープポリシリコン膜２１の膜
厚は１５０ｎｍ、ゲート酸化膜１３の膜厚は６ｎｍとす
る。
【００３５】次に、ノンドープポリシリコン膜２１をエ
ッチングし、ｐウェル１９及びｎウェル１２上に、ゲー
ト酸化膜１３を介してゲートポリシリコン２１ａ，２１
ｂを形成する（図２（ｂ）参照）。
ッチングし、ｐウェル１９及びｎウェル１２上に、ゲー
ト酸化膜１３を介してゲートポリシリコン２１ａ，２１
ｂを形成する（図２（ｂ）参照）。
【００３６】次に、ゲートポリシリコン２１ｂのみを覆
ってフォトレジスト膜２２を形成し、ゲートポリシリコ
ン２１ａを含むｎチャネルＭＯＳトランジスタ形成領域
に、ｎ型不純物をイオン注入する（図２（ｃ）参照）。
この際、例えば、ｎ型不純物としてヒ素（Ａｓ）を用
い、このヒ素（Ａｓ）のイオン注入を、加速エネルギが
５０ｋｅＶ、ドーズ量が５×１０15ａｔｏｍｓ／ｃｍ2
で行う。
ってフォトレジスト膜２２を形成し、ゲートポリシリコ
ン２１ａを含むｎチャネルＭＯＳトランジスタ形成領域
に、ｎ型不純物をイオン注入する（図２（ｃ）参照）。
この際、例えば、ｎ型不純物としてヒ素（Ａｓ）を用
い、このヒ素（Ａｓ）のイオン注入を、加速エネルギが
５０ｋｅＶ、ドーズ量が５×１０15ａｔｏｍｓ／ｃｍ2
で行う。
【００３７】このｎチャネルＭＯＳトランジスタ形成領
域に対する不純物注入により、ゲートポリシリコン２１
ｂとソース・ドレイン領域形成部分に同時に不純物が導
入され、ゲート電極２３と共にソース・ドレイン領域２
４が形成される（図３（ｄ）参照）。
域に対する不純物注入により、ゲートポリシリコン２１
ｂとソース・ドレイン領域形成部分に同時に不純物が導
入され、ゲート電極２３と共にソース・ドレイン領域２
４が形成される（図３（ｄ）参照）。
【００３８】次に、フォトレジスト膜２２を除去した
後、ｐウェル１９上のｎチャネルＭＯＳトランジスタ２
５のみを覆ってフォトレジスト膜２６を形成し、ゲート
ポリシリコン２１ｂを含むｐチャネルＭＯＳトランジス
タ形成領域に対し、ｐ型不純物のイオン注入の後、続け
てｎ型不純物のイオン注入を行う（図３（ｄ）参照）。
後、ｐウェル１９上のｎチャネルＭＯＳトランジスタ２
５のみを覆ってフォトレジスト膜２６を形成し、ゲート
ポリシリコン２１ｂを含むｐチャネルＭＯＳトランジス
タ形成領域に対し、ｐ型不純物のイオン注入の後、続け
てｎ型不純物のイオン注入を行う（図３（ｄ）参照）。
【００３９】この際、例えば、ｎ型不純物の注入量は、
３×１０13〜１×１０16ａｔｏｍｓ／ｃｍ2 の範囲と
し、望ましくは、５×１０14〜３×１０15ａｔｏｍｓ／
ｃｍ2の範囲とする。また、ｐ型不純物の注入量は、ｎ
型不純物の注入量の２倍以上とし、望ましくは、３〜４
倍とする。
３×１０13〜１×１０16ａｔｏｍｓ／ｃｍ2 の範囲と
し、望ましくは、５×１０14〜３×１０15ａｔｏｍｓ／
ｃｍ2の範囲とする。また、ｐ型不純物の注入量は、ｎ
型不純物の注入量の２倍以上とし、望ましくは、３〜４
倍とする。
【００４０】具体的には、例えば、ｐ型不純物としての
ホウ素（Ｂ）のイオン注入を、加速エネルギが５ｋｅ
Ｖ、ドーズ量が３×１０15ａｔｏｍｓ／ｃｍ2 で行い、
ｎ型不純物としてのヒ素（Ａｓ）のイオン注入を、加速
エネルギが３０ｋｅＶ、ドーズ量が５×１０14ａｔｏｍ
ｓ／ｃｍ2 で行う。
ホウ素（Ｂ）のイオン注入を、加速エネルギが５ｋｅ
Ｖ、ドーズ量が３×１０15ａｔｏｍｓ／ｃｍ2 で行い、
ｎ型不純物としてのヒ素（Ａｓ）のイオン注入を、加速
エネルギが３０ｋｅＶ、ドーズ量が５×１０14ａｔｏｍ
ｓ／ｃｍ2 で行う。
【００４１】このｐチャネルＭＯＳトランジスタ形成領
域に対する不純物注入により、ゲートポリシリコン２１
ｂ及びソース・ドレイン領域形成部分に同時に、ｐ型及
びｎ型の不純物が導入され、ゲート電極１４と共にソー
ス・ドレイン領域２７が形成される（図３（ｅ）参
照）。
域に対する不純物注入により、ゲートポリシリコン２１
ｂ及びソース・ドレイン領域形成部分に同時に、ｐ型及
びｎ型の不純物が導入され、ゲート電極１４と共にソー
ス・ドレイン領域２７が形成される（図３（ｅ）参
照）。
【００４２】次に、ソース・ドレイン領域２７に対する
導入不純物の活性化アニールを行う。活性化温度は、９
００℃以上、例えば、９００〜１１５０℃の範囲であれ
ばよく、時間は、１〜６０秒とする。この活性化アニー
ルによって、ゲート酸化膜／ポリシリコン界面側、即
ち、ゲート界面１５側に、ヒ素（Ａｓ）等のｎ型不純物
が偏析していればよい。その後、通常のシリサイド・層
間膜形成プロセスへと移行する。
導入不純物の活性化アニールを行う。活性化温度は、９
００℃以上、例えば、９００〜１１５０℃の範囲であれ
ばよく、時間は、１〜６０秒とする。この活性化アニー
ルによって、ゲート酸化膜／ポリシリコン界面側、即
ち、ゲート界面１５側に、ヒ素（Ａｓ）等のｎ型不純物
が偏析していればよい。その後、通常のシリサイド・層
間膜形成プロセスへと移行する。
【００４３】上述したように、このｐチャネルＭＯＳト
ランジスタを用いたダブルウェルＣＭＯＳの製造工程に
あっては、ｐ+ ポリシリコンに対するヒ素（Ａｓ）また
はリン（Ｐ）等のｎ型不純物の注入工程を、ｐ型不純物
であるホウ素（Ｂ）注入工程の後に持ってくる。このと
き、ｎ型不純物の注入濃度は、ｐ型を保持することがで
きるように十分小さくする。
ランジスタを用いたダブルウェルＣＭＯＳの製造工程に
あっては、ｐ+ ポリシリコンに対するヒ素（Ａｓ）また
はリン（Ｐ）等のｎ型不純物の注入工程を、ｐ型不純物
であるホウ素（Ｂ）注入工程の後に持ってくる。このと
き、ｎ型不純物の注入濃度は、ｐ型を保持することがで
きるように十分小さくする。
【００４４】図４は、図１のｐチャネルＭＯＳトランジ
スタを用いたダブルウェルＣＭＯＳの製造工程の他の例
を示す断面図（その１）であり、図５は、図１のｐチャ
ネルＭＯＳトランジスタを用いたダブルウェルＣＭＯＳ
の製造工程の他の例を示す断面図（その２）である。
スタを用いたダブルウェルＣＭＯＳの製造工程の他の例
を示す断面図（その１）であり、図５は、図１のｐチャ
ネルＭＯＳトランジスタを用いたダブルウェルＣＭＯＳ
の製造工程の他の例を示す断面図（その２）である。
【００４５】図４及び図５に示すように、ダブルウェル
ＣＭＯＳの製造に際し、先ず、シリコン基板１１にｐウ
ェル１９及びｎウェル１２を形成し、シリコン基板１１
の表面にフィールド酸化膜２０及びゲート酸化膜１３と
なるＳｉＯ2 膜を形成し、このＳｉＯ2 膜上にノンドー
プポリシリコン膜２１を成長させる（図４（ａ）参
照）。一例として、ノンドープポリシリコン膜２１の膜
厚は１５０ｎｍ、ゲート酸化膜１３の膜厚は６ｎｍとす
る。
ＣＭＯＳの製造に際し、先ず、シリコン基板１１にｐウ
ェル１９及びｎウェル１２を形成し、シリコン基板１１
の表面にフィールド酸化膜２０及びゲート酸化膜１３と
なるＳｉＯ2 膜を形成し、このＳｉＯ2 膜上にノンドー
プポリシリコン膜２１を成長させる（図４（ａ）参
照）。一例として、ノンドープポリシリコン膜２１の膜
厚は１５０ｎｍ、ゲート酸化膜１３の膜厚は６ｎｍとす
る。
【００４６】次に、ｎチャネルＭＯＳトランジスタ形成
領域のみを覆ってフォトレジスト膜２８を形成し、ｐチ
ャネルＭＯＳトランジスタ形成領域に、ｎ型不純物をイ
オン注入する（図４（ｂ）参照）。この際、例えば、ｎ
型不純物としてヒ素（Ａｓ）を用い、このヒ素（Ａｓ）
の注入量は、３×１０13〜１×１０16ａｔｏｍｓ／ｃｍ
2 の範囲とし、望ましくは、５×１０14〜３×１０15ａ
ｔｏｍｓ／ｃｍ2 の範囲とする。
領域のみを覆ってフォトレジスト膜２８を形成し、ｐチ
ャネルＭＯＳトランジスタ形成領域に、ｎ型不純物をイ
オン注入する（図４（ｂ）参照）。この際、例えば、ｎ
型不純物としてヒ素（Ａｓ）を用い、このヒ素（Ａｓ）
の注入量は、３×１０13〜１×１０16ａｔｏｍｓ／ｃｍ
2 の範囲とし、望ましくは、５×１０14〜３×１０15ａ
ｔｏｍｓ／ｃｍ2 の範囲とする。
【００４７】このｐチャネルＭＯＳトランジスタ形成領
域に対するｎ型不純物注入により、ノンドープポリシリ
コン膜２１のゲート電極形成部分にのみｎ型不純物が導
入される。
域に対するｎ型不純物注入により、ノンドープポリシリ
コン膜２１のゲート電極形成部分にのみｎ型不純物が導
入される。
【００４８】次に、フォトレジスト膜２８を除去し、ｎ
型不純物導入部分を含むノンドープポリシリコン膜２１
をエッチングし、ｐウェル１９及びｎウェル１２上に、
ゲート酸化膜１３を介してゲートポリシリコン２１ａ，
２１ｂを形成する（図４（ｃ）参照）。両ゲートポリシ
リコン２１ａ，２１ｂの内、ｐウェル１９上のゲートポ
リシリコン２１ａは、ｎ型不純物が導入されないノンド
ープポリシリコン２１ａであるが、ｎウェル１２上のゲ
ートポリシリコン２１ｂは、ｎ型不純物が導入されたｎ
型ポリシリコンである。
型不純物導入部分を含むノンドープポリシリコン膜２１
をエッチングし、ｐウェル１９及びｎウェル１２上に、
ゲート酸化膜１３を介してゲートポリシリコン２１ａ，
２１ｂを形成する（図４（ｃ）参照）。両ゲートポリシ
リコン２１ａ，２１ｂの内、ｐウェル１９上のゲートポ
リシリコン２１ａは、ｎ型不純物が導入されないノンド
ープポリシリコン２１ａであるが、ｎウェル１２上のゲ
ートポリシリコン２１ｂは、ｎ型不純物が導入されたｎ
型ポリシリコンである。
【００４９】次に、ゲートポリシリコン２１ｂのみを覆
ってフォトレジスト膜２９を形成し、ゲートポリシリコ
ン２１ａを含むｎチャネルＭＯＳトランジスタ形成領域
に、ｎ型不純物をイオン注入する（図５（ｄ）参照）。
この際、例えば、ｎ型不純物としてヒ素（Ａｓ）を用
い、このヒ素（Ａｓ）のイオン注入を、加速エネルギが
５０ｋｅＶ、ドーズ量が５×１０15ａｔｏｍｓ／ｃｍ2
で行う。
ってフォトレジスト膜２９を形成し、ゲートポリシリコ
ン２１ａを含むｎチャネルＭＯＳトランジスタ形成領域
に、ｎ型不純物をイオン注入する（図５（ｄ）参照）。
この際、例えば、ｎ型不純物としてヒ素（Ａｓ）を用
い、このヒ素（Ａｓ）のイオン注入を、加速エネルギが
５０ｋｅＶ、ドーズ量が５×１０15ａｔｏｍｓ／ｃｍ2
で行う。
【００５０】このｎチャネルＭＯＳトランジスタ形成領
域に対する不純物注入により、ゲートポリシリコン２１
ａとソース・ドレイン領域形成部分に同時に不純物が導
入され、ゲート電極２３と共にソース・ドレイン領域２
４が形成される（図５（ｅ）参照）。
域に対する不純物注入により、ゲートポリシリコン２１
ａとソース・ドレイン領域形成部分に同時に不純物が導
入され、ゲート電極２３と共にソース・ドレイン領域２
４が形成される（図５（ｅ）参照）。
【００５１】次に、フォトレジスト膜２９を除去した
後、ｎチャネルＭＯＳトランジスタ２５のみを覆ってフ
ォトレジスト膜３０を形成し、ゲートポリシリコン２１
ｂを含むｐチャネルＭＯＳトランジスタ形成領域に対
し、ｐ型不純物のイオン注入を行う（図５（ｅ）参
照）。
後、ｎチャネルＭＯＳトランジスタ２５のみを覆ってフ
ォトレジスト膜３０を形成し、ゲートポリシリコン２１
ｂを含むｐチャネルＭＯＳトランジスタ形成領域に対
し、ｐ型不純物のイオン注入を行う（図５（ｅ）参
照）。
【００５２】この際、例えば、ｐ型不純物の注入量は、
ｎ型不純物の注入量の２倍以上とし、望ましくは、３〜
４倍とする。具体的には、例えば、ｐ型不純物としての
ホウ素（Ｂ）のイオン注入を、加速エネルギが５ｋｅ
Ｖ、ドーズ量が３×１０15ａｔｏｍｓ／ｃｍ2 で行う。
ｎ型不純物の注入量の２倍以上とし、望ましくは、３〜
４倍とする。具体的には、例えば、ｐ型不純物としての
ホウ素（Ｂ）のイオン注入を、加速エネルギが５ｋｅ
Ｖ、ドーズ量が３×１０15ａｔｏｍｓ／ｃｍ2 で行う。
【００５３】このｐチャネルＭＯＳトランジスタ形成領
域に対するｐ型不純物の注入により、ゲートポリシリコ
ン２１ａとソース・ドレイン領域形成部分に同時に不純
物が導入され、ゲート電極１４と共にソース・ドレイン
領域２７が形成される（図５（ｅ）参照）。
域に対するｐ型不純物の注入により、ゲートポリシリコ
ン２１ａとソース・ドレイン領域形成部分に同時に不純
物が導入され、ゲート電極１４と共にソース・ドレイン
領域２７が形成される（図５（ｅ）参照）。
【００５４】次に、ソース・ドレイン領域２７に対する
導入不純物の活性化アニールを行う。活性化温度は、９
００℃以上、例えば、９００〜１１５０℃の範囲であれ
ばよく、時間は、１〜６０秒とする。この活性化アニー
ルによって、ゲート酸化膜／ポリシリコン界面側、即
ち、ゲート界面１５側に、ヒ素（Ａｓ）等のｎ型不純物
が偏析していればよい。その後、通常のシリサイド・層
間膜形成プロセスへと移行する。
導入不純物の活性化アニールを行う。活性化温度は、９
００℃以上、例えば、９００〜１１５０℃の範囲であれ
ばよく、時間は、１〜６０秒とする。この活性化アニー
ルによって、ゲート酸化膜／ポリシリコン界面側、即
ち、ゲート界面１５側に、ヒ素（Ａｓ）等のｎ型不純物
が偏析していればよい。その後、通常のシリサイド・層
間膜形成プロセスへと移行する。
【００５５】上述したように、このｐチャネルＭＯＳト
ランジスタを用いたダブルウェルＣＭＯＳの製造工程に
あっては、ｐ型不純物であるホウ素（Ｂ）の注入工程の
前に、ｐ+ ポリシリコンに対するヒ素（Ａｓ）またはリ
ン（Ｐ）等のｎ型不純物の注入を行うが、このとき、ｎ
型不純物の注入濃度は、ｐ型を保持することができるよ
うに十分小さくする。
ランジスタを用いたダブルウェルＣＭＯＳの製造工程に
あっては、ｐ型不純物であるホウ素（Ｂ）の注入工程の
前に、ｐ+ ポリシリコンに対するヒ素（Ａｓ）またはリ
ン（Ｐ）等のｎ型不純物の注入を行うが、このとき、ｎ
型不純物の注入濃度は、ｐ型を保持することができるよ
うに十分小さくする。
【００５６】図６は、この発明におけるホールトラップ
による電子と正孔の動きを示し、（ａ）は概念説明図、
（ｂ）は模式図である。図６に示すように、ゲート電極
１４のゲートポリシリコンに、ヒ素（Ａｓ）やリン
（Ｐ）等のｎ型不純物をイオン注入することにより、ス
ロートラップの原因となる、シリコン基板１１のｎウェ
ル１２とゲート酸化膜１３の境界面、即ち、ゲート絶縁
膜／シリコン基板界面のホールトラップ量を減少させる
ことができる（（ａ）参照）。
による電子と正孔の動きを示し、（ａ）は概念説明図、
（ｂ）は模式図である。図６に示すように、ゲート電極
１４のゲートポリシリコンに、ヒ素（Ａｓ）やリン
（Ｐ）等のｎ型不純物をイオン注入することにより、ス
ロートラップの原因となる、シリコン基板１１のｎウェ
ル１２とゲート酸化膜１３の境界面、即ち、ゲート絶縁
膜／シリコン基板界面のホールトラップ量を減少させる
ことができる（（ａ）参照）。
【００５７】つまり、ｐチャネルＭＯＳトランジスタ１
０に反転ＢＴストレスを与えた場合、ゲート絶縁膜／シ
リコン基板界面にホールトラップが多く形成され、一
方、ｎチャネルＭＯＳトランジスタ２５に反転ＢＴスト
レスを与えた場合、電極側界面にホールトラップが形成
されるため、ｐチャネルＭＯＳトランジスタ１０におい
ては、スロートラップによる閾値電圧Ｖｔｈの変動が大
きくなる。
０に反転ＢＴストレスを与えた場合、ゲート絶縁膜／シ
リコン基板界面にホールトラップが多く形成され、一
方、ｎチャネルＭＯＳトランジスタ２５に反転ＢＴスト
レスを与えた場合、電極側界面にホールトラップが形成
されるため、ｐチャネルＭＯＳトランジスタ１０におい
ては、スロートラップによる閾値電圧Ｖｔｈの変動が大
きくなる。
【００５８】これに対し、ゲートポリシリコンにヒ素
（Ａｓ）やリン（Ｐ）等のｎ型不純物を導入すれば、ゲ
ート電極１４からシリコン基板１１へ流れる電子の量・
エネルギが減少するようにゲート酸化膜１３のエネルギ
ポテンシャルが変化し（（ｂ）参照）、ホールトラップ
を減少させることができる。
（Ａｓ）やリン（Ｐ）等のｎ型不純物を導入すれば、ゲ
ート電極１４からシリコン基板１１へ流れる電子の量・
エネルギが減少するようにゲート酸化膜１３のエネルギ
ポテンシャルが変化し（（ｂ）参照）、ホールトラップ
を減少させることができる。
【００５９】図７は、この発明における改善状態をＡ
ｓ，Ｐの有無による比較で示し、（ａ）はイオン劣化量
割合のグラフによる説明図、（ｂ）は基板電流の計測結
果のグラフによる説明図である。
ｓ，Ｐの有無による比較で示し、（ａ）はイオン劣化量
割合のグラフによる説明図、（ｂ）は基板電流の計測結
果のグラフによる説明図である。
【００６０】図７に示すように、ヒ素（Ａｓ）やリン
（Ｐ）等のｎ型不純物を導入した場合、導入しない場合
に比べて、オン電流（Ｉｏｎ）劣化量の割合がストレス
時間の全てで減少し（（ａ）参照）、また、累積分布の
全ての範囲で基板電流（ゲート電極−シリコン基板間の
電子電流）が減少、即ち、ホールトラップが減少してい
る。基板電流の計測により、インパクトイオン化してで
きた電子と正孔の内の正孔数の計測に対応させることが
できる。
（Ｐ）等のｎ型不純物を導入した場合、導入しない場合
に比べて、オン電流（Ｉｏｎ）劣化量の割合がストレス
時間の全てで減少し（（ａ）参照）、また、累積分布の
全ての範囲で基板電流（ゲート電極−シリコン基板間の
電子電流）が減少、即ち、ホールトラップが減少してい
る。基板電流の計測により、インパクトイオン化してで
きた電子と正孔の内の正孔数の計測に対応させることが
できる。
【００６１】図８は、この発明におけるｎ型導電性ポリ
シリコン膜の形成状態を示す説明図である。図８に示す
ように、シリコン基板１１上に、ゲート酸化膜１３を介
してｐ型ポリシリコンゲートが形成されるポリシリコン
膜には、ｎ型不純物が導入されるｎ型不純物領域１６が
設けられるが、導入されるｎ型不純物は、ゲート酸化膜
／ポリシリコン界面側、即ち、ゲート界面１５側に偏析
していればよい。また、導入されるｎ型不純物の活性化
温度は、９００℃以上、例えば、９００〜１１５０℃の
範囲であればよい。
シリコン膜の形成状態を示す説明図である。図８に示す
ように、シリコン基板１１上に、ゲート酸化膜１３を介
してｐ型ポリシリコンゲートが形成されるポリシリコン
膜には、ｎ型不純物が導入されるｎ型不純物領域１６が
設けられるが、導入されるｎ型不純物は、ゲート酸化膜
／ポリシリコン界面側、即ち、ゲート界面１５側に偏析
していればよい。また、導入されるｎ型不純物の活性化
温度は、９００℃以上、例えば、９００〜１１５０℃の
範囲であればよい。
【００６２】つまり、従来のデュアルゲートＣＭＯＳ型
半導体装置の製造方法の場合、空乏化を防ぐためにｎ型
不純物は均一にドープされている（図１２参照）必要が
あるが、この発明はあってはその必要がない。また、温
度についても、より高い温度である９００℃以上で対応
することができ、１１５０℃でも可能である。従来の製
造方法における８００〜９００℃では、この発明の効果
を得ることはできないと思われる。
半導体装置の製造方法の場合、空乏化を防ぐためにｎ型
不純物は均一にドープされている（図１２参照）必要が
あるが、この発明はあってはその必要がない。また、温
度についても、より高い温度である９００℃以上で対応
することができ、１１５０℃でも可能である。従来の製
造方法における８００〜９００℃では、この発明の効果
を得ることはできないと思われる。
【００６３】このように、この発明によれば、ホウ素
（Ｂ）がドープされてｐ+ （ｐ+ ゲート）となっている
ｐチャネルＭＯＳトランジスタ１０のスロートラップに
よる劣化を防ぐため、ゲート酸化膜／ポリシリコン界面
を含むゲート界面近傍、即ち、ゲート酸化膜のエネルギ
ポテンシャルを変えて十分な効果を得ることができる界
面近傍に、ヒ素（Ａｓ）やリン（Ｐ）等のｎ型不純物を
導入している。
（Ｂ）がドープされてｐ+ （ｐ+ ゲート）となっている
ｐチャネルＭＯＳトランジスタ１０のスロートラップに
よる劣化を防ぐため、ゲート酸化膜／ポリシリコン界面
を含むゲート界面近傍、即ち、ゲート酸化膜のエネルギ
ポテンシャルを変えて十分な効果を得ることができる界
面近傍に、ヒ素（Ａｓ）やリン（Ｐ）等のｎ型不純物を
導入している。
【００６４】よって、従来、ｐ型不純物（ｐ+ ポリシリ
コン）のみが導入されるゲートポリシリコンのゲート界
面近傍に、ヒ素（Ａｓ）やリン（Ｐ）等をイオン注入す
ることにより、スロートラップの原因となるゲート酸化
膜／シリコン基板界面のホールトラップ量を減少させて
いる。
コン）のみが導入されるゲートポリシリコンのゲート界
面近傍に、ヒ素（Ａｓ）やリン（Ｐ）等をイオン注入す
ることにより、スロートラップの原因となるゲート酸化
膜／シリコン基板界面のホールトラップ量を減少させて
いる。
【００６５】
【発明の効果】以上説明したように、この発明によれ
ば、ｎ型不純物の注入によって、ゲート電極とゲート酸
化膜とのゲート界面を含むゲート界面近傍には、ゲート
酸化膜のエネルギポテンシャルを変化させスロートラッ
プによって引き起こされる閾値電圧の変動を減少させる
ｎ型不純物領域が設けられるので、ｐチャネルＭＯＳト
ランジスタにおけるスロートラップ劣化を減少させるこ
とができる。
ば、ｎ型不純物の注入によって、ゲート電極とゲート酸
化膜とのゲート界面を含むゲート界面近傍には、ゲート
酸化膜のエネルギポテンシャルを変化させスロートラッ
プによって引き起こされる閾値電圧の変動を減少させる
ｎ型不純物領域が設けられるので、ｐチャネルＭＯＳト
ランジスタにおけるスロートラップ劣化を減少させるこ
とができる。
【００６６】また、この発明に係る半導体装置の製造方
法により、上記ｐチャネルＭＯＳトランジスタを用いた
半導体装置を製造することができる。
法により、上記ｐチャネルＭＯＳトランジスタを用いた
半導体装置を製造することができる。
【図１】この発明の実施の形態に係るｐチャネルＭＯＳ
トランジスタの構成を示す断面図である。
トランジスタの構成を示す断面図である。
【図２】図１のｐチャネルＭＯＳトランジスタを用いた
ダブルウェルＣＭＯＳの製造工程を示す断面図（その
１）である。
ダブルウェルＣＭＯＳの製造工程を示す断面図（その
１）である。
【図３】図１のｐチャネルＭＯＳトランジスタを用いた
ダブルウェルＣＭＯＳの製造工程を示す断面図（その
２）である。
ダブルウェルＣＭＯＳの製造工程を示す断面図（その
２）である。
【図４】図１のｐチャネルＭＯＳトランジスタを用いた
ダブルウェルＣＭＯＳの製造工程の他の例を示す断面図
（その１）である。
ダブルウェルＣＭＯＳの製造工程の他の例を示す断面図
（その１）である。
【図５】図１のｐチャネルＭＯＳトランジスタを用いた
ダブルウェルＣＭＯＳの製造工程の他の例を示す断面図
（その２）である。
ダブルウェルＣＭＯＳの製造工程の他の例を示す断面図
（その２）である。
【図６】この発明におけるホールトラップによる電子と
正孔の動きを示し、（ａ）は概念説明図、（ｂ）は模式
図である。
正孔の動きを示し、（ａ）は概念説明図、（ｂ）は模式
図である。
【図７】この発明における改善状態をＡｓ，Ｐの有無に
よる比較で示し、（ａ）はイオン劣化量割合のグラフに
よる説明図、（ｂ）は基板電流の計測結果のグラフによ
る説明図である。
よる比較で示し、（ａ）はイオン劣化量割合のグラフに
よる説明図、（ｂ）は基板電流の計測結果のグラフによ
る説明図である。
【図８】この発明におけるｎ型導電性ポリシリコン膜の
形成状態を示す説明図である。
形成状態を示す説明図である。
【図９】スロートラップ発生状態を示し、（ａ）はＢＴ
ストレス状態の概念説明図、（ｂ）は正の固定電荷蓄積
状態の概念説明図、（ｃ）は閾値電圧シフト状態をグラ
フで示す説明図である。
ストレス状態の概念説明図、（ｂ）は正の固定電荷蓄積
状態の概念説明図、（ｃ）は閾値電圧シフト状態をグラ
フで示す説明図である。
【図１０】ホールトラップによる電子と正孔の動きを示
し、（ａ）は概念説明図、（ｂ）は模式図である。
し、（ａ）は概念説明図、（ｂ）は模式図である。
【図１１】閾値電圧Ｖｔｈのシフトの概念を示し、
（ａ）はボロン突き抜けによる場合の説明図、（ｂ）は
スロートラップによる場合の説明図である。
（ａ）はボロン突き抜けによる場合の説明図、（ｂ）は
スロートラップによる場合の説明図である。
【図１２】従来のデュアルゲートＣＭＯＳ型半導体装置
の製造方法による閾値電圧Ｖｔｈシフト対応の説明図で
ある。
の製造方法による閾値電圧Ｖｔｈシフト対応の説明図で
ある。
１０ ｐチャネルＭＯＳトランジスタ １１ シリコン基板 １２ ｎウェル １３ ゲート酸化膜 １４，２３ ゲート電極 １５ ゲート界面 １６ ｎ型不純物領域 １７ ゲートポリシリコン界面近傍層 １８ ゲート酸化膜界面近傍層 １９ ｐウェル ２０ フィールド酸化膜 ２１ ノンドープポリシリコン膜 ２１ａ，２１ｂ ゲートポリシリコン ２２，２６，２８，２９，３０ フォトレジスト膜 ２４，２７ ソース・ドレイン領域 ２５ ｎチャネルＭＯＳトランジスタ
Claims (11)
- 【請求項１】ゲート電極とゲート酸化膜とのゲート界面
を含むゲート界面近傍に、ｎ型不純物の注入により、前
記ゲート酸化膜のエネルギポテンシャルを変化させスロ
ートラップによって引き起こされる閾値電圧の変動を減
少させるｎ型不純物領域を有することを特徴とするｐチ
ャネルＭＯＳトランジスタ。 - 【請求項２】前記ゲート界面近傍は、前記ゲート電極の
前記ゲート界面からゲート電極膜厚の１０％の範囲と、
前記ゲート酸化膜の前記ゲート界面からゲート酸化膜厚
の２５％の範囲とを含むことを特徴とする請求項１に記
載のｐチャネルＭＯＳトランジスタ。 - 【請求項３】前記ｎ型不純物領域のｎ型不純物濃度は、
１×１０16〜１×１０19ａｔｏｍｓ／ｃｍ3 であること
を特徴とする請求項１または２に記載のｐチャネルＭＯ
Ｓトランジスタ。 - 【請求項４】前記ｎ型不純物領域は、前記ｎ型不純物を
１×１０13〜１×１０16ａｔｏｍｓ／ｃｍ2 注入して形
成されることを特徴とする請求項１から３のいずれかに
記載のｐチャネルＭＯＳトランジスタ。 - 【請求項５】前記ｎ型不純物は、ヒ素（Ａｓ）またはリ
ン（Ｐ）であることを特徴とする請求項１から４のいず
れかに記載のｐチャネルＭＯＳトランジスタ。 - 【請求項６】ｎチャネルＭＯＳトランジスタとｐチャネ
ルＭＯＳトランジスタとを組み合わせた構造を有する半
導体装置の製造方法において、 前記ｐチャネルＭＯＳトランジスタのゲート電極とゲー
ト酸化膜とのゲート界面を含むゲート界面近傍に、ｎ型
不純物を注入し、 前記ｐチャネルＭＯＳトランジスタに、前記ゲート酸化
膜のエネルギポテンシャルを変化させスロートラップに
よって引き起こされる閾値電圧の変動を減少させるｎ型
不純物領域を形成することを特徴とする半導体装置の製
造方法。 - 【請求項７】前記ゲート界面近傍は、前記ゲート電極の
前記ゲート界面からゲート電極膜厚の１０％の範囲と、
前記ゲート酸化膜の前記ゲート界面からゲート酸化膜厚
の２５％の範囲とを含むことを特徴とする請求項６に記
載の半導体装置の製造方法。 - 【請求項８】ゲートポリシリコン膜成長の後、前記ゲー
トポリシリコン膜をエッチングし、ゲート酸化膜を介し
て、ｎチャネルＭＯＳトランジスタ形成領域及びｐチャ
ネルＭＯＳトランジスタ形成領域にそれぞれゲートポリ
シリコンを形成する工程と、前記ｎチャネルＭＯＳトラ
ンジスタ形成領域のゲートポリシリコンにのみｎ型不純
物を注入する工程と、 前記ｐチャネルＭＯＳトランジスタ形成領域のゲートポ
リシリコンにのみ、ｐ型不純物を注入した後にｎ型不純
物を注入する工程と、 ソース・ドレイン領域に対し導入不純物の活性化アニー
ルを行う工程とを有することを特徴とする請求項６また
は７に記載の半導体装置の製造方法。 - 【請求項９】ゲートポリシリコン膜成長の後、ｐチャネ
ルＭＯＳトランジスタ形成領域の前記ゲートポリシリコ
ン膜にのみｎ型不純物を注入する工程と、 前記ゲートポリシリコン膜をエッチングし、ゲート酸化
膜を介して、ｎチャネルＭＯＳトランジスタ形成領域及
び前記ｐチャネルＭＯＳトランジスタ形成領域にそれぞ
れゲートポリシリコンを形成する工程と、 前記ｎチャネルＭＯＳトランジスタ形成領域のゲートポ
リシリコンにのみｎ型不純物を注入する工程と、 前記ｐチャネルＭＯＳトランジスタ形成領域のゲートポ
リシリコンにのみ、ｐ型不純物を注入する工程と、 ソース・ドレイン領域に対し導入不純物の活性化アニー
ルを行う工程とを有することを特徴とする請求項６また
は７に記載の半導体装置の製造方法。 - 【請求項１０】前記導入不純物の活性化アニールによ
り、前記ｎ型不純物は前記ゲート界面近傍に偏析される
ことを特徴とする請求項８または９に記載の半導体装置
の製造方法。 - 【請求項１１】前記ｐチャネルＭＯＳトランジスタに対
する前記ｎ型不純物の注入濃度は、ｐ型を保持すること
ができるように十分小さいことを特徴とする請求項６〜
１０のいずれかに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11217072A JP2001044426A (ja) | 1999-07-30 | 1999-07-30 | ｐチャネルＭＯＳトランジスタおよび半導体装置の製造方法 |
| KR1020000043829A KR100333031B1 (ko) | 1999-07-30 | 2000-07-28 | 피채널 모스 트랜지스터 및 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11217072A JP2001044426A (ja) | 1999-07-30 | 1999-07-30 | ｐチャネルＭＯＳトランジスタおよび半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044426A true JP2001044426A (ja) | 2001-02-16 |
Family
ID=16698404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11217072A Pending JP2001044426A (ja) | 1999-07-30 | 1999-07-30 | ｐチャネルＭＯＳトランジスタおよび半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2001044426A (ja) |
| KR (1) | KR100333031B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002329793A (ja) * | 2001-05-02 | 2002-11-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2006351626A (ja) * | 2005-06-13 | 2006-12-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2008277587A (ja) * | 2007-04-27 | 2008-11-13 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
-
1999
- 1999-07-30 JP JP11217072A patent/JP2001044426A/ja active Pending
-
2000
- 2000-07-28 KR KR1020000043829A patent/KR100333031B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002329793A (ja) * | 2001-05-02 | 2002-11-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2006351626A (ja) * | 2005-06-13 | 2006-12-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP4703277B2 (ja) * | 2005-06-13 | 2011-06-15 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2008277587A (ja) * | 2007-04-27 | 2008-11-13 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100333031B1 (ko) | 2002-04-18 |
| KR20010039770A (ko) | 2001-05-15 |
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