KR100333031B1 - 피채널 모스 트랜지스터 및 반도체 장치의 제조방법 - Google Patents

피채널 모스 트랜지스터 및 반도체 장치의 제조방법 Download PDF

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Abstract

n형 불순물 영역은 n형 불순물의 주입에 의해 게이트 전극과 게이트 산화막 사이의 게이트 계면의 부근에 제공되어 있다. n형 불순물 영역은 게이트 산화막의 에너지 퍼텐셜을 변화시켜 NBTI에 의해 야기된 임계전압의 변동을 감소시킨다.

Description

피채널 모스 트랜지스터 및 반도체 장치의 제조방법{P-CHANNEL MOS TRANSISTOR AND MANUFACTURING METHOD OF A SEMICONDUCTOR DEVICE}
본 발명은 p채널 MOS 트랜지스터 및 반도체장치의 제조방법에 관한 것으로서, 특히, NBTI에 의한 영향을 감소시킨 p채널 M0S 트랜지스터 및 상기 p채널 MOS 트랜지스터를 사용하는 반도체장치의 제조방법에 관한 것이다.
종래, 하나의 칩 내에서, p채널 MOS(meta1-oxide semiconductor) 트랜지스터와 n채널 MOS 트랜지스터가 상호 조합된 CMOS(comp1ementary M0S)가 공지되어 있다.
CMOS를 구성하는 p채널 MOS 트랜지스터는 기본적으로 실리콘기판의 표면상에 게이트 산화막(Si02)을 통해 게이트 전극이 제공된 구조를 갖고 있다. 게이트 전극을 형성하는 게이트 폴리실리콘에 붕소(B)와 같은 p형 불순물만이 이온 주입에 의해 도입된다.
상기 CMOS가 제품으로서 출하될 때나 시험적으로 제조되는 경우에, 실리콘기판을 반전시키도록 바이어스를 게이트에 가하는 동시에 온도를 올려 스트레스 상태가 가속되는 네가티브-BT(negative-bias temperature) 스트레스 시험이 행해진다. 이 때, NBTI이 발생한다. NBTI(negative bias temperature instability)라고도 불리는 슬로우 트랩(slow trap)은 적층된 실리콘기판과 게이트 산화막 사이의 경계면, 즉, 게이트 산화막/실리콘기판 계면의 홀(정공) 트랩에 의하여 야기된다.
도 8a 내지 도 8c는 NBTI 발생 상태를 도시하고 있는 것으로서, 도 8a는 BT 스트레스 상태의 개념 설명도이고, 도 8b는 정(positive)의 고정 전하 축적 상태의 개념 설명도이고, 도 8c는 임계전압 변화상태를 그래프로 도시하는 설명도이다.
상기 도면에서 도시된 바와 같이, 게이트에 부(negative) 바이어스(Vg[V])가 인가되고, 소스, 드레인 및 기판에 0[V]가 인가되어(도 8a 참조), 반전-BT 스트레스 상태에 있는 MOS 구조를 갖는 소자는 차례로 게이트 산화막에 의해 포획된 정의 고정 전하(즉, 홀)를 갖는다(도 8b 참조). 그 결과, 계면준위가 증가하고, 임계전압(Vth)이 변하고(도 8c 참조) 또한 온 상태의 전류(On-state current : Ion)가 열화된다. 도 8c에 있어서, 횡축은 스트레스 시간을 나타내고 종축은 임계전압의 변화율을 나타낸다.
도 9a 및 도 9b는 홀 트랩에 의한 전자와 정공의 움직임을 도시하고 있는 것으로서, 도 9a는 개념 설명도 3고, 도 9b는 개략도이다. 상기 도면에서 도시된 바와 같이, CMOS가 BT시험에 의한 스트레스 상태에 놓여지는 경우, 게이트 산화막/실리콘기판 계면에서 홀 트랩이 형성되어 게이트 산화막에 의해 정의 고정 전하가 포획된다(도 9a 참조). 게이트 산화막에 의해 포획된 정의 고정 전하의 증가는 임계전압의 변화를 가져온다.
즉, 게이트로의 음전위의 인가는 게이트 폴리실리콘의 전자(도면에서 검은 원 참조)가 실리콘기판측으로 통과하여 임팩트 이온화(impact ionization)를 야기하고 전자 및 정공(도면에서 흰 원 참조)을 발생시키게 한다. 그 때, 전자는 그대로 실리콘기판측상에서 기판전류로서 측정되고(도 9b 참조) 정공은 절연막인 게이트 산화막의 측면으로 점프하여 게이트 산화막에 포획되게 된다(도 9a 및 도 9b 참조). 그 결과, 게이트 산화막에 정공이 모여들어 임계전압이 변화하게 된다.
상기 임계전압(Vth)이 변화하는 현상은 NBTI뿐만 아니라 보론의 관통(penetration) 때문에 발생한다.
도 10a 내지 도 10b는 임계전압(Vth)의 변화의 개념을 도시하는 것으로서, 도 10a는 보론의 관통에 의한 경우의 설명도 3고, 도 10b는 NBTI에 의한 경우의 설명도이다.
상기 도면에서 도시된 바와 같이, 보론의 관통에 의한 임계전압(Vth) 변화의 경우(도 10a 참조)에, 보론이 게이트에 주입 된 후의 열처리(활성화, 층간막)에 의해 게이트 산화막 및 실리콘기판에 보론이 확산하여 웰(well) 농도가 변화한다. 따라서, 산화막 특성이 열화되어 임계전압(Vth)의 변화가 야기된다.
한편, NBTI에 의한 임계전압(Vth)의 변화의 경우(도 10b 참조)에, 게이트 산화막에 정공이 모여들어 임계전압(Vth)이 변화하는 경시적 변화가 일어난다.
전술한 보론의 관통에 의한 임계전압(Vth)의 변화에 대응한 것으로서, 예컨대, 특개평 6-275788호공보에 개시된 듀얼-게이트 CMOS형 반도체장치의 제조방법이 알려져 있다.
도 1은 종래 듀얼-게이트 CMOS형 반도체 장치의 제조 방법에 따른 임계전압(Vth)의 변화에 관한 설명도이다. 도 1에 도시된 바와 같이, n형 불순물을 포함하는 n형 도전성 폴리실리콘막(3)은 실리콘기판(1)상에 제공된 게이트산화막(2)상에 형성되어 있다. 도입된 불순물의 활성화 온도는 800 내지 900℃이고, 도입된 n형 불순물은 n형 도전성 폴리실리콘막(3)의 전체 영역에 균일하게 분포된다.
그러나, p채널 MOS 트랜지스터에서, NBTI에 의해 야기된 임계전압(Vth)의 변화는 매우 커서, 온-전류(On-current)도 또한 상기 변화에 따라 감소하게 된다. 그 이유는 P+게이트에서 실리콘기판까지 흐르는 전자의 양/에너지가 크고, NBTI를 야기하는 홀 트랩의 양이 많기 때문이다.
본 발명의 목적은 NBTI 열화를 감소시킬 수가 있는 p채널 MOS 트랜지스터 및 상기 p채널 MOS 트랜지스터를 사용하는 반도체장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위해, 본 발명에 따른 p채널 MOS 트랜지스터는 게이트 전극과 게이트 산화막 사이의 게이트 계면을 포함하고 있는 게이트 계면의 부근에 n형 불순물의 주입에 의해 상기 게이트 산화막의 에너지 퍼텐셜을 변화시켜 NBTI에 의해 야기되는 임계전압의 변동을 감소시키는 n형 불순물 영역을 갖고 있다.
전술한 구성으로, n형 불순물의 주입에 의해 게이트 전극과 게이트 산화막 사이의 게이트 계면을 포함하고 있는 게이트 계면 부근에 게이트 산화막의 에너지 퍼텐셜을 변화시켜 NBTI에 의해서 야기된 임계전압의 변동을 감소시키는 n형 불순물 영역이 제공되어 있다. n형 불순물 영역에 의해, p채널 MOS 트랜지스터에 있어서의 NBTI 열화는 감소될 수 있다.
또한, 본 발명의 반도체장치의 제조방법에 따르면, 상기 p채널 M0S 트랜지스터를 사용하는 반도체장치를 제조하는 것이 가능하다.
도 1은 종래의 듀얼-게이트 CMOS형 반도체장치의 제조방법에 따른 임계전압(Vth)의 변화를 설명하는 도면.
도 2는 본 발명의 실시예에 따른 p채널 MOS 트랜지스터의 구성을 도시하는 단면도.
도 3a, 도 3b, 도 3c, 도 3d 및 도 3e는 도 2의 p채널 M0S 트랜지스터를 사용하는 더블 웰 CMOS의 제조공정을 도시하는 단면도.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e 및 도 4f는 도 2의 p채널 MOS 트랜지스터를 사용하는 더블 웰 CMOS의 제조공정의 다른 예를 도시하는 단면도.
도 5a 및 도 5b는 본 발명에 따른 홀 트랩에 의한 전자와 정공의 움직임을 도시하는 것으로서, 도 5a는 개념 설명도이고, 도 5b는 개략도.
도 6a 및 도 6b는 As, P의 유무의 비교에 의해 나타난 본 발명에 따른 개선된 상태를 도시하는 것으로서, 도 6a는 이온 열화량 비율의 그래프에 의한 설명도이고, 도 6b는 기판전류의 계측 결과의 그래프에 의한 설명도.
도 7은 본 발명에 따른 n형 도전성 폴리실리콘막의 형성 상태를 도시하는 설명도.
도 8a, 도 8b, 도 8c는 NBTI의 발생 상태를 각각 도시하는 것으로서, 도 8a는 BT 스트레스 상태의 개념 설명도이고, 도 8b는 정(positive)의 고정 전하 축적상태의 개념 설명도이고, 도 8c는 임계전압 변화상태를 그래프로 도시하는 설명도.
도 9a 및 도 9b는 홀 트랩에 의한 전자와 정공의 움직임을 각각 도시하는 것으로서, 도 9a는 개념 설명도이고, 도 9b는 개략도.
도 10a 및 도 10b는 임계전압(Vth)의 변화를 개념적으로 도시하는 것으로서, 도 10a는 보론의 관통에 의한 경우의 설명도이고, 도 10b는 NBTI에 의한 경우의 설명도.
<도면의 주요부분에 대한 간단한 설명>
10 : p채널 MOS 트랜지스터 11 : 실리콘기판
12 : n웰 13 : 게이트 산화막
14, 23 : 게이트 전극 15 : 게이트 계면
16 : n형 불순물 영역
17 : 게이트 폴리실리콘계면 부근층
18 : 게이트 산화막계면 부근층 19 : p웰
20 : 필드산화막 21 : 비도핑 폴리실리콘산화막
21a, 21b : 게이트 폴리실리콘
22, 26, 28, 29, 30 : 포토레지스트막
24, 27 : 소스/드레인영역 25 : n채널 MOS 트랜지스터
이하, 본 발명의 실시예는 첨부된 도면을 참조하여 기술될 것이다.
도 2는 본 발명의 실시예에 따른 p채널 MOS 트랜지스터의 구성을 도시하는 단면도이다. 도 2에 도시된 바와 같이, 예컨대, p채널 MOS 전계효과 트랜지스터(pMOS FET) 등의 p채널 MOS 트랜지스터(10)는 실리콘기판(11)상에 형성된 n웰(12)의 표면상에 게이트 산화막(Si02)(13)을 통해 p형 폴리실리콘으로 이루어진 게이트 전극(14)을 구비하고 있다.
상기 p채널 M0S 트랜지스터(10)는 예컨대, n채널 MOS 트랜지스터용의 p웰 및 p채널 MOS 트랜지스터용의 n웰을 형성하는 실리콘기판(11)상에 n채널 MOS 트랜지스터(도시하지 않음)에 직렬 접속되어 더블 웰 CMOS를 형성한다.
게이트 전극(14)과 게이트 산화막(13) 사이의 게이트 계면(15)을 포함하는 게이트계면의 부근에 n형 불순물 영역(16)이 형성되어 있다. n형 불순물 영역(16)은 예컨대, 비소(As) 또는 인(P) 등의 n형 불순물의 주입에 의해 형성되고 게이트 산화막의 에너지 퍼텐셜을 변화시킴으로써 NBTI의 원인이 되는 홀 트랩량이 감소된다.
홀 트랩량의 감소에 의해 NBTI 열화, 예컨대, NBTI에 의해 야기된 임계전압(Vth)의 매우 큰 변동 및 상기 열화와 상호 관련이 있는 온-상태전류의 감소를 방지할 수 있다.
게이트 전극(14)과 게이트 산화막(13) 사이의 게이트 계면(15), 즉, 게이트 산화막/폴리실리콘계면을 포함하는 게이트 계면 부근은 게이트 계면(15)으로부터의 게이트 전극(14)의 막 두께 X의 10%를 차지하는 범위(0.1X)를 피복하는 게이트 폴리실리콘계면 부근층(17)과, 게이트 계면(15)으로부터의 게이트 산화막(13)의 막 두께 t의 25%를 차지하는 범위(0,25t)를 피복하는 게이트 산화막(절연막)계면 부근층(18)으로 구성된다.
즉, 게이트 계면 부근에 형성된 n형 불순물 영역(16)은 게이트 폴리실리콘계면 부근층(17)과 게이트 산화막계면 부근층(18)을 합한 것이다.
상기 n형 불순물 영역(16)은 1×1016내지 1×1019atoms/cm3의 n형 불순물 농도를 갖고 있으며, 비소(As) 또는 인(P) 등의 n형 불순물을 게이트 전극(14)에 l×1013내지 1×1016atoms/cm2의 이온 주입으로 형성된다.
상기 n형 불순물이 게이트 계면 부근에 존재하므로, 기판전류는 적어도 30% 정도 감소하고, 또한 게이트 산화막(13)에 주입되는 정공(positive hole)도 또한 동일한 양으로 감소된다. 결과적으로, 고정 전하의 생성량이 30% 이상 감소될 것이라고 예상된다.
p형 전극은 게이트 전극(14)에 n형 불순물을 도입한 후 p채널 MOS 트랜지스터(10)를 형성하는 부분으로서의 게이트 전극(14)에 붕소(B)와 같은 p형 불순물을 n형 불순물의 도입량 이상으로 주입함으로써 형성된다.
n형 불순물의 주입량은 일 예로서, 3×1013내지 1×1016atoms/cm2의 범위내 이며, 바람직하기는 5×1014내지 3×1015atoms/cm2범위로 한다. p형 불순물의 주입량은 n형 불순물의 주입량의 2배 이상이고 바람직하기는 3 내지 4배로 한다.
구체적인 예로서, 붕소(B)의 이온 주입은 가속 에너지가 5 keV, 도즈량이 3×1015atoms/cm2인 조건하에서 행해지고, 비소(As)의 이온 주입은 가속 에너지가 30 keV, 도즈량이 5 ×1014atoms/cm2인 조건하에서 행해진다.
다음에, 도 2에 도시된 p채널 MOS 트랜지스터(10)를 사용하는 반도체장치인 더블 웰 CMOS의 제조방법에 관한 기술이 이루어질 것이다. 상기 더블 웰 CMOS는 n채널 M0S 트랜지스터용의 p웰과 p채널 MOS 트랜지스터용의 n웰을 형성하는 실리콘기판상에 서로 직렬 접속된 p채널 MOS 트랜지스터와 n채널 MOS 트랜지스터를 구비하고 있다(도 3E 참조).
도 3a 내지 도 3e는 도 2의 p채널 MOS 트랜지스터를 사용하는 더블 웰 CMOS의 제조공정을 도시하는 단면도이다.
상기 도면에서 도시된 바와 같이, 더블 웰 CMOS를 제조하기 위하여, 우선, 실리콘 기판(11)상에 p웰(19) 및 n웰(12)이 형성되고, 그 후, 실리콘기판(11)의 표면상에 필드산화막(20) 및 게이트 산화막(13)이 되는 Si02막이 형성되고, 상기Si02막상에 비도핑 폴리실리콘막(21)이 현상된다(도 3a 참조). 일 예로서, 비도핑 폴리실리콘막(21)의 막 두께는 150nm, 게이트 산화막(13)의 막 두께는 6nm로 한다.
다음에, 비도핑 폴리실리콘막(21)이 에칭되고, p웰(19) 및 n웰(12)상에 게이트 산화막(13)을 통해 게이트 폴리실리콘(21a, 21b)이 형성된다(도 3b 참조).
다음에, 게이트 폴리실리콘(21b)만을 피복함으로써 포토레지스트(22)를 형성하고, 게이트 폴리실리콘(21a)을 포함하는 n채널 MOS 트랜지스터 형성영역에 n형 불순물을 이온 주입한다(도 3c 참조). 이 때, 예컨대, n형 불순물로서 비소(As)를 사용하고, 상기 비소(As)의 이온 주입을 가속 에너지 50keV, 도즈량 5×1015atoms/cm2으로 행한다.
상기 n채널 MOS 트랜지스터 형성영역에 대한 불순물 주입에 의해 게이트 폴리실리콘(21b)과 소스/드레인영역 형성부분에 동시에 불순물이 도입되어 게이트 전극(23)과 함께 소스/드레인영역(24)이 형성된다(도 3d 참조).
다음에, 포토레지스트막(22)을 제거한 후 p웰(19)상의 n채널 MOS 트랜지스터(25)만을 피복하여 포토레지스트막(26)을 형성하고 게이트 폴리실리콘(21b)을 포함하는 p채널 MeS 트랜지스터 형성영역에 대하여 p형 불순물의 이온 주입 후 계속해서 n형 불순물의 이온 주입을 행한다(도 3d 참조).
이 때, 예컨대, n형 불순물의 주입량은 3×1013내지 1×1016atoms/cm2의 범위로 하고, 바람직하기는 5×1Ol4내지 3×1015atoms/cm2의 범위로 한다. 또한, p형불순물의 주입량은 n형 불순물의 주입량의 2배 이상으로 하며, 바람직하기는 3 내지 4배로 한다.
구체적으로, 예컨대, p형 불순물로서의 붕소(B)의 이온 주입을 가속 에너지가 5 keV, 도즈량이 3×1015atoms/cm2로서 행하고, n형 불순물로서의 비소(As)의 이온 주입을 가속 에너지가 30 keV, 도즈량이 5×1014atoms/cm2로서 행한다.
상기 p채널 MOS 트랜지스터 형성영역에 대한 불순물 주입에 의해 게이트 폴리실리콘(21b) 및 소스/드레인영역 형성부분에 동시에 p형 및 n형의 불순물이 도입되어 게이트 전극(14)과 동시에 소스/드레인영역(27)이 형성된다(도 3e 참조).
다음에, 소스/드레인영역(27)에 대한 도입 불순물의 활성화 어닐링을 행한다. 활성화 온도는 900℃ 이상, 예컨대, 900 내지 1150℃의 범위이면 좋고, 시간은 1 내지 60초로 한다. 상기 활성화 어닐링에 의해 게이트 산화막/폴리실리콘계면측에, 즉, 게이트 계면(15)측에 비소(Ag) 등의 n형 불순물이 부분적으로 덮혀 있으면 양호하다. 그 후, 보통의 실리사이드/층간막 형성 프로세스로 제조공정이 이어진다.
상술한 바와 같이, 상기 p채널 MOS 트랜지스터를 사용하는 더블 웰 CMOS의 제조공정에 있어서는 p+폴리실리콘에 대한 비소(Ag) 또는 인(P) 등의 n형 불순물의 주입 공정을 p형 불순물인 붕소(B) 주입공정의 이후에 행해진다. 이 때, n형 불순물의 주입 농도는 p형을 유지할 수가 있을 정도로 충분히 작게 한다.
도 4a 내지 도 4f는 도 2의 p채널 MOS 트랜지스터를 사용하는 더블 웰 CMOS의 제조공정의 다른 예를 도시하는 단면도이다.
상기 도면에 도시된 바와 같이, 더블 웰 CMOS를 제조하기 위하여 우선, 실리콘기판(11)에 p웰(19) 및 n웰(12)을 형성하고 실리콘기판(11)의 표면에 필드산화막(20) 및 게이트 산화막(13)이 되는 SiO2막을 형성하고, 상기 SiO2막상에 비도핑 폴리실리콘막(21)을 성장시킨다(도 4a 참조). 일 예로서, 비도핑 폴리실리콘막(21)의 막 두께는 150nm 게이트 산화막(13)의 막 두께는 6nm로 한다.
다음에, n채널 MOS 트랜지스터 형성영역만을 피복하여 포토레지스트막(28)을 형성하고 p채널 MOS 트랜지스터 형성영역에 n형 불순물을 이온 주입한다(도 4b 참조). 이 때, 예컨대, n형 불순물로서 비소(As)가 사용되며, 상기 비소(An)의 주입량은 3×1013내지 1×1016atoms/cm2의 범위로 하며 바람직하기는 5×1014내지 3×1015atoms/cm2의 범위로 한다.
상기 p채널 MOS 트랜지스터 형성영역에 대한 n형 불순물 주입에 의해 비도핑 폴리실리콘막(21)의 게이트 전극 형성부분에만 n형 불순물이 도입된다.
다음에, 포토레지스트막(28)을 제거하여 n형 불순물 도입부분을 포함하는 비도핑 폴리실리콘막(21)을 에칭하여 p웰(19) 및 n웰(12)상에 게이트 산화막(13)을 통해 게이트 폴리실리콘(21a, 21b)을 형성한다(도 4c 참조). 2개의 게이트 폴리실리콘(21a, 21b) 중에서 p웰(19)상의 게이트 폴리실리콘(21a)은 n형 불순물이 도입되지 않은 비도핑 폴리실리콘막(21a)이지만 n웰(12)상의 게이트 폴리실리콘(21b)은 n형 불순물이 도입된 n형 폴리실리콘이다.
다음에, 게이트 폴리실리콘(21b)만을 피복하여 포토레지스트막(29)을 형성하고 게이트 폴리실리콘(21a)을 포함하는 n채널 MOS 트랜지스터 형성영역에 n형 불순물을 이온 주입한다(도 4d 참조). 이 때, 예컨대, n형 불순물로서 비소(As)가 사용되고, 상기 비소(As)의 이온 주입은 가속 에너지가 50keV, 도즈량이 5×1015atomg/cm2으로 행한다.
상기 n채널 MOS 트랜지스터 형성영역에 대한 불순물 주입에 의해 게이트 폴리실리콘(21a)과 소스/드레인영역 형성부분에 동시에 불순물이 도입되어 게이트 전극(23)과 동시에 소스/드레인영역(24)이 형성된다(도 4e참조).
다음에, 포토레지스트막(29)을 제거한 후 n채널 M0S 트랜지스터(25)만을 피복하여 포토레지스트막(30)을 형성하고 게이트 폴리실리콘(21b)을 포함하는 p채널 MOS 트랜지스터 형성영역에 대하여 p형 불순물의 이온 주입을 행한다(도 4e 참조).
이 때, 예컨대, p형 불순물의 주입량은 n형 불순물의 주입량의 2배 이상으로 하며, 바람직하기는 3 내지 4배로 한다. 구체적으로는 예컨대, p형 불순물로서의 붕소(B)의 이온 주입은 가속 에너지가 5 keV, 도즈량이 3×1015atoms/cm2으로 행한다.
상기 p채널 M0S 트랜지스터 형성영역에 대한 p형 불순물의 주입에 의해 게이트 폴리실리콘(21a)과 소스/드레인영역 형성부분에 동시에 불순물이 도입되어 게이트 전극(14)과 함께 소스/드레인영역(27)이 형성된다(도 4e 참조).
다음에, 소스/드레인영역(27)에 대한 도입 불순물의 활성화 어닐링을 행한다. 활성화 온도는 900℃ 이상, 예컨대, 900 내지 1150℃의 범위이면 좋고, 시간은 1 내지 60초로 한다. 상기 활성화 어닐링에 의해 게이트 산화막/폴리실리콘계면측에, 즉, 게이트 계면(15)측에 비소(As) 등의 n형 불순물이 부분적으로 덮혀있으면 된다. 그 후, 통상적인 실리사이드/층간막 형성 공정에 이어진다.
전술한 바와 같이, 상기 p채널 MOS 트랜지스터를 사용하는 더블 웰 CMOS의 제조공정에 있어서는 p형 불순물인 붕소{B)의 주입 공정의 이전에 p+폴리실리콘에 대한 비소(As) 또는 인(P) 등의 n형 불순물의 주입을 행하지만, 이 때, n형 불순물의 주입 농도는 p형을 유지할 수가 있도록 충분히 작게 한다.
도 5a 및 도 5b는 본 발명에 있어서의 홀 트랩에 의한 전자와 정공의 움직임을 도시하는 것으로서, 도 5a는 개념 설명도이고, 도 5b는 개략도이다. 상기 도면에서 도시된 바와 같이, 게이트 전극(14)의 게이트 폴리실리콘에 비소(As)나 인(P) 등의 n형 불순물을 이온 주입함으로써 NBTI의 원인이 되는 실리콘기판(11)의 n웰(12)과 게이트 산화막(13)의 경계면, 즉, 게이트절연막/실리콘기판 계면의 홀 트랩량을 감소시킬 수 있다(도 5a 참조).
보다 상세히는, p채널 MOS 트랜지스터(10)에 반전 BT 스트레스를 준 경우, 게이트절연막/실리콘기판 계면에 홀 트랩이 많이 형성되고, 한편, n채널 MOS 트랜지스터(35)에 반전 BT 스트레스를 준 경우, 전극측계면에 홀 트랩이 형성되기 때문에, p채널 MOS 트랜지스터(10)에 있어서는 NBTI에 의한 임계전압(Vth)의 변동이 커진다.
이에 반하여, 게이트 폴리실리콘에 비소(As)나 인(P) 등의 n형 불순물을 도입하면 게이트 전극(14)으로부터 실리콘기판(11)에 흐르는 전자의 양/에너지가 감소하도록 게이트 산화막(13)의 에너지 퍼텐셜이 변화하여(도 5b 참조), 홀 트랩을 감소시킬 수 있다.
도 6a 내지 도 6b는 본 발명에 있어서의 개선 상태를 AS, P의 유무에 의한 비교로서 나타내는 것으로서, 도 6a는 이온 열화량 비율의 그래프에 의한 설명도이고 도 6b는 기판전류의 계측 결과의 그래프에 의한 설명도이다.
상기 도면에 도시된 바와 같이, 비소(As)나 인(P) 등의 n형 불순물을 도입한 경우, 도입하지 않은 경우에 비해 온-상태전류(Ion)의 열화량의 비율이 스트레스 시간의 전체에서 감소하며(도6a 참조), 또한, 누적분포의 모든 범위에서 기판전류(게이트 전극-실리콘기판간의 전자전류)가 감소, 즉, 홀 트랩이 감소하고 있다. 기판전류의 계측에 의해 임팩트 이온화 된 전자와 정공 중에서 정공 수의 계측에 대응하는 것이 가능하다.
도 7은 본 발명에 있어서의 n형 도전성 폴리실리콘막의 형성상태를 도시하는 설명도이다. 도 7에 도시된 바와 같이, 실리콘기판(11)상에 게이트 산화막(13)을 통해 p형 폴리실리콘 게이트가 형성되는 폴리실리콘막에는 n형 불순물이 도입되는 n형 불순물 영역(16)이 마련되지만, 도입되는 n형 불순물은 게이트 산화막/폴리실리콘계면측에, 즉, 게이트 계면(15)측에 부분적으로 덮혀있으면 좋다. 또한, 도입되는 n형 불순물의 활성화 온도는 900℃ 이상, 예컨대, 900 내지 1150℃의 범위이면 좋다.
종래의 듀얼-게이트 CMOS형 반도체장치의 제조방법의 경우, 공핍화를 막기 위해 n형 불순물은 균일하게 도핑 될(도 1참조) 필요가 있지만, 본 발명에 있어서는 그 필요가 없다. 또한, 온도에 관해서도 보다 높은 온도인 900℃ 이상으로 적용할 수 있고 1150℃라도 가능하다. 종래의 제조방법에 있어서의 800 내지 900℃로서는 본 발명의 효과를 얻을 수 없다고 생각된다.
이와 같이, 본 발명에 의하면, 붕소(B)가 도핑되어 p+(p+게이트)로 되어 있는 p채널 MOS 트랜지스터(10)의 NBTI에 의한 열화를 막기 위해서, 게이트 산화막/폴리실리콘계면을 포함하는 게이트 계면 부근에 즉, 게이트 산화막의 에너지 퍼텐셜을 바꿔 충분한 효과를 얻을 수 있는 계면 부근에 비소(As)나 인(P) 등의 n형 불순물을 도입하고 있다.
따라서, 종래, p형 불순물(p+폴리실리콘)만이 도입되는 게이트 폴리실리콘의 게이트 계면 부근에, 비소(As)나 인(P) 등을 이온 주입함으로서 NBTI의 원인이 되는 게이트 산화막/실리콘기판 계면의 홀 트랩량이 감소될 수 있다.
전술한 바와 같이, 본 발명에 의하면 n형 불순물의 주입에 의해 게이트 전극과 게이트 산화막 사이의 게이트 계면을 포함하는 게이트 계면 부근에, 게이트 산화막의 에너지 퍼텐셜을 변화시켜 NBTI에 의해 야기된 임계전압의 변동을 감소시키는 n형 불순물 영역이 제공되어 p채널 M0S 트랜지스터에 있어서의 NBTI열화를 감소시킬 수 있다.
또한, 본 발명에 따른 반도체장치의 제조방법에 의해, 상기 p채널 MOS 트랜지스터를 사용하는 반도체장치를 제조할 수가 있다.

Claims (11)

  1. 게이트 전극과 게이트 산화막 사이의 게이트 계면을 포함하는 게이트 계면 부근에, n형 불순물의 주입에 의해 상기 게이트 산화막의 에너지 퍼텐셜을 변화시켜 NBTI에 의해 야기된 임계전압의 변동을 감소시키는 n형 불순물 영역을 갖는 것을 특징으로 하는 p채널 MOS 트랜지스터.
  2. 제 1항에 있어서,
    상기 게이트 계면 부근은 상기 게이트 계면으로부터 상기 게이트 전극의 막 두께의 10%의 범위를 커버하고, 상기 게이트 계면으로부터 상기 게이트 산화막의 막 두께의 25%의 범위를 커버하는 것을 특징으로 p채널 MOS 트랜지스터.
  3. 제 1항에 있어서,
    상기 n형 불순물 영역의 n형 불순물 농도는 1×1016내지 1×1019atoms/cm3인 것을 특징으로 하는 p채널 MOS 트랜지스터.
  4. 제 1항 내지 제3항 중 어느 한 항에 있어서,
    상기 n형 불순물 영역은 상기 n형 불순물을 1×1013내지 1×1016atoms/cm2정도로 주입함으로써 형성되는 것을 특징으로 하는 p채널 M0S 트랜지스터.
  5. 제1 내지 3항 중 어느 한 항에 있어서,
    상기 n형 불순물은 비소(As) 또는 인(P)인 것을 특징으로 하는 p채널 MOS 트랜지스터.
  6. n채널 MOS 트랜지스터와 p채널 MOS 트랜지스터를 조합시킨 구조를 갖는 반도체장치의 제조방법에 있어서,
    게이트 전극과 게이트 산화막 사이의 게이트 계면의 부근에 n형 불순물을 주입하는 단계와,
    상기 게이트 산화막의 에너지 퍼텐셜을 변화시켜 NBTI에 의해 야기된 임계전압의 변동을 감소시키는 n형 불순물 영역을 상기 p채널 MOS 트랜지스터에 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 6항에 있어서,
    상기 게이트 계면의 부근은 상기 게이트 계면으로부터 상기 게이트 전극의 막 두께의 10%의 범위를 커버하고, 상기 게이트 계면으로부터 상기 게이트 산화막의 막 두께의 25%의 범위를 커버하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 6항 또는 제7항에 있어서,
    게이트 폴리실리콘막이 성장된 후, 상기 게이트 폴리실리콘막을 에칭하고, n채널 MOS 트랜지스터 형성영역 및 p채널 MOS 트랜지스터 형성영역에 게이트 산화막으로 게이트 폴리실리콘을 형성하는 단계와,
    상기 n채널 MOS 트랜지스터 형성영역의 게이트 폴리실리콘에만 n형 불순물을 주입하는 단계와,
    상기 p채널 MOS 트랜지스터 형성영역의 게이트 폴리실리콘에만 p형 불순물을 주입하고, 그 후, n형 불순물을 주입하고, 주입된 불순물의 활성화 어닐링을 소스/드레인영역에 대해 실행하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 6항 또는 제7항에 있어서,
    게이트 폴리실리콘막이 성장된 후, p채널 MOS 트랜지스터 형성영역의 상기 게이트 폴리실리콘막에만 n형 불순물을 주입하는 단계와,
    상기 게이트 폴리실리콘막을 에칭하고, n채널 MOS 트랜지스터 형성영역 및 상기 p채널 MOS 트랜지스터 형성영역에 게이트 산화막으로 게이트 폴리실리콘을 형성하는 단계와,
    상기 n채널 MOS 트랜지스터 형성영역의 게이트 폴리실리콘에만 n형 불순물을 주입하는 단계와,
    상기 p채널 MOS 트랜지스터 형성영역의 게이트 폴리실리콘에만 p형 불순물을 주입하는 단계와,
    주입된 불순물의 활성화 어닐링을 소스/드레인영역에 대해 실행하는 단계를더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 8항에 있어서,
    상기 n형 불순물은 상기 주입된 불순물의 활성화 어닐링에 의해 상기 게이트 계면 부근에 부분적으로 덮히게 되는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 8항에 있어서,
    상기 p채널 M0S 트랜지스터에 대한 상기 n형 불순물의 주입 농도는 p형을 유지할 정도로 충분히 작은 것을 특징으로 하는 반도체장치의 제조방법.
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