JP5623898B2 - 半導体装置およびその製造方法 - Google Patents
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Description
上記半導体装置は、高耐圧pチャネル型トランジスタを備える半導体装置である。上記高耐圧pチャネル型トランジスタは、主表面を有し、かつ内部にp型領域を有する半導体基板と、p型領域上であって主表面に配置された、ドレイン電極を取り出すための第1のp型不純物領域を有するp型ウェル領域と、主表面に沿う方向に関してp型ウェル領域と接するように配置された、ソース電極を取り出すための第2のp型不純物領域を有するn型ウェル領域と、主表面に沿う方向に関して、第1のp型不純物領域と第2のp型不純物領域との間に配置されたゲート電極と、n型ウェル領域の上に配置された、主表面に沿って延びるp型埋め込みチャネルとを含んでいる。上記n型ウェル領域とp型ウェル領域との境界部は、ゲート電極の、第1のp型不純物領域に近い側の端部よりも、第1のp型不純物領域に近い位置に配置される。
上記半導体装置は、高耐圧pチャネル型トランジスタを備える半導体装置である。上記高耐圧pチャネル型トランジスタは、主表面を有し、かつ内部にp型領域を有する半導体基板と、p型領域上であって主表面に配置された、ドレイン電極を取り出すための第1のp型不純物領域を有するp型ウェル領域と、主表面に沿う方向に関してp型ウェル領域と接するように配置された、ソース電極を取り出すための第2のp型不純物領域を有するn型ウェル領域と、主表面に沿う方向に関して、第1のp型不純物領域と第2のp型不純物領域との間に配置されたゲート電極と、n型ウェル領域の上に配置された、主表面に沿って延びるp型埋め込みチャネルとを含んでいる。上記半導体基板の主表面において、平面視においてゲート電極の第1のp型不純物領域に近い側の端部に重なり、p型埋め込みチャネルの最下部よりも深い位置にまで配置される厚みを有する絶縁層がp型埋め込みチャネルに到達している。
本発明の他の実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、高耐圧pチャネル型トランジスタを備える半導体装置である。上記高耐圧pチャネル型トランジスタは、主表面を有し、かつ内部にp型領域を有する半導体基板と、p型領域上であって主表面に配置された、ドレイン電極を取り出すための第1のp型不純物領域を有するp型ウェル領域と、主表面に沿う方向に関してp型ウェル領域と接するように配置された、ソース電極を取り出すための第2のp型不純物領域を有するn型ウェル領域と、主表面に沿う方向に関して、第1のp型不純物領域と第2のp型不純物領域との間に配置されたゲート電極と、n型ウェル領域の上に配置された、主表面に沿って延びるp型埋め込みチャネルとを含んでいる。上記半導体基板の主表面において、平面視においてゲート電極のp型不純物に近い側の端部に重なり、p型埋め込みチャネルの最下部よりも深い位置にまで配置される厚みを有する絶縁層が配置されている。
上記製造方法は、高耐圧pチャネル型トランジスタを備える半導体装置の製造方法である。上記高耐圧pチャネル型トランジスタを形成する工程は、まず主表面を有し、かつ内部にp型領域を有する半導体基板が準備される。上記p型領域上であって主表面に、ドレイン電極を取り出すための第1のp型不純物領域を有するp型ウェル領域が形成される。上記主表面に沿う方向に関してp型ウェル領域と接するように、ソース電極を取り出すための第2のp型不純物領域を有するn型ウェル領域が形成される。上記n型ウェル領域の上に配置され、主表面に沿って延びるp型埋め込みチャネルが形成される。上記主表面に沿う方向に関する第1のp型不純物領域と第2のp型不純物領域との間にゲート電極が形成される。上記n型ウェル領域を形成する工程と、p型埋め込みチャネルを形成する工程とは同じマスクを用いて時間的に連続してなされる。上記n型ウェル領域とp型ウェル領域との境界部は、ゲート電極の、第1のp型不純物領域に近い側の端部よりも、第1のp型不純物領域に近い位置に配置されるように、n型およびp型ウェル領域が形成される。
上記製造方法は、高耐圧pチャネル型トランジスタを備える半導体装置の製造方法である。上記高耐圧pチャネル型トランジスタを形成する工程は、まず主表面を有し、かつ内部にp型領域を有する半導体基板が準備される。上記p型領域上であって主表面に、ドレイン電極を取り出すための第1のp型不純物領域を有するp型ウェル領域が形成される。上記主表面に沿う方向に関してp型ウェル領域と接するように、ソース電極を取り出すための第2のp型不純物領域を有するn型ウェル領域が形成される。上記n型ウェル領域の上に配置され、主表面に沿って延びるp型埋め込みチャネルが形成される。上記主表面に沿う方向に関する第1のp型不純物領域と第2のp型不純物領域との間にゲート電極が形成される。上記n型ウェル領域を形成する工程と、p型埋め込みチャネルを形成する工程とは同じマスクを用いて時間的に連続してなされる。上記半導体基板の主表面において、平面視においてゲート電極の第1のp型不純物領域に近い側の端部に重なり、p型埋め込みチャネルの最下部よりも深い位置にまで配置される厚みを有する絶縁層を形成する工程をさらに有する。
本発明の他の実施例による半導体装置の製造方法は以下の工程を備えている。
上記製造方法は、高耐圧pチャネル型トランジスタを備える半導体装置の製造方法である。上記高耐圧pチャネル型トランジスタを形成する工程は、まず主表面を有し、かつ内部にp型領域を有する半導体基板が準備される。上記p型領域上であって主表面に、ドレイン電極を取り出すための第1のp型不純物領域を有するp型ウェル領域が形成される。上記主表面に沿う方向に関してp型ウェル領域と接するように、ソース電極を取り出すための第2のp型不純物領域を有するn型ウェル領域が形成される。上記n型ウェル領域の上に配置され、主表面に沿って延びるp型埋め込みチャネルが形成される。上記主表面に沿う方向に関する第1のp型不純物領域と第2のp型不純物領域との間にゲート電極が形成される。上記n型ウェル領域を形成する工程と、p型埋め込みチャネルを形成する工程とは同じマスクを用いて時間的に連続してなされる。上記半導体基板の主表面において、平面視においてゲート電極のp型不純物に近い側の端部に重なり、p型埋め込みチャネルの最下部よりも深い位置にまで配置される厚みを有する絶縁層を形成する工程をさらに有する。
(実施の形態1)
まず半導体基板SUBの主表面における各素子形成領域の配置について図1を用いて説明する。
本実施の形態は、実施の形態1と比較して、高耐圧PMOSトランジスタの構成において異なっている。以下、図13〜図15を参照しながら、本実施の形態の高耐圧PMOSトランジスタについて説明する。
本実施の形態の高耐圧PMOSにおいては、ゲート端部GTEと平面視において重なる位置に絶縁層LSが配置されている。本実施の形態においても高耐圧PMOSのn型ウェル領域NWRとその上のp型埋め込みチャネルPPRとは同一マスクで連続して形成される。このため、p型埋め込みチャネルPPRには特に境界部BDRの近傍において不純物濃度が低く閾値電圧が高いp型極低濃度領域PPP(図15参照)が形成される。
Claims (13)
- 高耐圧pチャネル型トランジスタを備える半導体装置であり、
前記高耐圧pチャネル型トランジスタは、
主表面を有し、かつ内部にp型領域を有する半導体基板と、
前記p型領域上であって前記主表面に配置された、ドレイン電極を取り出すための第1のp型不純物領域を有するp型ウェル領域と、
前記主表面に沿う方向に関して前記p型ウェル領域と接するように配置された、ソース電極を取り出すための第2のp型不純物領域を有するn型ウェル領域と、
前記主表面に沿う方向に関して、前記第1のp型不純物領域と前記第2のp型不純物領域との間に配置されたゲート電極と、
前記n型ウェル領域の上に配置された、前記主表面に沿って延びるp型埋め込みチャネルとを含んでおり、
前記n型ウェル領域と前記p型ウェル領域との境界部は、前記ゲート電極の、前記第1のp型不純物領域に近い側の端部よりも、前記第1のp型不純物領域に近い位置に配置される、半導体装置。 - 前記p型埋め込みチャネルは、前記第2のp型不純物領域と接続されており、前記p型埋め込みチャネルの、前記第1のp型不純物領域に近い側の端部は、前記ゲート電極の、前記第1のp型不純物領域に近い側の端部よりも、前記第1のp型不純物領域に近い位置に配置される、請求項1に記載の半導体装置。
- 前記半導体基板の前記主表面において、平面視において前記ゲート電極の前記第1のp型不純物領域に近い側の端部に重なり、前記p型埋め込みチャネルの最下部よりも深い位置にまで配置される厚みを有する絶縁層が配置されている、請求項1または2に記載の半導体装置。
- 高耐圧pチャネル型トランジスタを備える半導体装置であり、
前記高耐圧pチャネル型トランジスタは、
主表面を有し、かつ内部にp型領域を有する半導体基板と、
前記p型領域上であって前記主表面に配置された、ドレイン電極を取り出すための第1のp型不純物領域を有するp型ウェル領域と、
前記主表面に沿う方向に関して前記p型ウェル領域と接するように配置された、ソース電極を取り出すための第2のp型不純物領域を有するn型ウェル領域と、
前記主表面に沿う方向に関して、前記第1のp型不純物領域と前記第2のp型不純物領域との間に配置されたゲート電極と、
前記n型ウェル領域の上に配置された、前記主表面に沿って延びるp型埋め込みチャネルとを含んでおり、
前記半導体基板の前記主表面において、平面視において前記ゲート電極の前記第1のp型不純物領域に近い側の端部に重なり、前記p型埋め込みチャネルの最下部よりも深い位置にまで配置される厚みを有する絶縁層が前記p型埋め込みチャネルに到達している、半導体装置。 - 前記n型ウェル領域と前記p型ウェル領域との境界部は、前記ゲート電極の、前記第1のp型不純物領域に近い側の端部よりも、前記第1のp型不純物領域に近い位置に配置される、請求項4に記載の半導体装置。
- 前記p型埋め込みチャネルは、前記第2のp型不純物領域と接続されており、前記p型埋め込みチャネルの、前記第1のp型不純物領域に近い側の端部は、前記ゲート電極の、前記第1のp型不純物領域に近い側の端部よりも、前記第1のp型不純物領域に近い位置に配置される、請求項4または5に記載の半導体装置。
- 高耐圧pチャネル型トランジスタを備える半導体装置の製造方法であり、
前記高耐圧pチャネル型トランジスタを形成する工程は、
主表面を有し、かつ内部にp型領域を有する半導体基板を準備する工程と、
前記p型領域上であって前記主表面に、ドレイン電極を取り出すための第1のp型不純物領域を有するp型ウェル領域を形成する工程と、
前記主表面に沿う方向に関して前記p型ウェル領域と接するように、ソース電極を取り出すための第2のp型不純物領域を有するn型ウェル領域を形成する工程と、
前記n型ウェル領域の上に配置され、前記主表面に沿って延びるp型埋め込みチャネルを形成する工程と、
前記主表面に沿う方向に関する前記第1のp型不純物領域と前記第2のp型不純物領域との間にゲート電極を形成する工程とを備えており、
前記n型ウェル領域を形成する工程と、前記p型埋め込みチャネルを形成する工程とは同じマスクを用いて時間的に連続してなされ、
前記n型ウェル領域と前記p型ウェル領域との境界部は、前記ゲート電極の、前記第1のp型不純物領域に近い側の端部よりも、前記第1のp型不純物領域に近い位置に配置されるように、前記n型およびp型ウェル領域が形成される、半導体装置の製造方法。 - 前記p型埋め込みチャネルは、前記第2のp型不純物領域と接続され、前記p型埋め込みチャネルの、前記第1のp型不純物領域に近い側の端部は、前記ゲート電極の、前記第1のp型不純物領域に近い側の端部よりも、前記第1のp型不純物領域に近い位置に配置されるように形成される、請求項7に記載の半導体装置の製造方法。
- 前記半導体基板の前記主表面において、平面視において前記ゲート電極の前記第1のp型不純物領域に近い側の端部に重なり、前記p型埋め込みチャネルの最下部よりも深い位置にまで配置される厚みを有する絶縁層を形成する工程をさらに有する、請求項7または8に記載の半導体装置の製造方法。
- 高耐圧pチャネル型トランジスタを備える半導体装置の製造方法であり、
前記高耐圧pチャネル型トランジスタを形成する工程は、
主表面を有し、かつ内部にp型領域を有する半導体基板を準備する工程と、
前記p型領域上であって前記主表面に、ドレイン電極を取り出すための第1のp型不純物領域を有するp型ウェル領域を形成する工程と、
前記主表面に沿う方向に関して前記p型ウェル領域と接するように、ソース電極を取り出すための第2のp型不純物領域を有するn型ウェル領域を形成する工程と、
前記n型ウェル領域の上に配置され、前記主表面に沿って延びるp型埋め込みチャネルを形成する工程と、
前記主表面に沿う方向に関する前記第1のp型不純物領域と前記第2のp型不純物領域との間にゲート電極を形成する工程とを備えており、
前記n型ウェル領域を形成する工程と、前記p型埋め込みチャネルを形成する工程とは同じマスクを用いて時間的に連続してなされ、
前記半導体基板の前記主表面において、平面視において前記ゲート電極の前記第1のp型不純物領域に近い側の端部に重なり、前記p型埋め込みチャネルの最下部よりも深い位置にまで配置される厚みを有する絶縁層を形成する工程をさらに有する、半導体装置の製造方法。 - 前記n型ウェル領域と前記p型ウェル領域との境界部は、前記ゲート電極の、前記第1のp型不純物領域に近い側の端部よりも、前記第1のp型不純物領域に近い位置に形成される、請求項10に記載の半導体装置の製造方法。
- 前記p型埋め込みチャネルは、前記第2のp型不純物領域と接続されており、前記p型埋め込みチャネルの、前記第1のp型不純物領域に近い側の端部は、前記ゲート電極の、前記第1のp型不純物領域に近い側の端部よりも、前記第1のp型不純物領域に近い位置に形成される、請求項10または11に記載の半導体装置の製造方法。
- 前記半導体基板の前記p型領域上であって、前記主表面に沿った方向に関して前記高耐圧pチャネル型トランジスタと並列するように配置される低電圧pチャネル型トランジスタを形成する工程をさらに備えており、
前記高耐圧pチャネル型トランジスタと前記低電圧pチャネル型トランジスタとは、前記主表面にて前記p型埋め込みチャネルが同時に形成される、請求項7〜12のいずれかに記載の半導体装置の製造方法。
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