JP2005294549A

JP2005294549A - Ｍｏｓ型トランジスタ

Info

Publication number: JP2005294549A
Application number: JP2004107809A
Authority: JP
Inventors: Naohiko Kimizuka; 直彦君塚; Kiyotaka Imai; 清隆今井; Yuuri Masuoka; 有里益岡
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-03-31
Filing date: 2004-03-31
Publication date: 2005-10-20
Also published as: US7102183B2; US20050224857A1

Abstract

【課題】高誘電率材料からなるゲート絶縁膜、多結晶シリコンからなるゲート電極を備えるＰチャネルＭＯＳ型トランジスタにおいて、フェルミピニングを解消し、閾値電圧の安定的な低下を提供する技術を提供する。
【解決手段】ＭＯＳ型トランジスタは、チャネル領域１０５にＰ型不純物であるＩｎを注入することにより、埋め込みチャネルトランジスタとしている。また、ゲート電極はＮ型不純物によりドープされた多結晶シリコン膜１０６により構成されている。このため、フェルミピニングによるゲート空乏化を効果的に抑制することができる。したがって、ゲート電極の空乏化および閾値電圧を安定的に低下させることができる。ここで、閾値電圧を安定的に低下させることができるのは、一定の電圧をゲート電極に印加することにより、電荷が誘起されるからである。
【選択図】図１

Description

本発明は、高誘電率膜を含むゲート絶縁膜と多結晶シリコンからなるゲート電極とを備えるＭＯＳ型トランジスタに関する。

近年、半導体素子の構成材料として、ｈｉｇｈ−ｋとよばれる高誘電率薄膜の利用が検討され始めている。ｈｉｇｈ−ｋ材料の代表的なものとしては、Ｚｒ、Ｈｆ等を含む酸化物が挙げられる。こうした材料をＭＯＳＦＥＴのゲート絶縁膜に用いることにより、ゲート絶縁膜の厚みをある程度厚くしてもシリコン酸化膜換算膜厚は薄くなり、物理的・構造的に安定なゲート絶縁膜を実現することができる。

特許文献１には、こうしたｈｉｇｈ−ｋ材料を用いたＭＯＳＦＥＴが開示されている。この文献には、表面チャネル型のＮチャネルＭＯＳＦＥＴが記載されている。ゲート絶縁膜として、金属シリケート膜が用いられている。ゲート電極は、Ｎ型の多結晶シリコンにより構成されている。

ところが、最近の研究によれば、ゲート絶縁膜をｈｉｇｈ−ｋ膜で構成し、ゲート電極を多結晶シリコンで構成した場合、フェルミピニングとよばれる現象が起こるとの知見が得られている（非特許文献１）。フェルミピニングは、ゲート電極中のゲート絶縁膜側界面近傍において、ｈｉｇｈ−ｋ膜を構成する金属がゲートを構成する多結晶シリコン中を拡散し、シリコンと上記金属との結合に基づく準位が形成されることによると考えられている。同文献には、多結晶シリコンに接してＨｆＯ_２やＡｌ_２Ｏ_３等のｈｉｇｈ−ｋ膜を設けるとフェルミピニングが起こることが報告されている。

ＭＯＳＦＥＴのゲート多結晶シリコン中でフェルミピニングが起こると、ゲート絶縁膜との界面近傍においてゲート多結晶シリコン中に空乏層が発生する。このような状態になると、ゲート電圧を充分に印加してもゲート絶縁膜に充分な電圧が印加されず、チャネル領域に充分なキャリアを誘起することが困難となる。この結果、閾値電圧が上昇する上、閾値電圧のばらつきが大きくなるという課題を有していた。特に、Ｐ型不純物を含んでいるゲート多結晶シリコンからなるゲート電極を有するＰチャネルＭＯＳ型トランジスタにおいて、顕著にこの現象が現れていた。

特開２００３−２８９１４０号公報 2003 Symposium on VLSI Technology Digest of Technical Papers "Fermi Level Pinning at the PolySi/Metal Oxide Interface" C.Hobbs et al,

本発明は、こうした事情に鑑みてなされたものであり、その目的とするところは、多結晶シリコンからなるゲート電極を備えるＰチャネルＭＯＳ型トランジスタにおいて、フェルミピニングによるゲート空乏化を解消し、閾値電圧を安定的に低下させることを目的とする。

本発明によれば、Ｎ型の導電型を有する半導体基板領域と、半導体基板領域内に設けられたＰ型の導電型を有する第１拡散層と、半導体基板領域内に設けられたＰ型の導電型を有する第２拡散層と、半導体基板領域の内部にあって、第１拡散層と第２拡散層との間に設けられたチャネル領域と、チャネル領域上に設けられた、酸化シリコンよりも誘電率が高い高誘電率膜を含むゲート絶縁膜と、ゲート絶縁膜上に設けられ、Ｎ型不純物を含む多結晶シリコンからなるゲート電極とを含むことを特徴とするＭＯＳ型トランジスタが提供される。

本発明に係るトランジスタは、高誘電率膜を含むゲート絶縁膜上に形成される多結晶シリコンゲート電極が、Ｎ型不純物を含んでいる。このため、フェルミピニングによるゲートの空乏化を効果的に抑制することができる。

また、高誘電率膜は、Ｈｆ、Ｚｒ、Ａｌ、ＬａおよびＹからなる群から選択される一または二以上の元素を含んでいてもよい。

また、チャネル領域に、Ｐ型不純物が導入されていてもよい。

また、チャネル領域の下方に、Ｎ型不純物が導入された、Ｎ型不純物領域を有してもよい。

また、ゲート絶縁膜は、シリコン酸化膜と、その上に設けられた高誘電率膜とを含み、高誘電率膜とゲート電極とが接していてもよい。

本発明によれば、ＰチャネルＭＯＳ型トランジスタにおいて、高誘電率膜を含むゲート絶縁膜上に形成される多結晶シリコンゲート電極がＮ型不純物を含む構成としているため、フェルミピニングによるゲートの空乏化が効果的に抑制される。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

第一の実施の形態
図１は、本実施形態に係るＭＯＳ型トランジスタ１００の一例を示す図である。このＭＯＳＦＥＴは、埋め込みチャネル型の構造を有している。シリコン基板（不図示）に設けられたＮ型の導電型を有する半導体基板領域としてのＮウエル１０１内に、一対の不純物拡散領域１１０が設けられ、これらの間にチャネル領域１０５が形成されている。このチャネル領域１０５の下にＮ型不純物領域であるパンチスルーストッパー領域１５０が形成されている。また、チャネル領域１０５上に、シリコン熱酸化膜１０３および高誘電率膜１０４がこの順で積層した構造のゲート絶縁膜が設けられ、さらにその上に多結晶シリコン膜１０６が形成されており、これらによりゲート電極が構成されている。

Ｎウエル１０１は、たとえばリンを１５０ＫｅＶ、１×１０^１３ｃｍ^-2〜５×１０^１３ｃｍ^-2の条件で注入し、その後、非酸化雰囲気中で熱処理しＮ型不純物を活性化することにより形成できる。

シリコン熱酸化膜１０３は、Ｎウエル１０１の表面を熱酸化することにより形成される。膜厚はたとえば、１．２ｎｍとする。

高誘電率膜１０４は、酸化シリコンよりも比誘電率の高い膜であり、好ましくは比誘電率１０以上の膜とする。いわゆるｈｉｇｈ−ｋ膜とよばれるものを用いることができる。高誘電率膜１０４の好ましい例としては、Ｈｆ、Ｚｒ、Ａｌ、ＬａおよびＹからなる群から選択される一または二以上の元素を含むものが挙げられ、これらのいずれかの元素を含む酸化膜、シリケート膜等が好ましく用いられる。上記金属元素を含む酸化膜等は、高い比誘電率を有するとともに良好な耐熱性を有するため、ＭＯＳＦＥＴのサイズ縮小化、信頼性向上に寄与する。こうした材料を用いた場合、このような利点が得られる反面、フェルミピニングによるゲート空乏化が問題となるところ、本実施形態で述べた構成によれば、こうした問題を効果的に解決することができ、上記元素を含む高誘電率膜の利点を充分に生かすことができる。

また、高誘電率膜１０４は、窒素やアンモニア等の窒素含有化合物の雰囲気化でアニールし、膜中に窒素を導入してもよい。窒素アニールにより、高誘電率膜１０４の結晶化が抑制される。本実施形態では、後述の製造方法において説明するように、高誘電率膜１０４として、ハフニウムシリケートを用いる。

なお、本実施形態では、上記シリコン熱酸化膜１０３と高誘電率膜１０４との積層膜がゲート絶縁膜として機能する。

チャネル領域１０５は、Ｎウエル１０１表面にＩｎなどのＰ型不純物をイオン注入することにより形成される。このように、チャネル領域１０５にＰ型不純物がドープされていることにより、閾値電圧の上昇を抑制することができる。

パンチスルーストッパー領域１５０は、Ｎウエル１０１内にＡｓなどのＮ型不純物をイオン注入することにより、チャネル領域１０５の下方に形成される。パンチスルーストッパー領域１５０が、チャネル領域１０５の下方に形成されることにより、短チャネル効果を抑制することができる。

多結晶シリコン膜１０６は、ＡｓなどのＮ型不純物がドープされた多結晶シリコンであり、ゲート電極としての実質的な機能を有する。Ｎ型にドープされた多結晶シリコン膜を用いることにより、フェルミピニングによるゲートの空乏化を効果的に抑制することができる。

不純物拡散領域１１０は、Ｎウエル１０１表面にＰ型不純物がドープされ、表面から浅く導入された拡散層である。一方がソース領域、他方がドレイン領域となる。

以下、図１のＭＯＳ型トランジスタ１００の製造方法について説明する。まず、図２（ａ）に示すように、たとえば、（１００）面を主面とするシリコン基板にＳＴＩ（Shallow Trench Isolation）による素子分離領域１０２を形成した後、ＡｓなどのＮ型不純物をイオン注入してＮウエル１０１を形成する。素子分離方法は公知の他の素子分離法を用いてもよく、例えばＬＯＣＯＳ法により素子分離を行ってもよい。

つづいて、シリコン基板表面に犠牲酸化膜１０７を形成する。犠牲酸化膜１０７は、熱処理によりＮウエル１０１の表面を酸化することにより得ることができる。熱処理の条件としては、たとえば、処理温度９００℃、処理時間４０秒〜５０秒程度が用いられる。

次に、犠牲酸化膜１０７の上から、たとえば、ＡｓなどのＮ型不純物をイオン注入する。このイオン注入により、パンチスルーストッパー領域１５０が形成され、短チャネル特性の劣化を抑制する。パンチスルーストッパー領域１５０を形成する際のイオン注入条件は、たとえば、１５０ｋｅＶ、５×１０^１２ｃｍ^−２とする。

つづいて、たとえば、ＩｎなどのＰ型不純物をイオン注入してチャネル領域１０５をＮウエル１０１の表層付近に形成する。イオン注入条件としては、たとえば、Ｉｎの場合、６０ｋｅＶ、２×１０^１３ｃｍ^−２などが用いられる。

次に、図２（ｂ）に示すように、Ｎウエル１０１上に形成されている犠牲酸化膜１０７を除去する。具体的には、犠牲酸化膜１０７を希釈フッ酸（例えば、HF:H₂O=1:200）を用いてエッチング除去した後、純水を用いて水洗し、窒素ブローなどにより乾燥させる。

つづいて、Ｎウエル１０１表面を熱酸化することにより、シリコン熱酸化膜１０３を形成する。熱酸化の条件としては、たとえば、処理温度９５０℃、処理時間４０秒程度とする。また、シリコン熱酸化膜１０３の膜厚としては、たとえば、１．５ｎｍ程度とする。

次に、図２（ｃ）に示すように、シリコン熱酸化膜１０３上に高誘電率膜１０４を成膜する。高誘電率膜１０４は、ＣＶＤ法やＡＬＤ法（原子層堆積法）などにより成膜する。本実施形態では、高誘電率膜１０４としてハフニウム膜を採用する。この成膜は、有機ハフニウム原料ガス、酸化性ガスおよびシリコン含有ガスを用いて行う。ここで、酸化性ガスとして酸素等、シリコン含有ガスとしてモノシラン（ＳｉＨ_４）等を用いることができる。高誘電率膜１０４の膜厚は、１．５ｎｍ程度とする。シリコン熱酸化膜１０３および高誘電率膜１０４を成膜した後、窒素アニールを行う。窒素アニールは、窒素あるいはアンモニアなどの窒素含有物を用いて行い、アニール条件としては、たとえば、アンモニアを用いた場合、処理温度８５０〜１０００℃、処理時間４０秒等とする。窒素アニールを行うことにより、ハフニウムシリケートの結晶化を抑制することができる。

つぎに、図３（ａ）に示すように、高誘電率膜１０４上に多結晶シリコン膜１０６を成膜し、その後、多結晶シリコン膜１０６全面にＮ型不純物をイオン注入する。多結晶シリコン膜の厚さは、たとえば１３０ｎｍ程度とする。Ｎ型不純物として、ここではリンを１０ｋｅＶ、４×１０^１５ｃｍ^−２の条件で注入する。その後、図３（ｂ）に示すように、シリコン熱酸化膜１０３、高誘電率膜１０４および多結晶シリコン膜１０６を選択的にドライエッチングし、ゲート電極の形状に加工する。なお、この工程において、シリコン熱酸化膜１０３、高誘電率膜１０４を全面に残しておく構成にしてもよい。

つぎに、チャネル領域１０５と後述する不純物拡散領域１１０との電気的接続部であるＳ／Ｄエクステンション領域を形成するため、ここでは、ＢＦ_２を２．５ｋｅＶ、５×１０^１４ｃｍ^−２の条件で注入する。つづいて、図３（ｃ）に示すように、シリコン熱酸化膜１０３、高誘電率膜１０４および多結晶シリコン膜１０６からなるゲート電極の側壁に側壁絶縁膜１０８を形成する。具体的には、シリコン熱酸化膜１０３、高誘電率膜１０４および多結晶シリコン膜１０６の側壁のみに側壁絶縁膜１０８が残るように、たとえば、フルオロカーボンガスなどを用いて異方性エッチングを行う。次に、ゲート電極および側壁絶縁膜１０８をマスクとして、Ｎウエル１０１の表層にＰ型不純物をドープして不純物拡散領域１１０を形成する。Ｐ型不純物として、ここではボロンを用いる。注入条件は、たとえば、２ｋｅＶ、５×１０^1４ｃｍ^-2〜２×１０¹⁵ｃｍ^-2とする。その後、非酸化雰囲気中で熱処理を行うことにより、不純物の活性化を行う。熱処理の条件としては、たとえば、１０３０〜１０５０℃の範囲でスパイクアニールとする。以上のプロセスにより、ＭＯＳ型トランジスタが形成される。

以下、ＭＯＳ型トランジスタ１００の効果について説明する。

本実施形態において、ＭＯＳ型トランジスタは、チャネル領域１０５にＰ型不純物であるＩｎを注入することにより、埋め込みチャネルトランジスタとしている。また、ゲート電極はＮ型不純物によりドープされた多結晶シリコン膜１０６により構成されている。このため、ハフニウムの拡散によってフェルミピニングが生じても、これに起因するゲート空乏化を効果的に抑制することができる。したがって、ＭＯＳ型トランジスタの閾値電圧を安定的に低下させ、製品適用が可能なレベルに調整することができる（閾値電圧約０．５Ｖ）。

また、本実施形態においては、チャネル領域１０５の下部に、パンチスルーストッパー領域１５０が設けられている。これにより、短チャネル効果を抑制することができる。本実施形態のような埋め込みチャネル型のＭＯＳトランジスタでは短チャネル効果が生じやすいところ、パンチスルーストッパー領域１５０を設けることにより、かかる問題を解消することができる。

第二の実施の形態
本実施形態は、本発明をＣＭＯＳに適用した例に関するものである。図４は、本実施形態に係るＣＭＯＳの製造方法を示す工程断面図である。

まず、図４（ａ）に示す構造体を得る。まず、シリコン基板中に素子分離領域１０２を形成した後、ＰＭＯＳ領域にＮウエル１０１を形成し、ＮＭＯＳ領域にＰウエル１２０を形成する。次いで、基板表面にシリコン熱酸化膜１０３、高誘電率膜１０４および多結晶シリコン膜１０６をこの順で成膜する。これらの膜の成膜方法は、第一の実施の形態で述べたのと同様である。その後、多結晶シリコン膜１０６の全面にＮ型不純物をイオン注入する。ここでは、リンを１０ｋｅＶ、４×１０^１５ｃｍ^−２の条件で注入する。

次に、図４（ｂ）に示すように、シリコン熱酸化膜１０３、高誘電率膜１０４および多結晶シリコン膜１０６からなる積層膜上に所定の形状にパターニングされたレジストマスクを設け、上記積層膜を選択的にドライエッチングし、ゲート電極の形状に加工する。なお、第一の実施の形態と同様に、この工程において、シリコン熱酸化膜１０３、高誘電率膜１０４を全面に残しておく構成にしてもよい。

つづいて、図４（ｃ）に示すように、たとえば、第一の実施の形態と同様の方法を用いて、シリコン熱酸化膜１０３、高誘電率膜１０４および多結晶シリコン膜１０６からなるゲート電極の側壁に側壁絶縁膜１０８を形成する。次に、ゲート電極をマスクとしてＰＭＯＳ領域にＰ型不純物をドープし、不純物拡散領域１１０を形成する。次に、ＮＭＯＳ領域にＮ型不純物をドープし、不純物拡散領域１１２を形成する。Ｐ型不純物としては、たとえばボロンを２ｋｅＶ、５×１０^1４ｃｍ^-2〜２×１０¹⁵ｃｍ^-2程度の条件で注入し、Ｎ型不純物としては、たとえば、Ａｓを３０ｋｅＶ、３×１０^１５ｃｍ^−２程度の条件で注入する。以上により、Ｎウエル１０１を有するＰＭＯＳ型トランジスタ１１４とＰウエル１２０を有するＮＭＯＳ型トランジスタとを備えるＣＭＯＳトランジスタが形成される。

本実施形態によれば、多結晶シリコン膜１０６を形成した後に、ＰＭＯＳ型トランジスタ１１４とＮＭＯＳ型トランジスタ１１６の多結晶シリコン膜１０６に対して、単一のリソグラフィー工程でリンなどのＮ型不純物を注入することができる。このため、製造プロセスの簡略化を図ることができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

たとえば、上記実施形態においては、ＣＶＤ法を用いて高誘電率膜１０４を成膜する形態について説明したが、ＡＬＤ法など、他の成膜方法を用いてもよい。

また、上記実施形態においては、ｈｉｇｈ−ｋ膜として、ハフニウムシリケート膜を用いる形態について説明したが、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙなどの酸化膜、シリケート膜、酸窒化膜などを用いてもよい。ここで、非特許文献１に、多結晶シリコンに接してＨｆＯ_２やＡｌ_２Ｏ_３等のｈｉｇｈ−ｋ膜を設けるとフェルミピニングが起こることが報告されている。そこで、ＨｆＯ_２やＡｌ_２Ｏ_３など以外にも、ＨｆＯ_２、Ａｌ_２Ｏ_３と同じような性質を有する、Ｚｒ、Ｌａ、Ｙの酸化膜、シリケート膜、酸窒化膜などについても同様の現象が起こることが考えられる。したがって、上記ｈｉｇｈ−ｋ膜を用いることによりフェルミピニングが発生したとしても、ゲート電極がＮ型不純物によりドープされた多結晶シリコン膜１０６により構成されることで、ゲート空乏化を効果的に抑制することができる。この結果、ＭＯＳ型トランジスタの閾値電圧を安定的に低下させ、製品適用が可能なレベルに調整することができる。

また、上記実施形態においては、Ｐ型不純物としてＩｎをイオン注入してチャネル領域１０５をＮウエル１０１の表層付近に形成する形態について説明したが、ボロンなどの他のＰ型不純物をイオン注入してチャネル領域をＮウエルの表層付近に形成してもよい。こうすることにより、閾値電圧の上昇を抑制することができる。

また、上記実施形態においては、Ｎ型不純物としてＡｓをイオン注入してパンチスルーストッパー領域１５０を形成する形態について説明したが、リンなどの他のＮ型不純物をイオン注入してパンチスルーストッパー領域を形成してもよい。こうすることにより、短チャネル特性の劣化を抑制することができる。

本発明の実施の形態に係るトランジスタを模式的に示した断面図である。本発明の実施の形態に係るトランジスタの製造工程を模式的に示した断面図である。本発明の実施の形態に係るトランジスタの製造工程を模式的に示した断面図である。本発明の実施の形態に係るトランジスタの製造工程を模式的に示した断面図である。

符号の説明

１００ＭＯＳ型トランジスタ
１０１Ｎウエル
１０２素子分離領域
１０３シリコン熱酸化膜
１０４高誘電率膜
１０５チャネル領域
１０６多結晶シリコン膜
１０７犠牲酸化膜
１０８側壁絶縁膜
１１０不純物拡散領域
１１２不純物拡散領域
１１４ＰＭＯＳ型トランジスタ
１１６ＮＭＯＳ型トランジスタ
１２０Ｐウエル
１５０パンチスルーストッパー領域

Claims

Ｎ型の導電型を有する半導体基板領域と、
前記半導体基板領域内に設けられたＰ型の導電型を有する第１拡散層と、
前記半導体基板領域内に設けられたＰ型の導電型を有する第２拡散層と、
前記半導体基板領域の内部にあって、前記第１拡散層と前記第２拡散層との間に設けられたチャネル領域と、
前記チャネル領域上に設けられた、酸化シリコンよりも誘電率が高い高誘電率膜を含むゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、Ｎ型不純物を含む多結晶シリコンからなるゲート電極と、
を含むことを特徴とするＭＯＳ型トランジスタ。
請求項１に記載のＭＯＳ型トランジスタにおいて、
前記高誘電率膜は、Ｈｆ、Ｚｒ、Ａｌ、ＬａおよびＹからなる群から選択される一または二以上の元素を含むことを特徴とするＭＯＳ型トランジスタ。
請求項１または２に記載のＭＯＳ型トランジスタにおいて、
前記チャネル領域に、Ｐ型不純物が導入されていることを特徴とするＭＯＳ型トランジスタ。
請求項１乃至３いずれかに記載のＭＯＳ型トランジスタにおいて、
前記チャネル領域の下方に、Ｎ型不純物が導入された、Ｎ型不純物領域を有することを特徴とするＭＯＳ型トランジスタ。
請求項１乃至４いずれかに記載のＭＯＳ型トランジスタにおいて、
前記ゲート絶縁膜は、シリコン酸化膜と、その上に設けられた前記高誘電率膜とを含み、
前記高誘電率膜と前記ゲート電極とが接していることを特徴とするＭＯＳ型トランジスタ。