JP2002280461A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 各ＭＩＳＦＥＴのしきい値電圧を独立に制御
可能な半導体装置を提供する。 【解決手段】 ゲート絶縁膜１４，３４の第２絶縁膜１
４２，３４２は比誘電率が８以上の高誘電率膜を含んで
成り、第２絶縁膜１４２，３４２の少なくとも一方の高
誘電率膜中に少なくとも１種類の不純物金属イオンがド
ーピングされている。不純物金属イオンの価数は高誘電
率膜を成す金属イオンのそれとは１だけ異なる。かかる
ドーピングによって、第２絶縁膜１４２，３４２間で高
誘電率膜中の荷電欠陥の密度と極性との少なくとも一方
が違えられている。
可能な半導体装置を提供する。 【解決手段】 ゲート絶縁膜１４，３４の第２絶縁膜１
４２，３４２は比誘電率が８以上の高誘電率膜を含んで
成り、第２絶縁膜１４２，３４２の少なくとも一方の高
誘電率膜中に少なくとも１種類の不純物金属イオンがド
ーピングされている。不純物金属イオンの価数は高誘電
率膜を成す金属イオンのそれとは１だけ異なる。かかる
ドーピングによって、第２絶縁膜１４２，３４２間で高
誘電率膜中の荷電欠陥の密度と極性との少なくとも一方
が違えられている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にＭＩＳ（METAL-INSULATOR-SEMICONDUCTOR）型の電
界効果トランジスタ（以下「ＭＩＳＦＥＴ」とも呼ぶ）
を複数備えた半導体装置において各ＭＩＳＦＥＴのしき
い値電圧を独立に制御するための技術に関する。
特にＭＩＳ（METAL-INSULATOR-SEMICONDUCTOR）型の電
界効果トランジスタ（以下「ＭＩＳＦＥＴ」とも呼ぶ）
を複数備えた半導体装置において各ＭＩＳＦＥＴのしき
い値電圧を独立に制御するための技術に関する。
【０００２】
【従来の技術】図９に従来の半導体装置１Ｐの模式的な
断面図を示す。半導体装置１Ｐはｎチャネル型のＭＯＳ
（METAL OXIDE SEMICONDUCTOR）型電界効果トランジス
タ（以下「ｎＭＯＳＦＥＴ」とも呼ぶ）１０Ｐ及びｐチ
ャネル型のＭＯＳ型電界効果トランジスタ（以下「ｐＭ
ＯＳＦＥＴ」とも呼ぶ）３０Ｐの双方を備えた基本的な
ＣＭＯＳ（COMPLEMENTARY ＭＯＳ）デバイスである。な
お、半導体装置１Ｐは例えば特開平６−６１４３７号公
報の図６に開示される。
断面図を示す。半導体装置１Ｐはｎチャネル型のＭＯＳ
（METAL OXIDE SEMICONDUCTOR）型電界効果トランジス
タ（以下「ｎＭＯＳＦＥＴ」とも呼ぶ）１０Ｐ及びｐチ
ャネル型のＭＯＳ型電界効果トランジスタ（以下「ｐＭ
ＯＳＦＥＴ」とも呼ぶ）３０Ｐの双方を備えた基本的な
ＣＭＯＳ（COMPLEMENTARY ＭＯＳ）デバイスである。な
お、半導体装置１Ｐは例えば特開平６−６１４３７号公
報の図６に開示される。
【０００３】図９に示すように、半導体基板２Ｐは分離
酸化膜３Ｐによって各活性領域に区画されている。そし
て、半導体基板２Ｐの一の活性領域内にｎＭＯＳＦＥＴ
１０Ｐ用のｐウェル１１Ｐが形成されており、これに隣
接する他の活性領域内にｐＭＯＳＦＥＴ３０Ｐ用のｎウ
ェル３１Ｐが形成されている。
酸化膜３Ｐによって各活性領域に区画されている。そし
て、半導体基板２Ｐの一の活性領域内にｎＭＯＳＦＥＴ
１０Ｐ用のｐウェル１１Ｐが形成されており、これに隣
接する他の活性領域内にｐＭＯＳＦＥＴ３０Ｐ用のｎウ
ェル３１Ｐが形成されている。
【０００４】ｐウェル１１Ｐの表面内にはチャネル領域
を挟んで１対のｎ型の不純物層１２Ｐ，１３Ｐが形成さ
れている。また、ｐウェル１１Ｐのチャネル領域上には
熱酸化膜等のシリコン酸化膜から成るゲート絶縁膜１４
Ｐが形成されており、ゲート絶縁膜１４Ｐ上にゲート電
極１５Ｐが形成されている。
を挟んで１対のｎ型の不純物層１２Ｐ，１３Ｐが形成さ
れている。また、ｐウェル１１Ｐのチャネル領域上には
熱酸化膜等のシリコン酸化膜から成るゲート絶縁膜１４
Ｐが形成されており、ゲート絶縁膜１４Ｐ上にゲート電
極１５Ｐが形成されている。
【０００５】同様に、ｎウェル３１Ｐの表面内にはチャ
ネル領域を挟んで１対のｐ型の不純物層３２Ｐ，３３Ｐ
が形成されている。また、ｎウェル３１Ｐのチャネル領
域上には熱酸化膜等のシリコン酸化膜から成るゲート絶
縁膜３４Ｐが形成されており、ゲート絶縁膜３４Ｐ上に
ゲート電極３５Ｐが形成されている。
ネル領域を挟んで１対のｐ型の不純物層３２Ｐ，３３Ｐ
が形成されている。また、ｎウェル３１Ｐのチャネル領
域上には熱酸化膜等のシリコン酸化膜から成るゲート絶
縁膜３４Ｐが形成されており、ゲート絶縁膜３４Ｐ上に
ゲート電極３５Ｐが形成されている。
【０００６】なお、低抵抗化のために、ゲート電極１５
Ｐ，３５Ｐ内にはリンやボロン等の不純物がイオンイン
プランテーション等によりドープされている。
Ｐ，３５Ｐ内にはリンやボロン等の不純物がイオンイン
プランテーション等によりドープされている。
【０００７】ゲート電極１５Ｐ，３５Ｐを覆って半導体
基板２Ｐ上の全面に層間絶縁膜４Ｐが形成されている。
層間絶縁膜４Ｐにはコンタクトホールが形成されてお
り、不純物層１２Ｐ，１３Ｐ，３２Ｐ，３３Ｐはコンタ
クトホールを介して配線１７Ｐ，１８Ｐ，３７Ｐ，３８
Ｐに接続されている。
基板２Ｐ上の全面に層間絶縁膜４Ｐが形成されている。
層間絶縁膜４Ｐにはコンタクトホールが形成されてお
り、不純物層１２Ｐ，１３Ｐ，３２Ｐ，３３Ｐはコンタ
クトホールを介して配線１７Ｐ，１８Ｐ，３７Ｐ，３８
Ｐに接続されている。
【０００８】
【発明が解決しようとする課題】さて、ゲート電極１５
Ｐ，３５Ｐに例えばリンをドープした場合、ゲート電極
１５Ｐ，３５Ｐとこれに対向するチャネル領域との間の
仕事関数差（の有無）に起因して、ｎＭＯＳＦＥＴ１０
ＰとｐＭＯＳＦＥＴ３０Ｐとでは次のような動作上の相
違が生じる。
Ｐ，３５Ｐに例えばリンをドープした場合、ゲート電極
１５Ｐ，３５Ｐとこれに対向するチャネル領域との間の
仕事関数差（の有無）に起因して、ｎＭＯＳＦＥＴ１０
ＰとｐＭＯＳＦＥＴ３０Ｐとでは次のような動作上の相
違が生じる。
【０００９】まず、ｎＭＯＳＦＥＴ１０Ｐではゲート電
極１５Ｐはｐウェル１１Ｐ上に形成されているので、ゲ
ート電極１５Ｐとｐウェル１１Ｐとの間にはｐウェル１
１Ｐに対して（ないしは基板２Ｐに対して）正の仕事関
数差ΔΦｆが生じる。これによりゲート電極１５Ｐの電
位が基板電位と等しい時にチャネル近傍のエネルギーバ
ンドは下向きにベンディングし、その結果、ゲート電極
１５Ｐをわずかに正電位とすることによって反転層を形
成することができる。
極１５Ｐはｐウェル１１Ｐ上に形成されているので、ゲ
ート電極１５Ｐとｐウェル１１Ｐとの間にはｐウェル１
１Ｐに対して（ないしは基板２Ｐに対して）正の仕事関
数差ΔΦｆが生じる。これによりゲート電極１５Ｐの電
位が基板電位と等しい時にチャネル近傍のエネルギーバ
ンドは下向きにベンディングし、その結果、ゲート電極
１５Ｐをわずかに正電位とすることによって反転層を形
成することができる。
【００１０】これに対して、ｐＭＯＳＦＥＴ３０Ｐでは
ゲート電極３５Ｐはｎウェル３１Ｐ上に形成されている
ので、リンをドープしたｎ型のゲート電極３５Ｐとｎウ
ェル３１Ｐとの間には基板２Ｐに対して仕事関数差が生
じない。このため、ゲート電極３５Ｐの電位が基板電位
と等しい時にチャネル近傍のエネルギーバンドはほぼフ
ラットになる。従って、ｐＭＯＳＦＥＴ３０Ｐにおいて
反転層を形成するためにはゲート電極３５Ｐをかなり高
い負電位に設定する必要がある。つまり、しきい値電圧
（以下「しきい値」とも呼ぶ）が高くなる。
ゲート電極３５Ｐはｎウェル３１Ｐ上に形成されている
ので、リンをドープしたｎ型のゲート電極３５Ｐとｎウ
ェル３１Ｐとの間には基板２Ｐに対して仕事関数差が生
じない。このため、ゲート電極３５Ｐの電位が基板電位
と等しい時にチャネル近傍のエネルギーバンドはほぼフ
ラットになる。従って、ｐＭＯＳＦＥＴ３０Ｐにおいて
反転層を形成するためにはゲート電極３５Ｐをかなり高
い負電位に設定する必要がある。つまり、しきい値電圧
（以下「しきい値」とも呼ぶ）が高くなる。
【００１１】このように、ゲート電極１５Ｐ，３５Ｐの
双方に同一種類の不純物をドープした場合には、ｎＭＯ
ＳＦＥＴ１０Ｐ及びｐＭＯＳＦＥＴ３０Ｐのそれぞれの
しきい値電圧はゲート電極１５Ｐ，３５Ｐとこれに対向
するチャネル領域との間の仕事関数差により決まってし
まう。即ち、従来の半導体装置１ＰではｎＭＯＳＦＥＴ
１０Ｐ及びｐＭＯＳＦＥＴ３０Ｐのしきい値をそれぞれ
適正値に制御することが困難であるという問題点があ
る。
双方に同一種類の不純物をドープした場合には、ｎＭＯ
ＳＦＥＴ１０Ｐ及びｐＭＯＳＦＥＴ３０Ｐのそれぞれの
しきい値電圧はゲート電極１５Ｐ，３５Ｐとこれに対向
するチャネル領域との間の仕事関数差により決まってし
まう。即ち、従来の半導体装置１ＰではｎＭＯＳＦＥＴ
１０Ｐ及びｐＭＯＳＦＥＴ３０Ｐのしきい値をそれぞれ
適正値に制御することが困難であるという問題点があ
る。
【００１２】このような問題点の解決方法の一つとし
て、ｎＭＯＳＦＥＴ１０Ｐのゲート電極１５Ｐにはリン
をドープすると共にｐＭＯＳＦＥＴ３０Ｐのゲート電極
３５Ｐにはボロンをドープすることによって各ＭＯＳＦ
ＥＴ１０Ｐ，３０Ｐのしきい値をそれぞれ独立に制御す
る方法がある。
て、ｎＭＯＳＦＥＴ１０Ｐのゲート電極１５Ｐにはリン
をドープすると共にｐＭＯＳＦＥＴ３０Ｐのゲート電極
３５Ｐにはボロンをドープすることによって各ＭＯＳＦ
ＥＴ１０Ｐ，３０Ｐのしきい値をそれぞれ独立に制御す
る方法がある。
【００１３】しかしながら、ゲート電極３５Ｐにドープ
されたボロンは後の熱処理工程においてチャネル領域へ
拡散する（突き抜ける）ため、しきい値電圧の意図しな
い増加等の不具合を引き起こす場合がある。次世代ＭＯ
ＳＦＥＴではゲート絶縁膜３４Ｐに２ｎｍ程度以下の薄
いシリコン酸化膜が用いられるため上述のボロンの突き
抜けが生じやすくなり、ＭＯＳＦＥＴの特性変動は大き
な問題であると考えられている。
されたボロンは後の熱処理工程においてチャネル領域へ
拡散する（突き抜ける）ため、しきい値電圧の意図しな
い増加等の不具合を引き起こす場合がある。次世代ＭＯ
ＳＦＥＴではゲート絶縁膜３４Ｐに２ｎｍ程度以下の薄
いシリコン酸化膜が用いられるため上述のボロンの突き
抜けが生じやすくなり、ＭＯＳＦＥＴの特性変動は大き
な問題であると考えられている。
【００１４】また、各ＭＯＳＦＥＴ１０Ｐ，３０Ｐのし
きい値電圧を独立に制御する他の方法の例として、チャ
ネル領域のドーパント量を調整する方法や、チャネル領
域にカウンター不純物をドーピングする方法がある。し
かし、これらの方法によるチャネル領域の不純物濃度の
大幅な変更等はチャネルリークの増加等の特性劣化を生
じさせるので、しきい値電圧の大きなシフト等を実現す
ることは困難である。
きい値電圧を独立に制御する他の方法の例として、チャ
ネル領域のドーパント量を調整する方法や、チャネル領
域にカウンター不純物をドーピングする方法がある。し
かし、これらの方法によるチャネル領域の不純物濃度の
大幅な変更等はチャネルリークの増加等の特性劣化を生
じさせるので、しきい値電圧の大きなシフト等を実現す
ることは困難である。
【００１５】また、システムＬＳＩでは、仕様上、ロジ
ック回路用ＭＯＳＦＥＴ、メモリセル用ＭＯＳＦＥＴ及
びＩ／Ｏ回路用ＭＯＳＦＥＴをそれぞれ互いに異なるし
きい値電圧に設定することが多い。このような場合にお
いても上述のしきい値電圧の制御の困難性が問題とな
る。
ック回路用ＭＯＳＦＥＴ、メモリセル用ＭＯＳＦＥＴ及
びＩ／Ｏ回路用ＭＯＳＦＥＴをそれぞれ互いに異なるし
きい値電圧に設定することが多い。このような場合にお
いても上述のしきい値電圧の制御の困難性が問題とな
る。
【００１６】本発明は、しきい値電圧が独立に制御され
た複数のＭＩＳＦＥＴを備える半導体装置を提供するこ
とを目的とする。
た複数のＭＩＳＦＥＴを備える半導体装置を提供するこ
とを目的とする。
【００１７】
【課題を解決するための手段】請求項１に記載の半導体
装置は、半導体基板と、前記半導体基板上に形成された
第１ゲート絶縁膜を含む第１ＭＩＳＦＥＴと、前記半導
体基板上に形成された第２ゲート絶縁膜を含む第２ＭＩ
ＳＦＥＴとを備え、前記第１ゲート絶縁膜は少なくとも
一部に、第１金属イオンを含有し且つ８以上の比誘電率
を有した第１誘電体膜を含み、前記第２ゲート絶縁膜は
少なくとも一部に、第２金属イオンを含有し且つ８以上
の比誘電率を有した第２誘電体膜を含み、前記第１誘電
体膜に対する前記第１金属イオンとは価数が１だけ異な
る少なくとも１種類の第１不純物金属イオンのドーピン
グと、前記第２誘電体膜に対する前記第２金属イオンと
は価数が１だけ異なる少なくとも１種類の第２不純物金
属イオンのドーピングと、の少なくとも一方のドーピン
グが施されており、前記少なくとも一方のドーピングに
起因して、前記第１誘電体膜中と前記第２誘電体膜中と
で荷電欠陥の密度と極性との少なくとも一方が異なる。
装置は、半導体基板と、前記半導体基板上に形成された
第１ゲート絶縁膜を含む第１ＭＩＳＦＥＴと、前記半導
体基板上に形成された第２ゲート絶縁膜を含む第２ＭＩ
ＳＦＥＴとを備え、前記第１ゲート絶縁膜は少なくとも
一部に、第１金属イオンを含有し且つ８以上の比誘電率
を有した第１誘電体膜を含み、前記第２ゲート絶縁膜は
少なくとも一部に、第２金属イオンを含有し且つ８以上
の比誘電率を有した第２誘電体膜を含み、前記第１誘電
体膜に対する前記第１金属イオンとは価数が１だけ異な
る少なくとも１種類の第１不純物金属イオンのドーピン
グと、前記第２誘電体膜に対する前記第２金属イオンと
は価数が１だけ異なる少なくとも１種類の第２不純物金
属イオンのドーピングと、の少なくとも一方のドーピン
グが施されており、前記少なくとも一方のドーピングに
起因して、前記第１誘電体膜中と前記第２誘電体膜中と
で荷電欠陥の密度と極性との少なくとも一方が異なる。
【００１８】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置であって、前記第１誘電体膜は前記
第２誘電体膜と同じ材料から成る。
に記載の半導体装置であって、前記第１誘電体膜は前記
第２誘電体膜と同じ材料から成る。
【００１９】請求項３に記載の半導体装置は、請求項２
に記載の半導体装置であって、前記第１ＭＩＳＦＥＴは
ｎチャネル型ＭＩＳＦＥＴを含み、前記第２ＭＩＳＦＥ
Ｔはｐチャネル型ＭＩＳＦＥＴを含み、前記少なくとも
１種類の第１不純物金属イオンは前記第１金属イオンよ
りも大きい価数を有する第３金属イオンを含み、前記少
なくとも１種類の第２不純物金属イオンは前記第２金属
イオンよりも大きい価数を有する第４金属イオンを含
み、前記少なくとも１種類の第１不純物金属イオン及び
前記少なくとも１種類の第２不純物金属イオンの双方の
前記ドーピングが施されている場合には前記第３金属イ
オンの濃度が前記第４金属イオンの濃度以上に設定され
ている。
に記載の半導体装置であって、前記第１ＭＩＳＦＥＴは
ｎチャネル型ＭＩＳＦＥＴを含み、前記第２ＭＩＳＦＥ
Ｔはｐチャネル型ＭＩＳＦＥＴを含み、前記少なくとも
１種類の第１不純物金属イオンは前記第１金属イオンよ
りも大きい価数を有する第３金属イオンを含み、前記少
なくとも１種類の第２不純物金属イオンは前記第２金属
イオンよりも大きい価数を有する第４金属イオンを含
み、前記少なくとも１種類の第１不純物金属イオン及び
前記少なくとも１種類の第２不純物金属イオンの双方の
前記ドーピングが施されている場合には前記第３金属イ
オンの濃度が前記第４金属イオンの濃度以上に設定され
ている。
【００２０】請求項４に記載の半導体装置は、請求項２
又は３に記載の半導体装置であって、前記第１ＭＩＳＦ
ＥＴはｎチャネル型ＭＩＳＦＥＴを含み、前記第２ＭＩ
ＳＦＥＴはｐチャネル型ＭＩＳＦＥＴを含み、前記少な
くとも１種類の第１不純物金属イオンは前記第１金属イ
オンよりも小さい価数を有する第５金属イオンを含み、
前記少なくとも１種類の第２不純物金属イオンは前記第
２金属イオンよりも小さい価数を有する第６金属イオン
を含み、前記少なくとも１種類の第１不純物金属イオン
及び前記少なくとも１種類の第２不純物金属イオンの双
方の前記ドーピングが施されている場合には前記第５金
属イオンの濃度が前記第６金属イオンの濃度以下に設定
されている。
又は３に記載の半導体装置であって、前記第１ＭＩＳＦ
ＥＴはｎチャネル型ＭＩＳＦＥＴを含み、前記第２ＭＩ
ＳＦＥＴはｐチャネル型ＭＩＳＦＥＴを含み、前記少な
くとも１種類の第１不純物金属イオンは前記第１金属イ
オンよりも小さい価数を有する第５金属イオンを含み、
前記少なくとも１種類の第２不純物金属イオンは前記第
２金属イオンよりも小さい価数を有する第６金属イオン
を含み、前記少なくとも１種類の第１不純物金属イオン
及び前記少なくとも１種類の第２不純物金属イオンの双
方の前記ドーピングが施されている場合には前記第５金
属イオンの濃度が前記第６金属イオンの濃度以下に設定
されている。
【００２１】請求項５に記載の半導体装置は、請求項２
に記載の半導体装置であって、前記第１及び第２ＭＩＳ
ＦＥＴは同じチャネル型のＭＩＳＦＥＴを含み、前記少
なくとも１種類の第１不純物金属イオンは前記第１金属
イオンよりも大きい価数を有する第３金属イオンを含
み、前記少なくとも１種類の第２不純物金属イオンは前
記第２金属イオンよりも大きい価数を有する第４金属イ
オンを含み、前記少なくとも１種類の第１不純物金属イ
オン及び前記少なくとも１種類の第２不純物金属イオン
の双方の前記ドーピングが施されている場合には前記第
３金属イオンの濃度が前記第４金属イオンの濃度以上に
設定されている。
に記載の半導体装置であって、前記第１及び第２ＭＩＳ
ＦＥＴは同じチャネル型のＭＩＳＦＥＴを含み、前記少
なくとも１種類の第１不純物金属イオンは前記第１金属
イオンよりも大きい価数を有する第３金属イオンを含
み、前記少なくとも１種類の第２不純物金属イオンは前
記第２金属イオンよりも大きい価数を有する第４金属イ
オンを含み、前記少なくとも１種類の第１不純物金属イ
オン及び前記少なくとも１種類の第２不純物金属イオン
の双方の前記ドーピングが施されている場合には前記第
３金属イオンの濃度が前記第４金属イオンの濃度以上に
設定されている。
【００２２】請求項６に記載の半導体装置は、請求項２
又は５に記載の半導体装置であって、前記第１及び第２
ＭＩＳＦＥＴは同じチャネル型のＭＩＳＦＥＴを含み、
前記少なくとも１種類の第１不純物金属イオンは前記第
１金属イオンよりも小さい価数を有する第５金属イオン
を含み、前記少なくとも１種類の第２不純物金属イオン
は前記第２金属イオンよりも小さい価数を有する第６金
属イオンを含み、前記少なくとも１種類の第１不純物金
属イオン及び前記少なくとも１種類の第２不純物金属イ
オンの双方の前記ドーピングが施されている場合には前
記第５金属イオンの濃度が前記第６金属イオンの濃度以
下に設定されている。
又は５に記載の半導体装置であって、前記第１及び第２
ＭＩＳＦＥＴは同じチャネル型のＭＩＳＦＥＴを含み、
前記少なくとも１種類の第１不純物金属イオンは前記第
１金属イオンよりも小さい価数を有する第５金属イオン
を含み、前記少なくとも１種類の第２不純物金属イオン
は前記第２金属イオンよりも小さい価数を有する第６金
属イオンを含み、前記少なくとも１種類の第１不純物金
属イオン及び前記少なくとも１種類の第２不純物金属イ
オンの双方の前記ドーピングが施されている場合には前
記第５金属イオンの濃度が前記第６金属イオンの濃度以
下に設定されている。
【００２３】請求項７に記載の半導体装置は、請求項１
乃至６のいずれかに記載の半導体装置であって、前記第
１及び第２誘電体膜の材料はそれぞれＡｌ2Ｏ3，Ｙ2Ｏ3
及びＬａ2Ｏ3のうちの少なくとも１つを含み、前記少な
くとも１種類の第１及び第２不純物金属イオンはそれぞ
れ、２価のイオンとしてのＢａイオン，Ｓｒイオン，Ｍ
ｇイオン及びＣａイオン並びに４価のイオンとしてのＴ
ｉイオン，Ｚｒイオン，Ｈｆイオン，Ｓｉイオン及びＰ
ｒイオンのうちの少なくとも１つを含む。
乃至６のいずれかに記載の半導体装置であって、前記第
１及び第２誘電体膜の材料はそれぞれＡｌ2Ｏ3，Ｙ2Ｏ3
及びＬａ2Ｏ3のうちの少なくとも１つを含み、前記少な
くとも１種類の第１及び第２不純物金属イオンはそれぞ
れ、２価のイオンとしてのＢａイオン，Ｓｒイオン，Ｍ
ｇイオン及びＣａイオン並びに４価のイオンとしてのＴ
ｉイオン，Ｚｒイオン，Ｈｆイオン，Ｓｉイオン及びＰ
ｒイオンのうちの少なくとも１つを含む。
【００２４】請求項８に記載の半導体装置は、請求項１
乃至６のいずれかに記載の半導体装置であって、前記第
１及び第２誘電体膜の材料はそれぞれＴｉＯ2，Ｚｒ
Ｏ2，ＨｆＯ2及びＰｒＯ2のうちの少なくとも１つを含
み、前記少なくとも１種類の第１及び第２不純物金属イ
オンはそれぞれ、３価のイオンとしてのＡｌイオン，Ｙ
イオン及びＬａイオン並びに５価のイオンとしてのＴａ
イオン及びＮｂイオンのうちの少なくとも１つを含む。
乃至６のいずれかに記載の半導体装置であって、前記第
１及び第２誘電体膜の材料はそれぞれＴｉＯ2，Ｚｒ
Ｏ2，ＨｆＯ2及びＰｒＯ2のうちの少なくとも１つを含
み、前記少なくとも１種類の第１及び第２不純物金属イ
オンはそれぞれ、３価のイオンとしてのＡｌイオン，Ｙ
イオン及びＬａイオン並びに５価のイオンとしてのＴａ
イオン及びＮｂイオンのうちの少なくとも１つを含む。
【００２５】請求項９に記載の半導体装置は、請求項１
乃至８のいずれかに記載の半導体装置であって、前記少
なくとも１種類の第１及び／又は第２不純物金属イオン
は０．１ａｔｏｍ％乃至１０ａｔｏｍ％の範囲の濃度で
ドーピングされている。
乃至８のいずれかに記載の半導体装置であって、前記少
なくとも１種類の第１及び／又は第２不純物金属イオン
は０．１ａｔｏｍ％乃至１０ａｔｏｍ％の範囲の濃度で
ドーピングされている。
【００２６】請求項１０に記載の半導体装置の製造方法
は、請求項１乃至９のいずれかに記載の半導体装置の製
造方法であって、前記少なくとも１種類の第１及び／又
は第２不純物金属イオンはＭＯＣＶＤ法とイオンインプ
ランテーション法との少なくとも一方で以てドーピング
する。
は、請求項１乃至９のいずれかに記載の半導体装置の製
造方法であって、前記少なくとも１種類の第１及び／又
は第２不純物金属イオンはＭＯＣＶＤ法とイオンインプ
ランテーション法との少なくとも一方で以てドーピング
する。
【００２７】請求項１１に記載の半導体装置の製造方法
は、請求項１０に記載の半導体装置の製造方法であっ
て、前記少なくとも１種類の第１及び／又は第２不純物
金属イオンはＭＯＣＶＤ法で以てドーピングし、前記少
なくとも１種類の第１及び／又は第２不純物金属イオン
の供給源としての有機金属は、前記第１及び／又は第２
金属イオンの供給源としての有機金属と共通の有機配位
子を含有している。
は、請求項１０に記載の半導体装置の製造方法であっ
て、前記少なくとも１種類の第１及び／又は第２不純物
金属イオンはＭＯＣＶＤ法で以てドーピングし、前記少
なくとも１種類の第１及び／又は第２不純物金属イオン
の供給源としての有機金属は、前記第１及び／又は第２
金属イオンの供給源としての有機金属と共通の有機配位
子を含有している。
【００２８】請求項１２に記載の半導体装置は、半導体
基板と、前記半導体基板上に形成された第１ゲート絶縁
膜を含む第１ＭＩＳＦＥＴと、前記半導体基板上に形成
された第２ゲート絶縁膜を含む第２ＭＩＳＦＥＴとを備
え、前記第１ゲート絶縁膜は少なくとも一部に、所定の
金属イオンを含有し且つ８以上の比誘電率を有した第１
誘電体膜を含み、前記第２ゲート絶縁膜は少なくとも一
部に第２誘電体膜を含み、前記第１誘電体膜に対して前
記所定の金属イオンとは価数が１だけ異なる少なくとも
１種類の不純物金属イオンのドーピングが施されてお
り、前記第１誘電体膜中の前記ドーピングによる荷電欠
陥の密度と極性との少なくとも一方の制御によって、前
記第１ＭＩＳＦＥＴに前記第２ＭＩＳＦＥＴとは異なる
しきい値電圧が与えられている。
基板と、前記半導体基板上に形成された第１ゲート絶縁
膜を含む第１ＭＩＳＦＥＴと、前記半導体基板上に形成
された第２ゲート絶縁膜を含む第２ＭＩＳＦＥＴとを備
え、前記第１ゲート絶縁膜は少なくとも一部に、所定の
金属イオンを含有し且つ８以上の比誘電率を有した第１
誘電体膜を含み、前記第２ゲート絶縁膜は少なくとも一
部に第２誘電体膜を含み、前記第１誘電体膜に対して前
記所定の金属イオンとは価数が１だけ異なる少なくとも
１種類の不純物金属イオンのドーピングが施されてお
り、前記第１誘電体膜中の前記ドーピングによる荷電欠
陥の密度と極性との少なくとも一方の制御によって、前
記第１ＭＩＳＦＥＴに前記第２ＭＩＳＦＥＴとは異なる
しきい値電圧が与えられている。
【００２９】
【発明の実施の形態】＜実施の形態１＞図１に実施の形
態１に係る半導体装置１の模式的な断面図を示す。半導
体装置１はｎチャネル型のＭＯＳ（METAL OXIDE SEMICO
NDUCTOR）型電界効果トランジスタ（以下「ｎＭＯＳＦ
ＥＴ」とも呼ぶ）及びｐチャネル型のＭＯＳ型電界効果
トランジスタ（以下「ｐＭＯＳＦＥＴ」とも呼ぶ）の双
方を備えた基本的なＣＭＯＳ（COMPLEMENTARY ＭＯＳ）
デバイス（例えばＣＭＯＳインバータ）にあたる。
態１に係る半導体装置１の模式的な断面図を示す。半導
体装置１はｎチャネル型のＭＯＳ（METAL OXIDE SEMICO
NDUCTOR）型電界効果トランジスタ（以下「ｎＭＯＳＦ
ＥＴ」とも呼ぶ）及びｐチャネル型のＭＯＳ型電界効果
トランジスタ（以下「ｐＭＯＳＦＥＴ」とも呼ぶ）の双
方を備えた基本的なＣＭＯＳ（COMPLEMENTARY ＭＯＳ）
デバイス（例えばＣＭＯＳインバータ）にあたる。
【００３０】図１に示すように、半導体装置１は例えば
シリコンから成る半導体基板（以下「基板」とも呼ぶ）
２と、当該基板２に対して作り込まれたｎＭＯＳＦＥＴ
（ないしは第１ＭＩＳＦＥＴ）１０及びｐＭＯＳＦＥＴ
（ないしは第２ＭＩＳＦＥＴ）３０とを備えている。詳
細には、基板２は分離酸化膜３によって各活性領域に区
画されている。そして、基板２の一の活性領域内に基板
２の主面ないしは表面から所定の深さに至ってｎＭＯＳ
ＦＥＴ０１０用のｐウェル１１が形成されている。ま
た、上記一の活性領域に隣接する他の活性領域内に基板
２の表面から所定の深さに至ってｐＭＯＳＦＥＴ３０用
のｎウェル３１が形成されている。
シリコンから成る半導体基板（以下「基板」とも呼ぶ）
２と、当該基板２に対して作り込まれたｎＭＯＳＦＥＴ
（ないしは第１ＭＩＳＦＥＴ）１０及びｐＭＯＳＦＥＴ
（ないしは第２ＭＩＳＦＥＴ）３０とを備えている。詳
細には、基板２は分離酸化膜３によって各活性領域に区
画されている。そして、基板２の一の活性領域内に基板
２の主面ないしは表面から所定の深さに至ってｎＭＯＳ
ＦＥＴ０１０用のｐウェル１１が形成されている。ま
た、上記一の活性領域に隣接する他の活性領域内に基板
２の表面から所定の深さに至ってｐＭＯＳＦＥＴ３０用
のｎウェル３１が形成されている。
【００３１】なお、以下の説明では、基板２の表面のう
ちでｐウェル１１が形成されている部分をｐウェル１１
の表面１１Ｓとも呼び、ｎウェル３１が形成されている
部分をｎウェル３１の表面３１Ｓとも呼ぶ。
ちでｐウェル１１が形成されている部分をｐウェル１１
の表面１１Ｓとも呼び、ｎウェル３１が形成されている
部分をｎウェル３１の表面３１Ｓとも呼ぶ。
【００３２】ｐウェル１１の表面１１Ｓ内には、ｎＭＯ
ＳＦＥＴ１０のチャネルが形成される領域（チャネル領
域）を挟んで１対のｎ型の不純物層１２，１３が形成さ
れている。不純物層１２，１３はｎＭＯＳＦＥＴ１０の
ソース・ドレイン領域を成す。更に、ｐウェル１１の表
面１１Ｓ上には上記チャネル領域上にｎＭＯＳＦＥＴ１
０のゲート絶縁膜（ないしは第１ゲート絶縁膜）１４及
びゲート電極１５がこの順序で積層されている。特に、
後に詳述するように、半導体装置１ではｎＭＯＳＦＥＴ
１０のゲート絶縁膜１４は第１絶縁膜１４１及び第２絶
縁膜１４２を備えている。また、ゲート絶縁膜１４及び
ゲート電極１５の側面及びｐウェル１１の表面１１Ｓに
接してｎＭＯＳＦＥＴ１０のサイドウォールスペーサ１
６が形成されている。
ＳＦＥＴ１０のチャネルが形成される領域（チャネル領
域）を挟んで１対のｎ型の不純物層１２，１３が形成さ
れている。不純物層１２，１３はｎＭＯＳＦＥＴ１０の
ソース・ドレイン領域を成す。更に、ｐウェル１１の表
面１１Ｓ上には上記チャネル領域上にｎＭＯＳＦＥＴ１
０のゲート絶縁膜（ないしは第１ゲート絶縁膜）１４及
びゲート電極１５がこの順序で積層されている。特に、
後に詳述するように、半導体装置１ではｎＭＯＳＦＥＴ
１０のゲート絶縁膜１４は第１絶縁膜１４１及び第２絶
縁膜１４２を備えている。また、ゲート絶縁膜１４及び
ゲート電極１５の側面及びｐウェル１１の表面１１Ｓに
接してｎＭＯＳＦＥＴ１０のサイドウォールスペーサ１
６が形成されている。
【００３３】他方、ｎウェル３１の表面３１Ｓ内には、
ｐＭＯＳＦＥＴ３０のチャネル領域を挟んで１対のｐ型
の不純物層３２，３３が形成されている。不純物層３
２，３３はｐＭＯＳＦＥＴ３０のソース・ドレイン領域
を成す。更に、ｎウェル３１の表面３１Ｓ上には上記チ
ャネル領域上にｐＭＯＳＦＥＴ３０のゲート絶縁膜（な
いしは第２ゲート絶縁膜）３４及びゲート電極３５がこ
の順序で積層されている。特に、後に詳述するように、
半導体装置１ではｐＭＯＳＦＥＴ３０のゲート絶縁膜３
４は第１絶縁膜３４１及び第２絶縁膜３４２を備えてい
る。また、ゲート絶縁膜３４及びゲート電極３５の側面
及びｎウェル３１の表面３１Ｓに接してｐＭＯＳＦＥＴ
３０のサイドウォールスペーサ３６が形成されている。
ｐＭＯＳＦＥＴ３０のチャネル領域を挟んで１対のｐ型
の不純物層３２，３３が形成されている。不純物層３
２，３３はｐＭＯＳＦＥＴ３０のソース・ドレイン領域
を成す。更に、ｎウェル３１の表面３１Ｓ上には上記チ
ャネル領域上にｐＭＯＳＦＥＴ３０のゲート絶縁膜（な
いしは第２ゲート絶縁膜）３４及びゲート電極３５がこ
の順序で積層されている。特に、後に詳述するように、
半導体装置１ではｐＭＯＳＦＥＴ３０のゲート絶縁膜３
４は第１絶縁膜３４１及び第２絶縁膜３４２を備えてい
る。また、ゲート絶縁膜３４及びゲート電極３５の側面
及びｎウェル３１の表面３１Ｓに接してｐＭＯＳＦＥＴ
３０のサイドウォールスペーサ３６が形成されている。
【００３４】なお、ゲート電極１５，３５は例えばリン
やボロンがドープされた多結晶シリコンで以て、又は、
Ｗ，Ａｌ，Ｃｕ，Ｃｏ，Ｔｉ，Ｐｔ等の金属で以て、又
は、これらの金属のシリサイド若しくはナイドライドで
以て形成されている。更には、これらの材料の積層によ
りゲート電極１５，３５を形成しても良い。
やボロンがドープされた多結晶シリコンで以て、又は、
Ｗ，Ａｌ，Ｃｕ，Ｃｏ，Ｔｉ，Ｐｔ等の金属で以て、又
は、これらの金属のシリサイド若しくはナイドライドで
以て形成されている。更には、これらの材料の積層によ
りゲート電極１５，３５を形成しても良い。
【００３５】半導体装置１は層間絶縁膜４及び配線１
７，１８，３７，３８を更に備えている。具体的には、
ゲート電極１５，３５を覆って基板２上の全面に層間絶
縁膜４が形成されている。層間絶縁膜４にはコンタクト
ホールが形成されており、不純物層１２，１３，３２，
３３はコンタクトホールを介して配線１７，１８，３
７，３８に接続されている。
７，１８，３７，３８を更に備えている。具体的には、
ゲート電極１５，３５を覆って基板２上の全面に層間絶
縁膜４が形成されている。層間絶縁膜４にはコンタクト
ホールが形成されており、不純物層１２，１３，３２，
３３はコンタクトホールを介して配線１７，１８，３
７，３８に接続されている。
【００３６】上述のようにゲート絶縁膜１４，３４は第
１絶縁膜１４１，３４１及び第２絶縁膜１４２，３４２
を備えており、半導体装置１はウェル１１,３１の表面
１１Ｓ，３１Ｓ上に第１絶縁膜１４１，３４１／第２絶
縁膜１４２，３４２／ゲート電極１５，３５の積層構造
を有している。
１絶縁膜１４１，３４１及び第２絶縁膜１４２，３４２
を備えており、半導体装置１はウェル１１,３１の表面
１１Ｓ，３１Ｓ上に第１絶縁膜１４１，３４１／第２絶
縁膜１４２，３４２／ゲート電極１５，３５の積層構造
を有している。
【００３７】ゲート絶縁膜１４，３４の第１絶縁膜１４
１，３４１は、例えば熱酸化膜等のシリコン酸化膜やシ
リコン窒化膜やこれらの組み合わせであるシリコン酸化
窒化膜等の低（比）誘電率の誘電体膜（以下「低誘電率
膜」とも呼ぶ）で形成されている。なお、シリコン酸化
膜（熱酸化膜），シリコン窒化膜及びシリコン酸化窒化
膜の比誘電率はそれぞれ約３．８，約７．５，約４〜７
である。第１絶縁膜１４１，３４１の厚さは３ｎｍ以下
に設定しており、好ましくは２ｎｍ以下に設定してい
る。
１，３４１は、例えば熱酸化膜等のシリコン酸化膜やシ
リコン窒化膜やこれらの組み合わせであるシリコン酸化
窒化膜等の低（比）誘電率の誘電体膜（以下「低誘電率
膜」とも呼ぶ）で形成されている。なお、シリコン酸化
膜（熱酸化膜），シリコン窒化膜及びシリコン酸化窒化
膜の比誘電率はそれぞれ約３．８，約７．５，約４〜７
である。第１絶縁膜１４１，３４１の厚さは３ｎｍ以下
に設定しており、好ましくは２ｎｍ以下に設定してい
る。
【００３８】他方、ゲート絶縁膜１４，３４の第２絶縁
膜１４２，３４２は、第１絶縁膜１４１，３４１よりも
高い（比）誘電率を有した誘電体膜（ないしは第１及び
第２誘電体膜）（以下「高誘電率膜」とも呼ぶ）を主材
料として成る。当該高誘電率膜、即ち第２絶縁膜１４
２，３４２の厚さは例えば３ｎｍ以上１５ｎｍ以下に設
定しており、好ましくは３ｎｍ以上１０ｎｍ以下に設定
している。特に、第２絶縁膜１４２，３４２の少なくと
も一方の高誘電率膜中には、不純物金属イオン（ないし
は第１及び第２不純物金属イオン）がドーピングされて
いる。
膜１４２，３４２は、第１絶縁膜１４１，３４１よりも
高い（比）誘電率を有した誘電体膜（ないしは第１及び
第２誘電体膜）（以下「高誘電率膜」とも呼ぶ）を主材
料として成る。当該高誘電率膜、即ち第２絶縁膜１４
２，３４２の厚さは例えば３ｎｍ以上１５ｎｍ以下に設
定しており、好ましくは３ｎｍ以上１０ｎｍ以下に設定
している。特に、第２絶縁膜１４２，３４２の少なくと
も一方の高誘電率膜中には、不純物金属イオン（ないし
は第１及び第２不純物金属イオン）がドーピングされて
いる。
【００３９】詳細には、上記高誘電率膜の材料として、
例えば、Ａｌ2Ｏ3，Ｙ2Ｏ3，Ｌａ2Ｏ3等のいずれか又は
これらのうちの２つ以上の混合物を用いている。なお、
Ａｌ2Ｏ3，Ｙ2Ｏ3及びＬａ2Ｏ3はそれぞれ３価の金属イ
オン（ないしは第１及び第２金属イオン）であるＡｌイ
オン，Ｙイオン，Ｌａイオンを含有しており、約８〜１
０，約１３，約２０の比誘電率を有している。即ち、上
記高誘電率膜は所定の金属イオンを含有し且つ８以上の
比誘電率を有している。また、これらＡｌ2Ｏ3等の高誘
電率膜中にドーピングする不純物金属イオン（ドーパン
ト）として、例えば、安定な酸化状態が４価であるＴ
ｉ，Ｚｒ，Ｈｆ，Ｓｉ，Ｐｒ等の金属のイオン（ないし
は第３及び第４金属イオン）及び／又は安定な酸化状態
が２価であるＢａ，Ｓｒ，Ｍｇ，Ｃａ等の金属のイオン
（ないしは第５及び第６金属イオン）を用いている。
例えば、Ａｌ2Ｏ3，Ｙ2Ｏ3，Ｌａ2Ｏ3等のいずれか又は
これらのうちの２つ以上の混合物を用いている。なお、
Ａｌ2Ｏ3，Ｙ2Ｏ3及びＬａ2Ｏ3はそれぞれ３価の金属イ
オン（ないしは第１及び第２金属イオン）であるＡｌイ
オン，Ｙイオン，Ｌａイオンを含有しており、約８〜１
０，約１３，約２０の比誘電率を有している。即ち、上
記高誘電率膜は所定の金属イオンを含有し且つ８以上の
比誘電率を有している。また、これらＡｌ2Ｏ3等の高誘
電率膜中にドーピングする不純物金属イオン（ドーパン
ト）として、例えば、安定な酸化状態が４価であるＴ
ｉ，Ｚｒ，Ｈｆ，Ｓｉ，Ｐｒ等の金属のイオン（ないし
は第３及び第４金属イオン）及び／又は安定な酸化状態
が２価であるＢａ，Ｓｒ，Ｍｇ，Ｃａ等の金属のイオン
（ないしは第５及び第６金属イオン）を用いている。
【００４０】或いは、上記高誘電率膜の材料として、例
えば、ＴｉＯ2，ＺｒＯ2，ＨｆＯ2，ＰｒＯ2等のいずれ
か又はこれらのうちの２つ以上の混合物を用いている。
なお、ＴｉＯ2，ＺｒＯ2，ＨｆＯ2，ＰｒＯ2はそれぞれ
４価の金属イオン（ないしは第１及び第２金属イオン）
であるＴｉイオン，Ｚｒイオン，Ｈｆイオン，Ｐｒイオ
ンを含有しており、約８０，約２２，約３０，約１５の
比誘電率を有している。また、これらＴｉＯ2等の高誘
電率膜中にドーピングする不純物金属イオン（ドーパン
ト）として、例えば、安定な酸化状態が５価であるＴ
ａ，Ｎｂ等の金属イオン（ないしは第３及び第４金属イ
オン）及び／又は安定な酸化状態が３価であるＡｌ，
Ｙ，Ｌａ等の金属のイオン（ないしは第５及び第６金属
イオン）を用いている。
えば、ＴｉＯ2，ＺｒＯ2，ＨｆＯ2，ＰｒＯ2等のいずれ
か又はこれらのうちの２つ以上の混合物を用いている。
なお、ＴｉＯ2，ＺｒＯ2，ＨｆＯ2，ＰｒＯ2はそれぞれ
４価の金属イオン（ないしは第１及び第２金属イオン）
であるＴｉイオン，Ｚｒイオン，Ｈｆイオン，Ｐｒイオ
ンを含有しており、約８０，約２２，約３０，約１５の
比誘電率を有している。また、これらＴｉＯ2等の高誘
電率膜中にドーピングする不純物金属イオン（ドーパン
ト）として、例えば、安定な酸化状態が５価であるＴ
ａ，Ｎｂ等の金属イオン（ないしは第３及び第４金属イ
オン）及び／又は安定な酸化状態が３価であるＡｌ，
Ｙ，Ｌａ等の金属のイオン（ないしは第５及び第６金属
イオン）を用いている。
【００４１】このとき、後述のように、上述の不純物金
属イオンをドーピングする場合、ドーパント濃度は０．
１ａｔｏｍ％乃至１０ａｔｏｍ％の範囲に設定してお
り、好ましくは０．３ａｔｏｍ％乃至３ａｔｏｍ％の範
囲に設定している。なお、この程度の低いドーパント濃
度であれば、高誘電率膜の比誘電率はドーピングによっ
てもほとんど変化しない。
属イオンをドーピングする場合、ドーパント濃度は０．
１ａｔｏｍ％乃至１０ａｔｏｍ％の範囲に設定してお
り、好ましくは０．３ａｔｏｍ％乃至３ａｔｏｍ％の範
囲に設定している。なお、この程度の低いドーパント濃
度であれば、高誘電率膜の比誘電率はドーピングによっ
てもほとんど変化しない。
【００４２】Ａｌ2Ｏ3等の（ドーピング前の）高誘電率
膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）
法やスパッタリング法により堆積する。或いは、例え
ば、上記高誘電率膜（例えばＡｌ2Ｏ3膜）が含有する金
属の膜（例えばＡｌ膜）をＣＶＤ法やスパッタリング法
で又は該金属の窒化膜（例えばＡｌＮ膜）を反応性スパ
ッタリング法で形成し、当該膜を酸化することによっ
て、上記高誘電率膜を形成する。
膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）
法やスパッタリング法により堆積する。或いは、例え
ば、上記高誘電率膜（例えばＡｌ2Ｏ3膜）が含有する金
属の膜（例えばＡｌ膜）をＣＶＤ法やスパッタリング法
で又は該金属の窒化膜（例えばＡｌＮ膜）を反応性スパ
ッタリング法で形成し、当該膜を酸化することによっ
て、上記高誘電率膜を形成する。
【００４３】不純物金属イオンのドーピングは例えばイ
オンインプランテーション法を用いる。或いは、ドーピ
ングされた高誘電率膜をＣＶＤ法によって直接に形成す
る（つまり、ＣＶＤ法によってドーピングする）。この
とき、ＭＯ（Metal Organic）ＣＶＤ法を用いる場合、
不純物金属イオンの供給源としての有機金属は、高誘電
率膜を成す金属イオンの供給源としての有機金属と共通
の有機配位子を含有していることが望ましい。このよう
な場合には、両有機金属の有機配位子同士の副反応を抑
えることができ、再現性の高い膜形成が可能である。更
に、或いは、不純物金属イオンを含んだターゲットを用
いたスパッタリング法によって、ドーピングされた高誘
電率膜を直接形成する。或いは、上述の酸化されて高誘
電率膜となる金属膜や窒化膜にドーピングを施す。この
とき、例えばイオンインプランテーション法とＭＯＣＶ
Ｄ法とを組み合わせてドーピングを行っても良い。イオ
ンインプランテーション法及び／又はＭＯＣＶＤ法で以
てドーピングすることにより、良質の、ドーピングされ
た高誘電率膜を形成することができる。
オンインプランテーション法を用いる。或いは、ドーピ
ングされた高誘電率膜をＣＶＤ法によって直接に形成す
る（つまり、ＣＶＤ法によってドーピングする）。この
とき、ＭＯ（Metal Organic）ＣＶＤ法を用いる場合、
不純物金属イオンの供給源としての有機金属は、高誘電
率膜を成す金属イオンの供給源としての有機金属と共通
の有機配位子を含有していることが望ましい。このよう
な場合には、両有機金属の有機配位子同士の副反応を抑
えることができ、再現性の高い膜形成が可能である。更
に、或いは、不純物金属イオンを含んだターゲットを用
いたスパッタリング法によって、ドーピングされた高誘
電率膜を直接形成する。或いは、上述の酸化されて高誘
電率膜となる金属膜や窒化膜にドーピングを施す。この
とき、例えばイオンインプランテーション法とＭＯＣＶ
Ｄ法とを組み合わせてドーピングを行っても良い。イオ
ンインプランテーション法及び／又はＭＯＣＶＤ法で以
てドーピングすることにより、良質の、ドーピングされ
た高誘電率膜を形成することができる。
【００４４】なお、高誘電率膜は写真製版法及び（ドラ
イ又はウエット）エッチング等の一般的な方法によりパ
ターニング可能である。
イ又はウエット）エッチング等の一般的な方法によりパ
ターニング可能である。
【００４５】さて、このようなドーピングされた高誘電
率膜では、不純物金属イオンが高誘電率膜を成す金属イ
オンのサイトに入る。即ち、高誘電率膜を成す金属イオ
ンが不純物金属イオンで置換される。不純物金属イオン
は高誘電率膜を成す金属イオンと価数が１だけ異なるの
で、高誘電率膜中では局所的に電荷中性条件が破れて帯
電が生じる（荷電欠陥（中心）の発生）。具体的には、
高誘電率膜を成す金属イオンよりも価数の小さい不純物
金属イオンで置換した場合には高誘電率膜は局所的に負
に帯電し、価数の大きい不純物金属イオンで置換した場
合には高誘電率膜は局所的に正に帯電する。つまり、価
数の小さい不純物金属イオンのドーピングにより負に帯
電した荷電欠陥が発生し、価数の大きい不純物金属イオ
ンのドーピングにより正に帯電した荷電欠陥が発生す
る。このとき、上述のような低濃度のドーピングにおい
ては高誘電率膜中の酸素欠陥密度はあまり変化しないの
で、高誘電率膜の、即ち第２絶縁膜１４２，３４２の全
体の帯電量（ないしは帯電の度合い）は不純物金属イオ
ンの多寡により支配される。また、第２絶縁膜１４２，
３４２の全体の帯電量は、第２絶縁膜１４２，３４２の
全体としての荷電欠陥量に依存する。
率膜では、不純物金属イオンが高誘電率膜を成す金属イ
オンのサイトに入る。即ち、高誘電率膜を成す金属イオ
ンが不純物金属イオンで置換される。不純物金属イオン
は高誘電率膜を成す金属イオンと価数が１だけ異なるの
で、高誘電率膜中では局所的に電荷中性条件が破れて帯
電が生じる（荷電欠陥（中心）の発生）。具体的には、
高誘電率膜を成す金属イオンよりも価数の小さい不純物
金属イオンで置換した場合には高誘電率膜は局所的に負
に帯電し、価数の大きい不純物金属イオンで置換した場
合には高誘電率膜は局所的に正に帯電する。つまり、価
数の小さい不純物金属イオンのドーピングにより負に帯
電した荷電欠陥が発生し、価数の大きい不純物金属イオ
ンのドーピングにより正に帯電した荷電欠陥が発生す
る。このとき、上述のような低濃度のドーピングにおい
ては高誘電率膜中の酸素欠陥密度はあまり変化しないの
で、高誘電率膜の、即ち第２絶縁膜１４２，３４２の全
体の帯電量（ないしは帯電の度合い）は不純物金属イオ
ンの多寡により支配される。また、第２絶縁膜１４２，
３４２の全体の帯電量は、第２絶縁膜１４２，３４２の
全体としての荷電欠陥量に依存する。
【００４６】第２絶縁膜１４２，３４２の帯電は、ゲー
ト絶縁膜１４，３４が対面するウェル１１，３１の表面
１１Ｓ，３１Ｓ付近に反対極性の電荷を誘起しようとす
る。このため、ウェル１１，３１のエネルギーバンドが
ゲート絶縁膜１４，３４付近においてベンディングし、
フラットバンド電位がシフトする。このシフト量（の大
きさ）ΔＶは、高誘電率膜中の固定電荷密度（即ち荷電
欠陥の密度）をρとし、高誘電率膜の厚さをｔとし、真
空の誘電率をε０とし、高誘電率膜の比誘電率をεｒと
して、ボアッソン方程式から、 ΔＶ〜｛ρ×ｔ2／（２×ε０×εｒ）｝ ・・・ （１） 程度と見積もることができる。即ち、シフト量ΔＶは、
荷電欠陥の密度ρと厚さｔの２乗との積を、真空の誘電
率ε０と高誘電体膜の比誘電率εｒと数値２との積で割
った値に大略等しい。
ト絶縁膜１４，３４が対面するウェル１１，３１の表面
１１Ｓ，３１Ｓ付近に反対極性の電荷を誘起しようとす
る。このため、ウェル１１，３１のエネルギーバンドが
ゲート絶縁膜１４，３４付近においてベンディングし、
フラットバンド電位がシフトする。このシフト量（の大
きさ）ΔＶは、高誘電率膜中の固定電荷密度（即ち荷電
欠陥の密度）をρとし、高誘電率膜の厚さをｔとし、真
空の誘電率をε０とし、高誘電率膜の比誘電率をεｒと
して、ボアッソン方程式から、 ΔＶ〜｛ρ×ｔ2／（２×ε０×εｒ）｝ ・・・ （１） 程度と見積もることができる。即ち、シフト量ΔＶは、
荷電欠陥の密度ρと厚さｔの２乗との積を、真空の誘電
率ε０と高誘電体膜の比誘電率εｒと数値２との積で割
った値に大略等しい。
【００４７】式（１）から、約１ａｔｏｍ％の荷電欠陥
によって、フラットバンド電位が約０．１〜１．０Ｖ程
度シフトし、その結果、ＭＯＳＦＥＴのしきい値電圧
（以下「しきい値」とも呼ぶ）も同程度にシフトすると
見積もられる。
によって、フラットバンド電位が約０．１〜１．０Ｖ程
度シフトし、その結果、ＭＯＳＦＥＴのしきい値電圧
（以下「しきい値」とも呼ぶ）も同程度にシフトすると
見積もられる。
【００４８】なお、式（１）によれば電圧シフト量ΔＶ
は膜厚ｔの２乗に比例するので、第２絶縁膜１４２，３
４２が厚いほどシフト量ΔＶの増大が顕著である。この
ようなシフト量ΔＶの変化は、極薄のシリコン酸化膜を
備えたＭＯＳＦＥＴに対する従来のしきい値制御方法で
は実現することが難しい。
は膜厚ｔの２乗に比例するので、第２絶縁膜１４２，３
４２が厚いほどシフト量ΔＶの増大が顕著である。この
ようなシフト量ΔＶの変化は、極薄のシリコン酸化膜を
備えたＭＯＳＦＥＴに対する従来のしきい値制御方法で
は実現することが難しい。
【００４９】次に、図２及び図３に第２絶縁膜１４２，
３４２中の不純物金属イオンのドーピング濃度とＭＯＳ
ＦＥＴ１０，３０のしきい値電圧との関係（実験結果）
を説明するための図を示す。図２及び図３を得るにあた
り、半導体装置１において、第１絶縁膜１４１，３４１
として１．５ｎｍ厚のシリコン酸化膜を用いた。また、
第２絶縁膜１４１，３４１として、安定な酸化状態が２
価であるＳｒ（図２参照）又は安定な酸化状態が４価で
あるＺｒ（図３参照）がイオンインプランテーション法
によりドーピングされた３ｎｍ厚のＡｌ2Ｏ3膜を用い
た。なお、当該Ａｌ2Ｏ3膜をＣＶＤ法で堆積し、上述の
イオンインプランテーションし、酸素雰囲気中で酸化処
理することにより、第２絶縁膜１４２，３４２を形成し
た。また、ゲート電極１５，３５として、リンが高濃度
にドープされた１００ｎｍ厚の多結晶シリコンと２００
ｎｍ厚のＣｏシリサイドとの積層を用いた。なお、ドー
パント濃度はＳＩＭＳ（Secondary Ion Mass Spectrosc
opy）及びＸＲＦ（X-ray Fluorescence）で測定した。
３４２中の不純物金属イオンのドーピング濃度とＭＯＳ
ＦＥＴ１０，３０のしきい値電圧との関係（実験結果）
を説明するための図を示す。図２及び図３を得るにあた
り、半導体装置１において、第１絶縁膜１４１，３４１
として１．５ｎｍ厚のシリコン酸化膜を用いた。また、
第２絶縁膜１４１，３４１として、安定な酸化状態が２
価であるＳｒ（図２参照）又は安定な酸化状態が４価で
あるＺｒ（図３参照）がイオンインプランテーション法
によりドーピングされた３ｎｍ厚のＡｌ2Ｏ3膜を用い
た。なお、当該Ａｌ2Ｏ3膜をＣＶＤ法で堆積し、上述の
イオンインプランテーションし、酸素雰囲気中で酸化処
理することにより、第２絶縁膜１４２，３４２を形成し
た。また、ゲート電極１５，３５として、リンが高濃度
にドープされた１００ｎｍ厚の多結晶シリコンと２００
ｎｍ厚のＣｏシリサイドとの積層を用いた。なお、ドー
パント濃度はＳＩＭＳ（Secondary Ion Mass Spectrosc
opy）及びＸＲＦ（X-ray Fluorescence）で測定した。
【００５０】図２及び図３に示すように、不純物金属イ
オンをドーピングしない場合、ｎＭＯＳＦＥＴ１０のし
きい値は0.32Ｖであり、ｐＭＯＳＦＥＴ３０のしきい値
は-0.61Ｖであった。そして、図２に示すように、Ｓｒ
イオンのドーピング濃度が0.03ａｔｏｍ％，0.10ａｔｏ
ｍ％，0.3ａｔｏｍ％，1ａｔｏｍ％，3ａｔｏｍ％，10
ａｔｏｍ％の各値のとき、ｎＭＯＳＦＥＴ１０のしきい
値はそれぞれ0.33Ｖ，0.36Ｖ，0.42Ｖ，0.54Ｖ，0.70
Ｖ，0.71Ｖであり、ｐＭＯＳＦＥＴ３０のしきい値はそ
れぞれ-0.60Ｖ，-0.57Ｖ，-0.51Ｖ，-0.39Ｖ，-0.23
Ｖ，-0.22Ｖであった。また、図３に示すように、Ｚｒ
イオンのドーピング濃度が0.03ａｔｏｍ％，0.10ａｔｏ
ｍ％，0.3ａｔｏｍ％，1ａｔｏｍ％，3ａｔｏｍ％，10
ａｔｏｍ％の各値のとき、ｎＭＯＳＦＥＴ１０のしきい
値はそれぞれ0.31Ｖ，0.28Ｖ，0.22Ｖ，0.10Ｖ，-0.05
Ｖ，-0.06Ｖであり、ｐＭＯＳＦＥＴ３０のしきい値は
それぞれ-0.62Ｖ，-0.65Ｖ，-0.71Ｖ，-0.83Ｖ，-0.96
Ｖ，-0.97Ｖであった。
オンをドーピングしない場合、ｎＭＯＳＦＥＴ１０のし
きい値は0.32Ｖであり、ｐＭＯＳＦＥＴ３０のしきい値
は-0.61Ｖであった。そして、図２に示すように、Ｓｒ
イオンのドーピング濃度が0.03ａｔｏｍ％，0.10ａｔｏ
ｍ％，0.3ａｔｏｍ％，1ａｔｏｍ％，3ａｔｏｍ％，10
ａｔｏｍ％の各値のとき、ｎＭＯＳＦＥＴ１０のしきい
値はそれぞれ0.33Ｖ，0.36Ｖ，0.42Ｖ，0.54Ｖ，0.70
Ｖ，0.71Ｖであり、ｐＭＯＳＦＥＴ３０のしきい値はそ
れぞれ-0.60Ｖ，-0.57Ｖ，-0.51Ｖ，-0.39Ｖ，-0.23
Ｖ，-0.22Ｖであった。また、図３に示すように、Ｚｒ
イオンのドーピング濃度が0.03ａｔｏｍ％，0.10ａｔｏ
ｍ％，0.3ａｔｏｍ％，1ａｔｏｍ％，3ａｔｏｍ％，10
ａｔｏｍ％の各値のとき、ｎＭＯＳＦＥＴ１０のしきい
値はそれぞれ0.31Ｖ，0.28Ｖ，0.22Ｖ，0.10Ｖ，-0.05
Ｖ，-0.06Ｖであり、ｐＭＯＳＦＥＴ３０のしきい値は
それぞれ-0.62Ｖ，-0.65Ｖ，-0.71Ｖ，-0.83Ｖ，-0.96
Ｖ，-0.97Ｖであった。
【００５１】このように、第２絶縁膜１４２，３４２の
主材料である高誘電率膜（ここではＡｌ2Ｏ3膜）中へ不
純物金属イオンをドーピングすることによって、即ち上
記高誘電率膜中の荷電欠陥の密度を制御することによっ
て、ｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ３０のしき
い値電圧を制御可能であることが分かる。図２及び図３
によれば、不純物金属イオン（ドーパント）の濃度が
０．１ａｔｏｍ％乃至１０ａｔｏｍ％の範囲内の場合、
ドーパント濃度に応じてしきい値電圧を大きく変化させ
ることができる。特に、ドーパント濃度が０．３ａｔｏ
ｍ％乃至３ａｔｏｍ％の範囲内の場合、実用上十分な変
化が得られており好適である。
主材料である高誘電率膜（ここではＡｌ2Ｏ3膜）中へ不
純物金属イオンをドーピングすることによって、即ち上
記高誘電率膜中の荷電欠陥の密度を制御することによっ
て、ｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ３０のしき
い値電圧を制御可能であることが分かる。図２及び図３
によれば、不純物金属イオン（ドーパント）の濃度が
０．１ａｔｏｍ％乃至１０ａｔｏｍ％の範囲内の場合、
ドーパント濃度に応じてしきい値電圧を大きく変化させ
ることができる。特に、ドーパント濃度が０．３ａｔｏ
ｍ％乃至３ａｔｏｍ％の範囲内の場合、実用上十分な変
化が得られており好適である。
【００５２】なお、しきい値は第１絶縁膜１４１，３４
１の厚さにも依存する。図２及び図３を取得するために
製造した半導体装置１では上述のように第１絶縁膜１４
１，３４１の厚さは１．５ｎｍであるが、当該膜厚が例
えば３ｎｍにした場合には各しきい値は図２及び図３中
の値の大略半分になる。このため、既述のように第１絶
縁膜１４１，３４１の厚さを３ｎｍ以下に設定すること
により、好ましくは２ｎｍ以下に設定することにより、
しきい値の変化を、換言すればしきい値の制御性を実用
的なレベルにすることができる。
１の厚さにも依存する。図２及び図３を取得するために
製造した半導体装置１では上述のように第１絶縁膜１４
１，３４１の厚さは１．５ｎｍであるが、当該膜厚が例
えば３ｎｍにした場合には各しきい値は図２及び図３中
の値の大略半分になる。このため、既述のように第１絶
縁膜１４１，３４１の厚さを３ｎｍ以下に設定すること
により、好ましくは２ｎｍ以下に設定することにより、
しきい値の変化を、換言すればしきい値の制御性を実用
的なレベルにすることができる。
【００５３】このとき、不純物金属イオンのドーピング
で以て各第２絶縁膜１４２，３４２中の荷電欠陥の密度
及び極性を制御することにより、ｎＭＯＳＦＥＴ１０及
びｐＭＯＳＦＥＴ３０のしきい値をそれぞれ独立に制御
・設定することができる。従って、半導体装置１では、
ＣＭＯＳデバイスを成すｎＭＯＳＦＥＴ１０及びｐＭＯ
ＳＦＥＴ３０の両しきい値を整合させることができる
（両しきい値に対して極性を反対にしつつ絶対値を同程
度に設定することができる）。
で以て各第２絶縁膜１４２，３４２中の荷電欠陥の密度
及び極性を制御することにより、ｎＭＯＳＦＥＴ１０及
びｐＭＯＳＦＥＴ３０のしきい値をそれぞれ独立に制御
・設定することができる。従って、半導体装置１では、
ＣＭＯＳデバイスを成すｎＭＯＳＦＥＴ１０及びｐＭＯ
ＳＦＥＴ３０の両しきい値を整合させることができる
（両しきい値に対して極性を反対にしつつ絶対値を同程
度に設定することができる）。
【００５４】更に、図３によれば、３価のＡｌイオンを
含有するＡｌ2Ｏ3に対しては４価のＺｒイオンをより多
くドーピングすることによって、ｎＭＯＳＦＥＴ１０の
しきい値を低減することができる。これは、Ｚｒイオン
のドーピングによりＡｌ2Ｏ3中に正の荷電欠陥が形成さ
れるので、ｐウェル１１の表面１１Ｓ付近に（ｎＭＯＳ
ＦＥＴ１０のキャリアである）電子を誘起しようとする
方向（傾向）にエネルギーバンドがベンディングするか
らである。その結果、反転層がより形成されやすくなる
ので、しきい値が減少する。なお、図２によれば、２価
のＳｒイオンをより多くドーピングすることによりＡｌ
2Ｏ3中に負の荷電欠陥が形成されるので、ｎＭＯＳＦＥ
Ｔ１０のしきい値は増大する。
含有するＡｌ2Ｏ3に対しては４価のＺｒイオンをより多
くドーピングすることによって、ｎＭＯＳＦＥＴ１０の
しきい値を低減することができる。これは、Ｚｒイオン
のドーピングによりＡｌ2Ｏ3中に正の荷電欠陥が形成さ
れるので、ｐウェル１１の表面１１Ｓ付近に（ｎＭＯＳ
ＦＥＴ１０のキャリアである）電子を誘起しようとする
方向（傾向）にエネルギーバンドがベンディングするか
らである。その結果、反転層がより形成されやすくなる
ので、しきい値が減少する。なお、図２によれば、２価
のＳｒイオンをより多くドーピングすることによりＡｌ
2Ｏ3中に負の荷電欠陥が形成されるので、ｎＭＯＳＦＥ
Ｔ１０のしきい値は増大する。
【００５５】同様に、図２によれば、２価のＳｒイオン
のドーピングで以て負の荷電欠陥をより多く形成するこ
とにより、ｐＭＯＳＦＥＴ３０のしきい値の絶対値を低
減することができる。逆に、図３によれば、４価のＺｒ
イオンのドーピングで以て正の荷電欠陥をより多く形成
することにより、ｐＭＯＳＦＥＴ３０のしきい値は増大
する。
のドーピングで以て負の荷電欠陥をより多く形成するこ
とにより、ｐＭＯＳＦＥＴ３０のしきい値の絶対値を低
減することができる。逆に、図３によれば、４価のＺｒ
イオンのドーピングで以て正の荷電欠陥をより多く形成
することにより、ｐＭＯＳＦＥＴ３０のしきい値は増大
する。
【００５６】なお、主材料膜としてＡｌ2Ｏ3以外の上述
の材料を用い、及び／又は、Ｓｒイオン及びＺｒイオン
以外の上述の不純物金属イオンを用いた場合でも同様の
結果が得られることが、別途に実施した実験・検討によ
り明らかとなっている。このときの不純物濃度としきい
値電圧との関係は図２及び図３のそれとおおむね一致す
るものであった。
の材料を用い、及び／又は、Ｓｒイオン及びＺｒイオン
以外の上述の不純物金属イオンを用いた場合でも同様の
結果が得られることが、別途に実施した実験・検討によ
り明らかとなっている。このときの不純物濃度としきい
値電圧との関係は図２及び図３のそれとおおむね一致す
るものであった。
【００５７】従って、しきい値の低減化の観点から、第
２絶縁膜１４２，３４２の双方にドーピングを行う場
合、（ｉ）ｎＭＯＳＦＥＴ１０の第２絶縁膜１４２に対
しては、ｐＭＯＳＦＥＴ３０の第２絶縁膜３４２中の濃
度以上で以て、主材料の高誘電率膜に含有される金属イ
オンよりも価数が大きい不純物金属イオンをドーピング
することが好ましい。換言すれば、（Ｉ）ｎＭＯＳＦＥ
Ｔ１０の第２絶縁膜１４２中には正の荷電欠陥をより多
く形成し、当該第２絶縁膜１４２をより正に帯電させる
ことによって、ｎＭＯＳＦＥＴ１０のしきい値を低減す
ることができる。
２絶縁膜１４２，３４２の双方にドーピングを行う場
合、（ｉ）ｎＭＯＳＦＥＴ１０の第２絶縁膜１４２に対
しては、ｐＭＯＳＦＥＴ３０の第２絶縁膜３４２中の濃
度以上で以て、主材料の高誘電率膜に含有される金属イ
オンよりも価数が大きい不純物金属イオンをドーピング
することが好ましい。換言すれば、（Ｉ）ｎＭＯＳＦＥ
Ｔ１０の第２絶縁膜１４２中には正の荷電欠陥をより多
く形成し、当該第２絶縁膜１４２をより正に帯電させる
ことによって、ｎＭＯＳＦＥＴ１０のしきい値を低減す
ることができる。
【００５８】逆に、第２絶縁膜１４２，３４２の双方に
ドーピングを行う場合、（ｉｉ）ｐＭＯＳＦＥＴ３０の
第２絶縁膜３４２に対しては、ｎＭＯＳＦＥＴ１０の第
２絶縁膜１４２中の濃度以上で以て、主材料の高誘電率
膜に含有される金属イオンよりも価数が小さい不純物金
属イオンをドーピングすることが好ましい。換言すれ
ば、（ＩＩ）ｐＭＯＳＦＥＴ３０の第２絶縁膜３４２中
には負の荷電欠陥をより多く形成し、当該第２絶縁膜１
４２をより負に帯電させることによって、ｐＭＯＳＦＥ
Ｔ３０のしきい値（の絶対値）を低減することができ
る。
ドーピングを行う場合、（ｉｉ）ｐＭＯＳＦＥＴ３０の
第２絶縁膜３４２に対しては、ｎＭＯＳＦＥＴ１０の第
２絶縁膜１４２中の濃度以上で以て、主材料の高誘電率
膜に含有される金属イオンよりも価数が小さい不純物金
属イオンをドーピングすることが好ましい。換言すれ
ば、（ＩＩ）ｐＭＯＳＦＥＴ３０の第２絶縁膜３４２中
には負の荷電欠陥をより多く形成し、当該第２絶縁膜１
４２をより負に帯電させることによって、ｐＭＯＳＦＥ
Ｔ３０のしきい値（の絶対値）を低減することができ
る。
【００５９】具体的には、図２及び図３から、例えば、
ＳｒイオンをｐＭＯＳＦＥＴ３０の第２絶縁膜３４２に
対して３ａｔｏｍ％程度ドープすると共にｎＭＯＳＦＥ
Ｔ１０の第２絶縁膜１４２に対してはドーピングをしな
いことによって、ｐＭＯＳＦＥＴ３０とｎＭＯＳＦＥＴ
１０との両しきい値を整合させつつ低電圧化を図ること
ができる。
ＳｒイオンをｐＭＯＳＦＥＴ３０の第２絶縁膜３４２に
対して３ａｔｏｍ％程度ドープすると共にｎＭＯＳＦＥ
Ｔ１０の第２絶縁膜１４２に対してはドーピングをしな
いことによって、ｐＭＯＳＦＥＴ３０とｎＭＯＳＦＥＴ
１０との両しきい値を整合させつつ低電圧化を図ること
ができる。
【００６０】なお、２種類以上の不純物金属イオンをド
ーピングすることによって、高誘電率膜中に荷電欠陥を
発生させても良い。例えば、３価のＡｌイオンを含有す
るＡｌ2Ｏ3に対して、共に２価のＳｒイオン及びＢａイ
オンの双方をドーピングしても良いし、２価のＳｒイオ
ン及び４価のＺｒイオンの双方をドーピングしても良
い。
ーピングすることによって、高誘電率膜中に荷電欠陥を
発生させても良い。例えば、３価のＡｌイオンを含有す
るＡｌ2Ｏ3に対して、共に２価のＳｒイオン及びＢａイ
オンの双方をドーピングしても良いし、２価のＳｒイオ
ン及び４価のＺｒイオンの双方をドーピングしても良
い。
【００６１】異なる価数の不純物金属イオンをドーピン
グした場合、高誘電率膜中には正及び負の荷電欠陥が発
生するが、高誘電率膜の全体としての荷電欠陥の状態は
これら正及び負の荷電欠陥を相殺して捉えられる。即
ち、高誘電率膜の全体としての極性は正又は負の荷電欠
陥のより多い方に対応し、又、高誘電率膜の全体として
の荷電欠陥量は正及び負の荷電欠陥量の差に対応する。
このとき、高誘電率膜全体の帯電状態は、相殺された荷
電欠陥の状態に対応すると捉えることができる。
グした場合、高誘電率膜中には正及び負の荷電欠陥が発
生するが、高誘電率膜の全体としての荷電欠陥の状態は
これら正及び負の荷電欠陥を相殺して捉えられる。即
ち、高誘電率膜の全体としての極性は正又は負の荷電欠
陥のより多い方に対応し、又、高誘電率膜の全体として
の荷電欠陥量は正及び負の荷電欠陥量の差に対応する。
このとき、高誘電率膜全体の帯電状態は、相殺された荷
電欠陥の状態に対応すると捉えることができる。
【００６２】なお、２種類以上の不純物金属イオンをド
ーピングする場合であっても、上述の２つの条件の
（ｉ）及び（ｉｉ）を、換言すれば上述の２つの条件の
（Ｉ）及び（ＩＩ）を同時に満足するように各不純物金
属イオンのドーピング濃度を設定することにより、両Ｍ
ＯＳＦＥＴ１０，３０のしきい値を整合させつつ低電圧
化を図ることができる。
ーピングする場合であっても、上述の２つの条件の
（ｉ）及び（ｉｉ）を、換言すれば上述の２つの条件の
（Ｉ）及び（ＩＩ）を同時に満足するように各不純物金
属イオンのドーピング濃度を設定することにより、両Ｍ
ＯＳＦＥＴ１０，３０のしきい値を整合させつつ低電圧
化を図ることができる。
【００６３】ところで、従来のｎＭＯＳＦＥＴ１０Ｐの
ゲート電極１５Ｐに高い仕事関数を有するＡｌ，Ｐｔ，
ＴｉＮ等を用いた場合、当該ｎＭＯＳＦＥＴ１０Ｐのし
きい値は高くなってしまう。これに対して、半導体装置
１によれば、ゲート電極１５に上述のＡｌ等を用いた場
合であっても、安定な酸化状態での価数がＡｌ等よりも
大きいＴｉ，Ｚｒ，Ｈｆ，Ｓｉ，Ｐｒ等がドーピングさ
れた第２絶縁膜１４２により、しきい値電圧が低減可能
であることが実験・検討の結果、明らかになっている。
ゲート電極１５Ｐに高い仕事関数を有するＡｌ，Ｐｔ，
ＴｉＮ等を用いた場合、当該ｎＭＯＳＦＥＴ１０Ｐのし
きい値は高くなってしまう。これに対して、半導体装置
１によれば、ゲート電極１５に上述のＡｌ等を用いた場
合であっても、安定な酸化状態での価数がＡｌ等よりも
大きいＴｉ，Ｚｒ，Ｈｆ，Ｓｉ，Ｐｒ等がドーピングさ
れた第２絶縁膜１４２により、しきい値電圧が低減可能
であることが実験・検討の結果、明らかになっている。
【００６４】半導体装置１では、不純物金属イオンのド
ーピングによって、両第２絶縁膜１４２，３４２間で荷
電欠陥の密度及び／又は極性を違えている。これによ
り、ゲート絶縁膜１４，３４の第２絶縁膜１４２，３４
２の帯電状態（帯電量及び極性を含む）が互いに異なっ
ている。このため、（従来の半導体装置１Ｐと同様に）
両ＭＯＳＦＥＴ１０，３０でゲート電極１５，３５の材
料が同じ（従って仕事関数が同じ）場合であっても、ゲ
ート絶縁膜１４付近の基板２（ないしはｐウェル１１）
のエネルギーバンドの状態とゲート絶縁膜３４付近の基
板２（ないしはｎウェル３１）のエネルギーバンドの状
態とをそれぞれ独立に制御することができる。従って、
ｎＭＯＩＳＦＥＴ１０とｐＭＯＳＦＥＴ３０とでしきい
値を独立に制御することができる。
ーピングによって、両第２絶縁膜１４２，３４２間で荷
電欠陥の密度及び／又は極性を違えている。これによ
り、ゲート絶縁膜１４，３４の第２絶縁膜１４２，３４
２の帯電状態（帯電量及び極性を含む）が互いに異なっ
ている。このため、（従来の半導体装置１Ｐと同様に）
両ＭＯＳＦＥＴ１０，３０でゲート電極１５，３５の材
料が同じ（従って仕事関数が同じ）場合であっても、ゲ
ート絶縁膜１４付近の基板２（ないしはｐウェル１１）
のエネルギーバンドの状態とゲート絶縁膜３４付近の基
板２（ないしはｎウェル３１）のエネルギーバンドの状
態とをそれぞれ独立に制御することができる。従って、
ｎＭＯＩＳＦＥＴ１０とｐＭＯＳＦＥＴ３０とでしきい
値を独立に制御することができる。
【００６５】このとき、従来の半導体装置１Ｐのように
ゲート電極（多結晶シリコン）中のボロンの突き抜け
や、チャネル領域へのドーピングによるチャネルリーク
を引き起こすことがない。従って、従来の半導体装置１
Ｐと比較して精度良く（意図しないしきい値の変化を抑
制して）又より広い電圧範囲内で各ＭＯＳＦＥＴ１０，
３０のしきい値を制御することができる。
ゲート電極（多結晶シリコン）中のボロンの突き抜け
や、チャネル領域へのドーピングによるチャネルリーク
を引き起こすことがない。従って、従来の半導体装置１
Ｐと比較して精度良く（意図しないしきい値の変化を抑
制して）又より広い電圧範囲内で各ＭＯＳＦＥＴ１０，
３０のしきい値を制御することができる。
【００６６】ところで、不純物金属イオンの濃度が同じ
場合、第２絶縁膜１４２，３４２が厚いほど第２絶縁膜
１４２，３４２全体の帯電量が大きくなる。このため、
いっそう広い電圧範囲でしきい値を制御することが可能
となる。しかし、その一方で、帯電量の増加はゲート電
極１５，３５と不純物層１２，１３，３２，３３との間
の寄生容量を増大させる。かかる点に鑑みて、半導体装
置１では、しきい値の制御性と実用的なトランジスタ特
性を得るために第２絶縁膜１４２，３４２の厚さを上述
の３ｎｍ以上１５ｎｍ以下に設定している。好ましくは
３ｎｍ以上１０ｎｍ以下に設定することにより、上記寄
生容量をシリコン酸化膜から成る従来のゲート絶縁膜１
４Ｐ，３４Ｐと同程度にすることができる。
場合、第２絶縁膜１４２，３４２が厚いほど第２絶縁膜
１４２，３４２全体の帯電量が大きくなる。このため、
いっそう広い電圧範囲でしきい値を制御することが可能
となる。しかし、その一方で、帯電量の増加はゲート電
極１５，３５と不純物層１２，１３，３２，３３との間
の寄生容量を増大させる。かかる点に鑑みて、半導体装
置１では、しきい値の制御性と実用的なトランジスタ特
性を得るために第２絶縁膜１４２，３４２の厚さを上述
の３ｎｍ以上１５ｎｍ以下に設定している。好ましくは
３ｎｍ以上１０ｎｍ以下に設定することにより、上記寄
生容量をシリコン酸化膜から成る従来のゲート絶縁膜１
４Ｐ，３４Ｐと同程度にすることができる。
【００６７】なお、チャネル領域の形成後（即ちゲート
絶縁膜１４，３４及び不純物層１２，１３，３２，３３
の形成後）の工程が約６００℃以下の場合や、第２絶縁
膜１４２，３４２を成す誘電体とウェル１１，３１との
界面が熱的に安定な場合（即ち、ウェル１１，３１と反
応しにくい高誘電率材料を用いる場合）には、第１絶縁
膜１４１，３４１を設けずに、第２絶縁膜１４２，３４
２をウェル１１，３１上に直に形成しても良い（後述の
図４を参照）。かかる場合、ゲート絶縁膜１４，３４の
全体が第２絶縁膜１４２，３４２を含む。
絶縁膜１４，３４及び不純物層１２，１３，３２，３３
の形成後）の工程が約６００℃以下の場合や、第２絶縁
膜１４２，３４２を成す誘電体とウェル１１，３１との
界面が熱的に安定な場合（即ち、ウェル１１，３１と反
応しにくい高誘電率材料を用いる場合）には、第１絶縁
膜１４１，３４１を設けずに、第２絶縁膜１４２，３４
２をウェル１１，３１上に直に形成しても良い（後述の
図４を参照）。かかる場合、ゲート絶縁膜１４，３４の
全体が第２絶縁膜１４２，３４２を含む。
【００６８】また、上述の説明では両第２絶縁膜１４
２，３４２で高誘電率材料を同じとしたが、各第２絶縁
膜１４２，３４２で高誘電率材料を違えても構わない。
異なる高誘電率材料の場合、シフト量ΔＶは各高誘電率
膜の比誘電率の相違にも依存する（式（１）参照）。な
お、同じ高誘電率材料によれば半導体装置１の製造を簡
略化することができる。
２，３４２で高誘電率材料を同じとしたが、各第２絶縁
膜１４２，３４２で高誘電率材料を違えても構わない。
異なる高誘電率材料の場合、シフト量ΔＶは各高誘電率
膜の比誘電率の相違にも依存する（式（１）参照）。な
お、同じ高誘電率材料によれば半導体装置１の製造を簡
略化することができる。
【００６９】また、上述の説明は、しきい値（の絶対
値）の異なるｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ３
０にあてはまり、従ってＣＭＯＳを構成しないｎＭＯＳ
ＦＥＴ及びｐＭＯＳＦＥＴに対してもあてはまる。
値）の異なるｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ３
０にあてはまり、従ってＣＭＯＳを構成しないｎＭＯＳ
ＦＥＴ及びｐＭＯＳＦＥＴに対してもあてはまる。
【００７０】＜実施の形態２＞図４に実施の形態２に係
る半導体装置１Ｂの模式的な断面図を示す。なお、以下
の説明では、既述の半導体装置１（図１参照）と同様の
構成要素には同様の符号を付してその説明を援用するに
留める。
る半導体装置１Ｂの模式的な断面図を示す。なお、以下
の説明では、既述の半導体装置１（図１参照）と同様の
構成要素には同様の符号を付してその説明を援用するに
留める。
【００７１】図４と図１と比較すれば分かるように、半
導体装置１Ｂは、半導体装置１において第１絶縁膜１４
１，３４１を設けずに、第２絶縁膜１４２，３４２をウ
ェル１１，３１上に直に形成した構造に相当し、ゲート
絶縁膜１４，３４の全体が第２絶縁膜１４２，３４２を
含む場合に相当する。
導体装置１Ｂは、半導体装置１において第１絶縁膜１４
１，３４１を設けずに、第２絶縁膜１４２，３４２をウ
ェル１１，３１上に直に形成した構造に相当し、ゲート
絶縁膜１４，３４の全体が第２絶縁膜１４２，３４２を
含む場合に相当する。
【００７２】詳細には、半導体装置１Ｂは、半導体装置
１においてｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ３０
に変えて、ｎＭＯＳＦＥＴ１０Ｂ及びｐＭＯＳＦＥＴ３
０Ｂを備えており、半導体装置１と同様に基本的なＣＭ
ＯＳデバイスを構成する。
１においてｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ３０
に変えて、ｎＭＯＳＦＥＴ１０Ｂ及びｐＭＯＳＦＥＴ３
０Ｂを備えており、半導体装置１と同様に基本的なＣＭ
ＯＳデバイスを構成する。
【００７３】半導体装置１ＢのｎＭＯＳＦＥＴ１０Ｂは
既述のｎＭＯＳＦＥＴ１０（図１参照）においてゲート
絶縁膜１４を単層のゲート絶縁膜１４Ｂに変更した構造
を有している。同様に、半導体装置１ＢのｐＭＯＳＦＥ
Ｔ３０Ｂは、既述のｐＭＯＳＦＥＴ３０（図１参照）に
おいてゲート絶縁膜３４を単層のゲート絶縁膜３４Ｂに
変更した構造を有している。即ち、半導体装置１Ｂでは
ウェル１１，３１／単層のゲート絶縁膜１４Ｂ，３４Ｂ
／ゲート電極１５，３５の積層構造を有している。
既述のｎＭＯＳＦＥＴ１０（図１参照）においてゲート
絶縁膜１４を単層のゲート絶縁膜１４Ｂに変更した構造
を有している。同様に、半導体装置１ＢのｐＭＯＳＦＥ
Ｔ３０Ｂは、既述のｐＭＯＳＦＥＴ３０（図１参照）に
おいてゲート絶縁膜３４を単層のゲート絶縁膜３４Ｂに
変更した構造を有している。即ち、半導体装置１Ｂでは
ウェル１１，３１／単層のゲート絶縁膜１４Ｂ，３４Ｂ
／ゲート電極１５，３５の積層構造を有している。
【００７４】特に、単層のゲート絶縁膜１４Ｂ，３４Ｂ
は図１のゲート絶縁膜１４，３４の第２絶縁膜１４２，
３４２にあたり、第２絶縁膜１４２，３４２と同様に形
成される。即ち、ゲート絶縁膜１４Ｂ，３４Ｂはその全
体に主材料として既述の８以上の比誘電率を有した高誘
電率膜を含んでおり、ゲート絶縁膜１４Ｂ，３４Ｂの少
なくとも一方の高誘電率膜中に不純物金属イオンがドー
ピングされている。なお、高誘電率膜並びに不純物金属
イオンの種類及びドーピング濃度等は図１の第２絶縁膜
１４２，３４２と同様に選定・設定される。かかるドー
ピングにより、ゲート絶縁膜１４Ｂ，３４Ｂを成す両高
誘電率膜中において荷電欠陥の密度と極性との少なくと
も一方が異なる。半導体装置１Ｂのその他の構成は半導
体装置１と同様である。
は図１のゲート絶縁膜１４，３４の第２絶縁膜１４２，
３４２にあたり、第２絶縁膜１４２，３４２と同様に形
成される。即ち、ゲート絶縁膜１４Ｂ，３４Ｂはその全
体に主材料として既述の８以上の比誘電率を有した高誘
電率膜を含んでおり、ゲート絶縁膜１４Ｂ，３４Ｂの少
なくとも一方の高誘電率膜中に不純物金属イオンがドー
ピングされている。なお、高誘電率膜並びに不純物金属
イオンの種類及びドーピング濃度等は図１の第２絶縁膜
１４２，３４２と同様に選定・設定される。かかるドー
ピングにより、ゲート絶縁膜１４Ｂ，３４Ｂを成す両高
誘電率膜中において荷電欠陥の密度と極性との少なくと
も一方が異なる。半導体装置１Ｂのその他の構成は半導
体装置１と同様である。
【００７５】ここで、図５及び図６にゲート絶縁膜１４
Ｂ，３４Ｂ中の金属イオンのドーピング濃度とＭＯＳＦ
ＥＴ１０Ｂ，３０Ｂのしきい値電圧との関係（実験結
果）を説明するための図を示す。図５及び図６を得るに
あたり、半導体装置１Ｂにおいて、ゲート絶縁膜１４
Ｂ，３４Ｂとして、安定な酸化状態が３価であるＹ（図
５参照）又は安定な酸化状態が５価であるＴａ（図６参
照）がドーピングされた５ｎｍ厚のＺｒＯ2膜を用い
た。なお、当該ドーピングされたＺｒＯ2膜はＭＯＣＶ
Ｄ法を用いた。例えば、ＺｒＯ2の原料として（ないし
はＺｒイオンの供給源として）のZirconium tris-isopr
opoxy tetramethylheptanedionate （「Ｚｒ（ＯＰ
ｒi）3（ｔｈｄ）」とも呼ぶ）に、Yttrium tris-tetra
methylheptanedionate（「Ｙ（ｔｈｄ）」とも呼ぶ）を
添加することによって、ＹイオンがドープされたＺｒＯ
2膜を形成した。また、例えば、上記Ｚｒ（ＯＰｒi）3
（ｔｈｄ）に、tantalum pentaethoxide（「Ｔａ（ＯＰ
Ｔ）5」とも呼ぶ）を添加することによって、Ｔａイオ
ンがドープされたＺｒＯ2膜を形成した。なお、ゲート
電極１５，３５として、３０ｎｍ厚のＴｉＮと５０ｎｍ
厚のＷとの積層を用いた。
Ｂ，３４Ｂ中の金属イオンのドーピング濃度とＭＯＳＦ
ＥＴ１０Ｂ，３０Ｂのしきい値電圧との関係（実験結
果）を説明するための図を示す。図５及び図６を得るに
あたり、半導体装置１Ｂにおいて、ゲート絶縁膜１４
Ｂ，３４Ｂとして、安定な酸化状態が３価であるＹ（図
５参照）又は安定な酸化状態が５価であるＴａ（図６参
照）がドーピングされた５ｎｍ厚のＺｒＯ2膜を用い
た。なお、当該ドーピングされたＺｒＯ2膜はＭＯＣＶ
Ｄ法を用いた。例えば、ＺｒＯ2の原料として（ないし
はＺｒイオンの供給源として）のZirconium tris-isopr
opoxy tetramethylheptanedionate （「Ｚｒ（ＯＰ
ｒi）3（ｔｈｄ）」とも呼ぶ）に、Yttrium tris-tetra
methylheptanedionate（「Ｙ（ｔｈｄ）」とも呼ぶ）を
添加することによって、ＹイオンがドープされたＺｒＯ
2膜を形成した。また、例えば、上記Ｚｒ（ＯＰｒi）3
（ｔｈｄ）に、tantalum pentaethoxide（「Ｔａ（ＯＰ
Ｔ）5」とも呼ぶ）を添加することによって、Ｔａイオ
ンがドープされたＺｒＯ2膜を形成した。なお、ゲート
電極１５，３５として、３０ｎｍ厚のＴｉＮと５０ｎｍ
厚のＷとの積層を用いた。
【００７６】図５及び図６に示すように、不純物金属イ
オンをドーピングしない場合、ｎＭＯＳＦＥＴ１０Ｂの
しきい値は0.46Ｖであり、ｐＭＯＳＦＥＴ３０のしきい
値電圧は-0.49Ｖであった。そして、図５に示すよう
に、Ｙイオンのドーピング濃度が0.03ａｔｏｍ％，0.10
ａｔｏｍ％，0.3ａｔｏｍ％，1ａｔｏｍ％，3ａｔｏｍ
％，10ａｔｏｍ％の各値のとき、ｎＭＯＳＦＥＴ１０Ｂ
のしきい値はそれぞれ0.47Ｖ，0.49Ｖ，0.55Ｖ，0.68
Ｖ，0.80Ｖ，0.80Ｖであり、ｐＭＯＳＦＥＴ３０Ｂのし
きい値はそれぞれ-0.48Ｖ，-0.47Ｖ，-0.40Ｖ，-0.24
Ｖ，-0.10Ｖ，-0.09Ｖであった。また、図６に示すよう
に、Ｔａイオンのドーピング濃度が0.03ａｔｏｍ％，0.
10ａｔｏｍ％，0.3ａｔｏｍ％，1ａｔｏｍ％，3ａｔｏ
ｍ％，10ａｔｏｍ％の各値のとき、ｎＭＯＳＦＥＴ１０
Ｂのしきい値はそれぞれ0.45Ｖ，0.39Ｖ，0.35Ｖ，0.26
Ｖ，0.10Ｖ，0.09Ｖであり、ｐＭＯＳＦＥＴ３０Ｂのし
きい値はそれぞれ-0.49Ｖ，-0.56Ｖ，-0.62Ｖ，-0.70
Ｖ，-0.86Ｖ，-0.85Ｖであった。
オンをドーピングしない場合、ｎＭＯＳＦＥＴ１０Ｂの
しきい値は0.46Ｖであり、ｐＭＯＳＦＥＴ３０のしきい
値電圧は-0.49Ｖであった。そして、図５に示すよう
に、Ｙイオンのドーピング濃度が0.03ａｔｏｍ％，0.10
ａｔｏｍ％，0.3ａｔｏｍ％，1ａｔｏｍ％，3ａｔｏｍ
％，10ａｔｏｍ％の各値のとき、ｎＭＯＳＦＥＴ１０Ｂ
のしきい値はそれぞれ0.47Ｖ，0.49Ｖ，0.55Ｖ，0.68
Ｖ，0.80Ｖ，0.80Ｖであり、ｐＭＯＳＦＥＴ３０Ｂのし
きい値はそれぞれ-0.48Ｖ，-0.47Ｖ，-0.40Ｖ，-0.24
Ｖ，-0.10Ｖ，-0.09Ｖであった。また、図６に示すよう
に、Ｔａイオンのドーピング濃度が0.03ａｔｏｍ％，0.
10ａｔｏｍ％，0.3ａｔｏｍ％，1ａｔｏｍ％，3ａｔｏ
ｍ％，10ａｔｏｍ％の各値のとき、ｎＭＯＳＦＥＴ１０
Ｂのしきい値はそれぞれ0.45Ｖ，0.39Ｖ，0.35Ｖ，0.26
Ｖ，0.10Ｖ，0.09Ｖであり、ｐＭＯＳＦＥＴ３０Ｂのし
きい値はそれぞれ-0.49Ｖ，-0.56Ｖ，-0.62Ｖ，-0.70
Ｖ，-0.86Ｖ，-0.85Ｖであった。
【００７７】このように、ゲート絶縁膜１４Ｂ，３４Ｂ
の主材料である高誘電率膜（ここではＺｒＯ2膜）中へ
不純物金属イオンをドーピングすることによって、即ち
上記各高誘電率膜中の荷電欠陥の密度を制御することに
よって、既述のｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ
３０と同様に、ｎＭＯＳＦＥＴ１０Ｂ及びｐＭＯＳＦＥ
Ｔ３０Ｂのしきい値電圧をそれぞれ独立に制御・設定す
ることができる。従って、半導体装置１Ｂによれば、半
導体装置１と同様の効果を得ることができる。
の主材料である高誘電率膜（ここではＺｒＯ2膜）中へ
不純物金属イオンをドーピングすることによって、即ち
上記各高誘電率膜中の荷電欠陥の密度を制御することに
よって、既述のｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ
３０と同様に、ｎＭＯＳＦＥＴ１０Ｂ及びｐＭＯＳＦＥ
Ｔ３０Ｂのしきい値電圧をそれぞれ独立に制御・設定す
ることができる。従って、半導体装置１Ｂによれば、半
導体装置１と同様の効果を得ることができる。
【００７８】このとき、図５及び図６によれば、Ｙイオ
ンをｐＭＯＳＦＥＴ３０Ｂのゲート絶縁膜３４Ｂに対し
て１ａｔｏｍ％程度ドープし、ＴａイオンをｎＭＯＳＦ
ＥＴ１０Ｂのゲート絶縁膜１４Ｂに対して１ａｔｏｍ％
程度ドープすることによって、ｐＭＯＳＦＥＴ３０Ｂと
ｎＭＯＳＦＥＴ１０Ｂとでしきい値を整合しつつ、双方
のしきい値を共に低減可能である。
ンをｐＭＯＳＦＥＴ３０Ｂのゲート絶縁膜３４Ｂに対し
て１ａｔｏｍ％程度ドープし、ＴａイオンをｎＭＯＳＦ
ＥＴ１０Ｂのゲート絶縁膜１４Ｂに対して１ａｔｏｍ％
程度ドープすることによって、ｐＭＯＳＦＥＴ３０Ｂと
ｎＭＯＳＦＥＴ１０Ｂとでしきい値を整合しつつ、双方
のしきい値を共に低減可能である。
【００７９】なお、主材料膜としてＺｒＯ2以外の既述
の材料を用い、及び／又は、Ｙイオン及びＴａイオン以
外の既述の不純物金属イオンを用いた場合でも同様の結
果が得られることが、別途に実施した実験・検討により
明らかとなっている。このときの不純物濃度としきい値
電圧との関係は図５及び図６のそれとおおむね一致する
ものであった。
の材料を用い、及び／又は、Ｙイオン及びＴａイオン以
外の既述の不純物金属イオンを用いた場合でも同様の結
果が得られることが、別途に実施した実験・検討により
明らかとなっている。このときの不純物濃度としきい値
電圧との関係は図５及び図６のそれとおおむね一致する
ものであった。
【００８０】なお、チャネル領域の表面を保護するため
に、ゲート絶縁膜１４Ｂ，３４Ｂとウェル１１，３１と
の間に、図１のＭＯＳＦＥＴ１０，３０の第１絶縁膜１
４１，３４１と同様の低誘電率膜を設けても構わない。
に、ゲート絶縁膜１４Ｂ，３４Ｂとウェル１１，３１と
の間に、図１のＭＯＳＦＥＴ１０，３０の第１絶縁膜１
４１，３４１と同様の低誘電率膜を設けても構わない。
【００８１】＜実施の形態３＞さて、実施の形態１，２
では半導体装置１，１ＢがＣＭＯＳデバイスを含む場合
を説明したが、実施の形態３では半導体装置１，１Ｂに
おけるしきい値の制御方法をシステムＬＳＩに適用した
場合を説明する。なお、システムＬＳＩは互いに異なる
しきい値を有したロジック回路用、メモリセル用及びＩ
／Ｏ回路用のＭＯＳＦＥＴ（ないしはＭＩＳＦＥＴ）を
備える。
では半導体装置１，１ＢがＣＭＯＳデバイスを含む場合
を説明したが、実施の形態３では半導体装置１，１Ｂに
おけるしきい値の制御方法をシステムＬＳＩに適用した
場合を説明する。なお、システムＬＳＩは互いに異なる
しきい値を有したロジック回路用、メモリセル用及びＩ
／Ｏ回路用のＭＯＳＦＥＴ（ないしはＭＩＳＦＥＴ）を
備える。
【００８２】図７に実施の形態３に係る半導体装置１Ｃ
の模式的な断面図を示す。半導体装置１ＣはシステムＬ
ＳＩを含んでおり、図７にはロジック回路用ＭＯＳＦＥ
Ｔとしての第１のｎＭＯＳＦＥＴ（ないしは第１ＭＩＳ
ＦＥＴ）１０Ｃ及びＩ／Ｏ回路用ＭＯＳＦＥＴとしての
第２のｎＭＯＳＦＥＴ（ないしは第２ＭＩＳＦＥＴ）３
０Ｃを図示している。
の模式的な断面図を示す。半導体装置１ＣはシステムＬ
ＳＩを含んでおり、図７にはロジック回路用ＭＯＳＦＥ
Ｔとしての第１のｎＭＯＳＦＥＴ（ないしは第１ＭＩＳ
ＦＥＴ）１０Ｃ及びＩ／Ｏ回路用ＭＯＳＦＥＴとしての
第２のｎＭＯＳＦＥＴ（ないしは第２ＭＩＳＦＥＴ）３
０Ｃを図示している。
【００８３】第１のｎＭＯＳＦＥＴ１０Ｃは図１のｎＭ
ＯＳＦＥＴ１０と同様の構成を有する。また、第２のｎ
ＭＯＳＦＥＴ３０Ｃは基本的には第１のｎＭＯＳＦＥＴ
１０Ｃと同様の構成を有している。即ち、第１のｎＭＯ
ＳＦＥＴ１０Ｃと同様に、第２のｎＭＯＳＦＥＴ３０Ｃ
はｐウェル３１Ｃの表面３１ＣＳ上にこの順序で積層さ
れた第１絶縁膜３４１Ｃ，第２絶縁膜３４２Ｃ及びゲー
ト絶縁膜３５Ｃを備えている。第１絶縁膜３４１Ｃ及び
第２絶縁膜３４２Ｃがゲート絶縁膜３４Ｃを成す。ま
た、第２のｎＭＯＳＦＥＴ３０Ｃはｐウェル３１Ｃの表
面３１ＣＳ内に形成された（ソース・ドレイン領域を成
す）ｎ型の不純物層３２Ｃ，３３Ｃを更に備えている。
ＯＳＦＥＴ１０と同様の構成を有する。また、第２のｎ
ＭＯＳＦＥＴ３０Ｃは基本的には第１のｎＭＯＳＦＥＴ
１０Ｃと同様の構成を有している。即ち、第１のｎＭＯ
ＳＦＥＴ１０Ｃと同様に、第２のｎＭＯＳＦＥＴ３０Ｃ
はｐウェル３１Ｃの表面３１ＣＳ上にこの順序で積層さ
れた第１絶縁膜３４１Ｃ，第２絶縁膜３４２Ｃ及びゲー
ト絶縁膜３５Ｃを備えている。第１絶縁膜３４１Ｃ及び
第２絶縁膜３４２Ｃがゲート絶縁膜３４Ｃを成す。ま
た、第２のｎＭＯＳＦＥＴ３０Ｃはｐウェル３１Ｃの表
面３１ＣＳ内に形成された（ソース・ドレイン領域を成
す）ｎ型の不純物層３２Ｃ，３３Ｃを更に備えている。
【００８４】第２絶縁膜１４２，３４２Ｃは主材料とし
て既述の８以上の比誘電率を有した高誘電率膜を含んで
おり、半導体装置１と同様に、第２絶縁膜１４２，３４
２Ｃの少なくとも一方に既述の不純物金属イオンがドー
ピングされている。かかるドーピングによって各高誘電
率膜中の荷電欠陥の密度及び極性を、従ってｎＭＯＳＦ
ＥＴ１０Ｃ，３０Ｃのしきい値を制御している。特に、
第１及び第２のｎＭＯＳＦＥＴ１０Ｃ，３０Ｃは同じチ
ャネル型ではあるが、Ｉ／Ｏ回路用の第２のｎＭＯＳＦ
ＥＴ３０Ｃのしきい値はロジック回路用の第１のｎＭＯ
ＳＦＥＴ１０Ｃのそれよりも高く設定している。なお、
半導体装置１Ｃのその他の構成は半導体装置１と同様で
ある。
て既述の８以上の比誘電率を有した高誘電率膜を含んで
おり、半導体装置１と同様に、第２絶縁膜１４２，３４
２Ｃの少なくとも一方に既述の不純物金属イオンがドー
ピングされている。かかるドーピングによって各高誘電
率膜中の荷電欠陥の密度及び極性を、従ってｎＭＯＳＦ
ＥＴ１０Ｃ，３０Ｃのしきい値を制御している。特に、
第１及び第２のｎＭＯＳＦＥＴ１０Ｃ，３０Ｃは同じチ
ャネル型ではあるが、Ｉ／Ｏ回路用の第２のｎＭＯＳＦ
ＥＴ３０Ｃのしきい値はロジック回路用の第１のｎＭＯ
ＳＦＥＴ１０Ｃのそれよりも高く設定している。なお、
半導体装置１Ｃのその他の構成は半導体装置１と同様で
ある。
【００８５】このように、半導体装置１Ｃによれば、同
じｎチャネル型のＭＯＳＦＥＴ１０Ｃ，３０Ｃについて
も各しきい値を独立に制御することができ、両ＭＯＳＦ
ＥＴ１０Ｃ，３０Ｃ間でしきい値を違えることができ
る。即ち、半導体装置１Ｃは半導体装置１と同様の効果
を奏する。なお、第１及び第２のｎＭＯＳＦＥＴ１０
Ｃ，３０Ｃを共にｐＭＯＳＦＥＴに変更しても上述の説
明はあてはまる。また、第１及び第２のｎＭＯＳＦＥＴ
１０Ｃ，３０Ｃの関係を、メモリセル用及びＩ／Ｏ回路
用のＭＯＳＦＥＴに並びにロジック回路用及びメモリセ
ル用のＭＯＳＦＥＴに適用することも可能である。
じｎチャネル型のＭＯＳＦＥＴ１０Ｃ，３０Ｃについて
も各しきい値を独立に制御することができ、両ＭＯＳＦ
ＥＴ１０Ｃ，３０Ｃ間でしきい値を違えることができ
る。即ち、半導体装置１Ｃは半導体装置１と同様の効果
を奏する。なお、第１及び第２のｎＭＯＳＦＥＴ１０
Ｃ，３０Ｃを共にｐＭＯＳＦＥＴに変更しても上述の説
明はあてはまる。また、第１及び第２のｎＭＯＳＦＥＴ
１０Ｃ，３０Ｃの関係を、メモリセル用及びＩ／Ｏ回路
用のＭＯＳＦＥＴに並びにロジック回路用及びメモリセ
ル用のＭＯＳＦＥＴに適用することも可能である。
【００８６】＜実施の形態４＞実施の形態１〜３では半
導体装置１，１Ｂ，１ＣのＭＯＳＦＥＴ１０，３０，１
０Ｂ，３０Ｂ，１０，３０Ｃが共に高誘電率膜を有した
ゲート絶縁膜１４，３４，１４Ｂ，３４Ｂ，１４，３４
Ｃを備える場合を説明したが、上述のしきい値の制御方
法は半導体装置が備える複数のＭＯＳＦＥＴのうちの１
つについても適用可能である。
導体装置１，１Ｂ，１ＣのＭＯＳＦＥＴ１０，３０，１
０Ｂ，３０Ｂ，１０，３０Ｃが共に高誘電率膜を有した
ゲート絶縁膜１４，３４，１４Ｂ，３４Ｂ，１４，３４
Ｃを備える場合を説明したが、上述のしきい値の制御方
法は半導体装置が備える複数のＭＯＳＦＥＴのうちの１
つについても適用可能である。
【００８７】図８に実施の形態４に係る半導体装置１Ｄ
の模式的な断面図を示す。半導体装置１Ｄは既述のｎＭ
ＯＳＦＥＴ１０と、ｐＭＯＳＦＥＴ（ないしは第２ＭＩ
ＳＦＥＴ）３０Ｄとを備えている。ｐＭＯＳＦＥＴ３０
Ｄのゲート絶縁膜３４Ｄは、例えば熱酸化膜等のシリコ
ン酸化膜やシリコン窒化膜やこれらの組み合わせである
シリコン酸化窒化膜等の低（比）誘電率の誘電体膜から
なる。なお、ｐＭＯＳＦＥＴ３０Ｄ及び半導体装置１Ｄ
のその他の構成は図１のｐＭＯＳＦＥＴ３０及び半導体
装置１と同様である。
の模式的な断面図を示す。半導体装置１Ｄは既述のｎＭ
ＯＳＦＥＴ１０と、ｐＭＯＳＦＥＴ（ないしは第２ＭＩ
ＳＦＥＴ）３０Ｄとを備えている。ｐＭＯＳＦＥＴ３０
Ｄのゲート絶縁膜３４Ｄは、例えば熱酸化膜等のシリコ
ン酸化膜やシリコン窒化膜やこれらの組み合わせである
シリコン酸化窒化膜等の低（比）誘電率の誘電体膜から
なる。なお、ｐＭＯＳＦＥＴ３０Ｄ及び半導体装置１Ｄ
のその他の構成は図１のｐＭＯＳＦＥＴ３０及び半導体
装置１と同様である。
【００８８】つまり、半導体装置１ＤではｎＭＯＳＦＥ
Ｔ１０の第２絶縁膜１４２を成す高誘電体膜中の荷電欠
陥の密度と極性との少なくとも一方を制御することによ
って、ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ３０Ｄとで
しきい値を違えている。半導体装置１Ｄによっても、半
導体装置１と同様の効果を得ることができる。なお、例
えば、ｐＭＯＳＦＥＴ３０Ｄに変えてｎＭＯＳＦＥＴを
設けても構わないし、ｎＭＯＳＦＥＴ１０に変えてｐＭ
ＯＳＦＥＴ３０（図１参照）を設けても構わない。
Ｔ１０の第２絶縁膜１４２を成す高誘電体膜中の荷電欠
陥の密度と極性との少なくとも一方を制御することによ
って、ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ３０Ｄとで
しきい値を違えている。半導体装置１Ｄによっても、半
導体装置１と同様の効果を得ることができる。なお、例
えば、ｐＭＯＳＦＥＴ３０Ｄに変えてｎＭＯＳＦＥＴを
設けても構わないし、ｎＭＯＳＦＥＴ１０に変えてｐＭ
ＯＳＦＥＴ３０（図１参照）を設けても構わない。
【００８９】半導体装置１，１Ｂ〜１Ｄと同様にして３
つ以上のＭＯＳＦＥＴを備える半導体装置においても各
ＭＯＳＦＥＴのしきい値を独立に制御可能である。
つ以上のＭＯＳＦＥＴを備える半導体装置においても各
ＭＯＳＦＥＴのしきい値を独立に制御可能である。
【００９０】
【発明の効果】請求項１に係る発明によれば、第１誘電
体膜中と第２誘電体膜中とでドーピングによる荷電欠陥
の密度及び／又は極性が異なるので、第１誘電体膜と第
２誘電体膜との帯電状態を違えることができる。このた
め、第１及び第２ＭＩＳＦＥＴでゲート電極の材料が同
じ場合であっても、第１ゲート絶縁膜付近の半導体基板
のエネルギーバンドの状態と第２ゲート絶縁膜付近の半
導体基板のエネルギーバンドの状態とをそれぞれ独立に
制御することができる。従って、第１ＭＩＳＦＥＴと第
２ＭＩＳＦＥＴとでしきい値電圧を独立に制御すること
ができる。このとき、従来の半導体装置のようにゲート
電極（多結晶シリコン）中のボロンの突き抜けやＭＩＳ
ＦＥＴのチャネル領域へのドーピングによるチャネルリ
ークを引き起こすことがない。従って、従来の半導体装
置と比較してより精度良く（意図しない変化を抑制し
て）又より広い電圧範囲内で第１ＭＩＳＦＥＴのしきい
値電圧を制御することができる。
体膜中と第２誘電体膜中とでドーピングによる荷電欠陥
の密度及び／又は極性が異なるので、第１誘電体膜と第
２誘電体膜との帯電状態を違えることができる。このた
め、第１及び第２ＭＩＳＦＥＴでゲート電極の材料が同
じ場合であっても、第１ゲート絶縁膜付近の半導体基板
のエネルギーバンドの状態と第２ゲート絶縁膜付近の半
導体基板のエネルギーバンドの状態とをそれぞれ独立に
制御することができる。従って、第１ＭＩＳＦＥＴと第
２ＭＩＳＦＥＴとでしきい値電圧を独立に制御すること
ができる。このとき、従来の半導体装置のようにゲート
電極（多結晶シリコン）中のボロンの突き抜けやＭＩＳ
ＦＥＴのチャネル領域へのドーピングによるチャネルリ
ークを引き起こすことがない。従って、従来の半導体装
置と比較してより精度良く（意図しない変化を抑制し
て）又より広い電圧範囲内で第１ＭＩＳＦＥＴのしきい
値電圧を制御することができる。
【００９１】請求項２に係る発明によれば、第１及び第
２誘電体膜が異なる材料から成る場合よりも半導体装置
の製造を簡略化できる。
２誘電体膜が異なる材料から成る場合よりも半導体装置
の製造を簡略化できる。
【００９２】請求項３に係る発明によれば、ｎチャネル
型及びｐチャネル型ＭＩＳＦＥＴで例えばＣＭＯＳを成
す場合に、両ＭＩＳＦＥＴのしきい値を整合させること
ができる。更に、ｎチャネル型ＭＩＳＦＥＴのしきい値
電圧を低減することができる。
型及びｐチャネル型ＭＩＳＦＥＴで例えばＣＭＯＳを成
す場合に、両ＭＩＳＦＥＴのしきい値を整合させること
ができる。更に、ｎチャネル型ＭＩＳＦＥＴのしきい値
電圧を低減することができる。
【００９３】請求項４に係る発明によれば、ｎチャネル
型及びｐチャネル型ＭＩＳＦＥＴで例えばＣＭＯＳを成
す場合に、両ＭＩＳＦＥＴのしきい値を整合させること
ができる。更に、ｐチャネル型ＭＩＳＦＥＴのしきい値
電圧を低減することができる。
型及びｐチャネル型ＭＩＳＦＥＴで例えばＣＭＯＳを成
す場合に、両ＭＩＳＦＥＴのしきい値を整合させること
ができる。更に、ｐチャネル型ＭＩＳＦＥＴのしきい値
電圧を低減することができる。
【００９４】請求項５に係る発明によれば、同じチャネ
ル型の第１及び第２ＭＩＳＦＥＴ間でしきい値電圧を違
えることができる。これにより、例えばしきい値電圧の
低いロジック回路用ＭＩＳＦＥＴ及びしきい値電圧の高
いＩ／Ｏ回路用ＭＩＳＦＥＴの双方を備えた半導体装置
を提供することができる。
ル型の第１及び第２ＭＩＳＦＥＴ間でしきい値電圧を違
えることができる。これにより、例えばしきい値電圧の
低いロジック回路用ＭＩＳＦＥＴ及びしきい値電圧の高
いＩ／Ｏ回路用ＭＩＳＦＥＴの双方を備えた半導体装置
を提供することができる。
【００９５】請求項６に係る発明によれば、同じチャネ
ル型の第１及び第２ＭＩＳＦＥＴ間でしきい値電圧を違
えることができる。これにより、例えばしきい値電圧の
低いロジック回路用ＭＩＳＦＥＴ及びしきい値電圧の高
いＩ／Ｏ回路用ＭＩＳＦＥＴの双方を備えた半導体装置
を提供することができる。
ル型の第１及び第２ＭＩＳＦＥＴ間でしきい値電圧を違
えることができる。これにより、例えばしきい値電圧の
低いロジック回路用ＭＩＳＦＥＴ及びしきい値電圧の高
いＩ／Ｏ回路用ＭＩＳＦＥＴの双方を備えた半導体装置
を提供することができる。
【００９６】請求項７に係る発明によれば、第１ＭＩＳ
ＦＥＴと第２ＭＩＳＦＥＴとでしきい値電圧が独立に制
御された半導体装置を提供することができる。
ＦＥＴと第２ＭＩＳＦＥＴとでしきい値電圧が独立に制
御された半導体装置を提供することができる。
【００９７】請求項８に係る発明によれば、第１ＭＩＳ
ＦＥＴと第２ＭＩＳＦＥＴとでしきい値電圧が独立に制
御された半導体装置を提供することができる。
ＦＥＴと第２ＭＩＳＦＥＴとでしきい値電圧が独立に制
御された半導体装置を提供することができる。
【００９８】請求項９に係る発明によれば、ＭＩＳＦＥ
Ｔのしきい値電圧を大きく変化させることが可能な荷電
欠陥を形成することができる。
Ｔのしきい値電圧を大きく変化させることが可能な荷電
欠陥を形成することができる。
【００９９】請求項１０に係る発明によれば、良質の、
ドーピングされた第１及び／又は誘電体膜を形成するこ
とができる。
ドーピングされた第１及び／又は誘電体膜を形成するこ
とができる。
【０１００】請求項１１に係る発明によれば、両有機金
属の有機配位子同士の副反応を抑えることができ、再現
性の高い膜形成が可能である。
属の有機配位子同士の副反応を抑えることができ、再現
性の高い膜形成が可能である。
【０１０１】請求項１２に係る発明によれば、第１誘電
体膜中のドーピングによる荷電欠陥の密度と極性との少
なくとも一方の制御によって、第１ＭＩＳＦＥＴに第２
ＭＩＳＦＥＴとは異なるしきい値電圧が与えられてい
る。このとき、第１誘電体膜中の荷電欠陥の密度及び／
又は極性の制御によって、第１及び第２ＭＩＳＦＥＴの
しきい値電圧を容易に違えることができる。また、従来
の半導体装置のようにゲート電極（多結晶シリコン）中
のボロンの突き抜けやＭＩＳＦＥＴのチャネル領域への
ドーピングによるチャネルリークを引き起こすことがな
い。従って、従来の半導体装置と比較してより精度良く
（意図しない変化を抑制して）又広い電圧範囲内で第１
ＭＩＳＦＥＴのしきい値電圧を制御することができる。
体膜中のドーピングによる荷電欠陥の密度と極性との少
なくとも一方の制御によって、第１ＭＩＳＦＥＴに第２
ＭＩＳＦＥＴとは異なるしきい値電圧が与えられてい
る。このとき、第１誘電体膜中の荷電欠陥の密度及び／
又は極性の制御によって、第１及び第２ＭＩＳＦＥＴの
しきい値電圧を容易に違えることができる。また、従来
の半導体装置のようにゲート電極（多結晶シリコン）中
のボロンの突き抜けやＭＩＳＦＥＴのチャネル領域への
ドーピングによるチャネルリークを引き起こすことがな
い。従って、従来の半導体装置と比較してより精度良く
（意図しない変化を抑制して）又広い電圧範囲内で第１
ＭＩＳＦＥＴのしきい値電圧を制御することができる。
【図１】 実施の形態１に係る半導体装置の模式的な断
面図である。
面図である。
【図２】 実施の形態１に係る半導体装置においてゲー
ト絶縁膜の第２絶縁膜中の不純物金属イオンの濃度とＭ
ＯＳＦＥＴのしきい値電圧との関係を説明するための図
である。
ト絶縁膜の第２絶縁膜中の不純物金属イオンの濃度とＭ
ＯＳＦＥＴのしきい値電圧との関係を説明するための図
である。
【図３】 実施の形態１に係る半導体装置においてゲー
ト絶縁膜の第２絶縁膜中の不純物金属イオンの濃度とＭ
ＯＳＦＥＴのしきい値電圧との関係を説明するための図
である。
ト絶縁膜の第２絶縁膜中の不純物金属イオンの濃度とＭ
ＯＳＦＥＴのしきい値電圧との関係を説明するための図
である。
【図４】 実施の形態２に係る半導体装置の模式的な断
面図である。
面図である。
【図５】 実施の形態２に係る半導体装置においてゲー
ト絶縁膜中の不純物金属イオンの濃度とＭＯＳＦＥＴの
しきい値電圧との関係を説明するための図である。
ト絶縁膜中の不純物金属イオンの濃度とＭＯＳＦＥＴの
しきい値電圧との関係を説明するための図である。
【図６】 実施の形態２に係る半導体装置においてゲー
ト絶縁膜中の不純物金属イオンの濃度とＭＯＳＦＥＴの
しきい値電圧との関係を説明するための図である。
ト絶縁膜中の不純物金属イオンの濃度とＭＯＳＦＥＴの
しきい値電圧との関係を説明するための図である。
【図７】 実施の形態３に係る半導体装置の模式的な断
面図である。
面図である。
【図８】 実施の形態４に係る半導体装置の模式的な断
面図である。
面図である。
【図９】 従来の半導体装置の模式的な断面図である。
１，１Ｂ〜１Ｄ 半導体装置、２ 半導体基板、１０，
１０Ｂ，１０Ｃ ｎＭＯＳＦＥＴ（第１ＭＩＳＦＥ
Ｔ）、１４，１４Ｂ ゲート絶縁膜（第１ゲート絶縁
膜）、１４１，３４１，３４１Ｃ 第１絶縁膜、１４
２，３４２，３４２Ｃ第２絶縁膜、１５，３５ ゲート
電極、３０，３０Ｂ，３０Ｄ ｐＭＯＳＦＥＴ（第２Ｍ
ＩＳＦＥＴ）、３０Ｃ ｎＭＯＳＦＥＴ（第２ＭＩＳＦ
ＥＴ）、３４，３４Ｂ〜３４Ｄ ゲート絶縁膜（第２ゲ
ート絶縁膜）、εｒ 比誘電率。
１０Ｂ，１０Ｃ ｎＭＯＳＦＥＴ（第１ＭＩＳＦＥ
Ｔ）、１４，１４Ｂ ゲート絶縁膜（第１ゲート絶縁
膜）、１４１，３４１，３４１Ｃ 第１絶縁膜、１４
２，３４２，３４２Ｃ第２絶縁膜、１５，３５ ゲート
電極、３０，３０Ｂ，３０Ｄ ｐＭＯＳＦＥＴ（第２Ｍ
ＩＳＦＥＴ）、３０Ｃ ｎＭＯＳＦＥＴ（第２ＭＩＳＦ
ＥＴ）、３４，３４Ｂ〜３４Ｄ ゲート絶縁膜（第２ゲ
ート絶縁膜）、εｒ 比誘電率。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｆターム(参考） 5F048 AB01 AB03 AB06 AB07 AC01 AC03 BB06 BB07 BB08 BB09 BB11 BB12 BB15 BB16 BB17 BB18 BE03 BG12 DA23 5F058 BA20 BD05 BD06 BF06 BF27 BF31 BJ01 5F140 AA06 AA28 AB03 AC32 AC33 BA01 BD01 BD05 BD07 BD09 BD11 BD17 BE07 BE09 BE10 BE15 BF01 BF04 BF05 BF07 BF10 BF11 BF18 BG08 CB01 CB08
Claims (12)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成された第１ゲート絶縁膜を含む
第１ＭＩＳＦＥＴと、 前記半導体基板上に形成された第２ゲート絶縁膜を含む
第２ＭＩＳＦＥＴとを備え、 前記第１ゲート絶縁膜は少なくとも一部に、第１金属イ
オンを含有し且つ８以上の比誘電率を有した第１誘電体
膜を含み、 前記第２ゲート絶縁膜は少なくとも一部に、第２金属イ
オンを含有し且つ８以上の比誘電率を有した第２誘電体
膜を含み、 前記第１誘電体膜に対する前記第１金属イオンとは価数
が１だけ異なる少なくとも１種類の第１不純物金属イオ
ンのドーピングと、前記第２誘電体膜に対する前記第２
金属イオンとは価数が１だけ異なる少なくとも１種類の
第２不純物金属イオンのドーピングと、の少なくとも一
方のドーピングが施されており、 前記少なくとも一方のドーピングに起因して、前記第１
誘電体膜中と前記第２誘電体膜中とで荷電欠陥の密度と
極性との少なくとも一方が異なる、半導体装置。 - 【請求項２】 請求項１に記載の半導体装置であって、 前記第１誘電体膜は前記第２誘電体膜と同じ材料から成
る、半導体装置。 - 【請求項３】 請求項２に記載の半導体装置であって、 前記第１ＭＩＳＦＥＴはｎチャネル型ＭＩＳＦＥＴを含
み、 前記第２ＭＩＳＦＥＴはｐチャネル型ＭＩＳＦＥＴを含
み、 前記少なくとも１種類の第１不純物金属イオンは前記第
１金属イオンよりも大きい価数を有する第３金属イオン
を含み、 前記少なくとも１種類の第２不純物金属イオンは前記第
２金属イオンよりも大きい価数を有する第４金属イオン
を含み、 前記少なくとも１種類の第１不純物金属イオン及び前記
少なくとも１種類の第２不純物金属イオンの双方の前記
ドーピングが施されている場合には前記第３金属イオン
の濃度が前記第４金属イオンの濃度以上に設定されてい
る、半導体装置。 - 【請求項４】 請求項２又は３に記載の半導体装置であ
って、 前記第１ＭＩＳＦＥＴはｎチャネル型ＭＩＳＦＥＴを含
み、 前記第２ＭＩＳＦＥＴはｐチャネル型ＭＩＳＦＥＴを含
み、 前記少なくとも１種類の第１不純物金属イオンは前記第
１金属イオンよりも小さい価数を有する第５金属イオン
を含み、 前記少なくとも１種類の第２不純物金属イオンは前記第
２金属イオンよりも小さい価数を有する第６金属イオン
を含み、 前記少なくとも１種類の第１不純物金属イオン及び前記
少なくとも１種類の第２不純物金属イオンの双方の前記
ドーピングが施されている場合には前記第５金属イオン
の濃度が前記第６金属イオンの濃度以下に設定されてい
る、半導体装置。 - 【請求項５】 請求項２に記載の半導体装置であって、 前記第１及び第２ＭＩＳＦＥＴは同じチャネル型のＭＩ
ＳＦＥＴを含み、 前記少なくとも１種類の第１不純物金属イオンは前記第
１金属イオンよりも大きい価数を有する第３金属イオン
を含み、 前記少なくとも１種類の第２不純物金属イオンは前記第
２金属イオンよりも大きい価数を有する第４金属イオン
を含み、 前記少なくとも１種類の第１不純物金属イオン及び前記
少なくとも１種類の第２不純物金属イオンの双方の前記
ドーピングが施されている場合には前記第３金属イオン
の濃度が前記第４金属イオンの濃度以上に設定されてい
る、半導体装置。 - 【請求項６】 請求項２又は５に記載の半導体装置であ
って、 前記第１及び第２ＭＩＳＦＥＴは同じチャネル型のＭＩ
ＳＦＥＴを含み、 前記少なくとも１種類の第１不純物金属イオンは前記第
１金属イオンよりも小さい価数を有する第５金属イオン
を含み、 前記少なくとも１種類の第２不純物金属イオンは前記第
２金属イオンよりも小さい価数を有する第６金属イオン
を含み、 前記少なくとも１種類の第１不純物金属イオン及び前記
少なくとも１種類の第２不純物金属イオンの双方の前記
ドーピングが施されている場合には前記第５金属イオン
の濃度が前記第６金属イオンの濃度以下に設定されてい
る、半導体装置。 - 【請求項７】 請求項１乃至６のいずれかに記載の半導
体装置であって、 前記第１及び第２誘電体膜の材料はそれぞれＡｌ2Ｏ3，
Ｙ2Ｏ3及びＬａ2Ｏ3のうちの少なくとも１つを含み、 前記少なくとも１種類の第１及び第２不純物金属イオン
はそれぞれ、２価のイオンとしてのＢａイオン，Ｓｒイ
オン，Ｍｇイオン及びＣａイオン並びに４価のイオンと
してのＴｉイオン，Ｚｒイオン，Ｈｆイオン，Ｓｉイオ
ン及びＰｒイオンのうちの少なくとも１つを含む、半導
体装置。 - 【請求項８】 請求項１乃至６のいずれかに記載の半導
体装置であって、 前記第１及び第２誘電体膜の材料はそれぞれＴｉＯ2，
ＺｒＯ2，ＨｆＯ2及びＰｒＯ2のうちの少なくとも１つ
を含み、 前記少なくとも１種類の第１及び第２不純物金属イオン
はそれぞれ、３価のイオンとしてのＡｌイオン，Ｙイオ
ン及びＬａイオン並びに５価のイオンとしてのＴａイオ
ン及びＮｂイオンのうちの少なくとも１つを含む、半導
体装置。 - 【請求項９】 請求項１乃至８のいずれかに記載の半導
体装置であって、 前記少なくとも１種類の第１及び／又は第２不純物金属
イオンは０．１ａｔｏｍ％乃至１０ａｔｏｍ％の範囲の
濃度でドーピングされている、半導体装置。 - 【請求項１０】 請求項１乃至９のいずれかに記載の半
導体装置の製造方法であって、 前記少なくとも１種類の第１及び／又は第２不純物金属
イオンはＭＯＣＶＤ法とイオンインプランテーション法
との少なくとも一方で以てドーピングする、半導体装置
の製造方法。 - 【請求項１１】 請求項１０に記載の半導体装置の製造
方法であって、 前記少なくとも１種類の第１及び／又は第２不純物金属
イオンはＭＯＣＶＤ法で以てドーピングし、 前記少なくとも１種類の第１及び／又は第２不純物金属
イオンの供給源としての有機金属は、前記第１及び／又
は第２金属イオンの供給源としての有機金属と共通の有
機配位子を含有している、半導体装置の製造方法。 - 【請求項１２】 半導体基板と、 前記半導体基板上に形成された第１ゲート絶縁膜を含む
第１ＭＩＳＦＥＴと、 前記半導体基板上に形成された第２ゲート絶縁膜を含む
第２ＭＩＳＦＥＴとを備え、 前記第１ゲート絶縁膜は少なくとも一部に、所定の金属
イオンを含有し且つ８以上の比誘電率を有した第１誘電
体膜を含み、 前記第２ゲート絶縁膜は少なくとも一部に第２誘電体膜
を含み、 前記第１誘電体膜に対して前記所定の金属イオンとは価
数が１だけ異なる少なくとも１種類の不純物金属イオン
のドーピングが施されており、 前記第１誘電体膜中の前記ドーピングによる荷電欠陥の
密度と極性との少なくとも一方の制御によって、前記第
１ＭＩＳＦＥＴに前記第２ＭＩＳＦＥＴとは異なるしき
い値電圧が与えられている、半導体装置。
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