JP2881824B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2881824B2 JP2881824B2 JP1181501A JP18150189A JP2881824B2 JP 2881824 B2 JP2881824 B2 JP 2881824B2 JP 1181501 A JP1181501 A JP 1181501A JP 18150189 A JP18150189 A JP 18150189A JP 2881824 B2 JP2881824 B2 JP 2881824B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に係り、詳しくは、MOSトラン
ジスタを集積化した半導体装置に関するものである。
ジスタを集積化した半導体装置に関するものである。
［従来技術］ MOSトランジスタの飽和電流I Dsatは次のように表さ
れる。
れる。
ただし、Ｚはチャネル幅、μｎは移動度、ε0Xはゲー
ト酸化膜の誘電率、ｄはゲート酸化膜の膜厚、Ｌはチャ
ネル長、VGはゲート電圧、VTはしきい値電圧である。
ト酸化膜の誘電率、ｄはゲート酸化膜の膜厚、Ｌはチャ
ネル長、VGはゲート電圧、VTはしきい値電圧である。
そして、MOSトランジスタの電流容量を大きくするた
めに、ゲート酸化膜の膜厚ｄを小さくするとともに微細
化してチャネル長Ｌを小さくすることが行なわれてい
た。
めに、ゲート酸化膜の膜厚ｄを小さくするとともに微細
化してチャネル長Ｌを小さくすることが行なわれてい
た。
［発明が解決しようとする課題］ ところが、ゲート酸化膜を薄くすると、ICにおける入
出力トランジスタのゲート絶縁耐圧が小さくなってしま
う欠点があった。このため入出力用にバイポーラトラン
ジスタを集積化したICを用いていたが、マスク枚数が増
加する欠点があった。
出力トランジスタのゲート絶縁耐圧が小さくなってしま
う欠点があった。このため入出力用にバイポーラトラン
ジスタを集積化したICを用いていたが、マスク枚数が増
加する欠点があった。
この発明の目的は、ゲート耐圧が高く、しかも電流容
量の大きなMOSトランジスタを容易に集積できる半導体
装置の製造方法を提供することにある。
量の大きなMOSトランジスタを容易に集積できる半導体
装置の製造方法を提供することにある。
［課題を解決するための手段］ 第１の発明は、シリコン基板の主面での、第１のMOS
トランジスタのゲート形成領域と第２のMOSトランジス
タのゲート形成領域に第１のMOSトランジスタのゲート
電極材料をそれぞれ配置する第１工程と、前記第１のMO
Sトランジスタのゲート電極材料をマスクとしてイオン
注入して第１及び第２のMOSトランジスタのソース・ド
レイン領域をそれぞれ形成する第２工程と、前記第２の
MOSトランジスタのゲート形成領域に配置した第１のMOS
トランジスタのゲート電極材料を除去する第３工程と、
第２のMOSトランジスタのゲート形成領域に誘電率がシ
リコン酸化膜より高い高誘電率膜をゲート絶縁膜として
形成する第４工程とを含む半導体装置の製造方法を要旨
とするものである。
トランジスタのゲート形成領域と第２のMOSトランジス
タのゲート形成領域に第１のMOSトランジスタのゲート
電極材料をそれぞれ配置する第１工程と、前記第１のMO
Sトランジスタのゲート電極材料をマスクとしてイオン
注入して第１及び第２のMOSトランジスタのソース・ド
レイン領域をそれぞれ形成する第２工程と、前記第２の
MOSトランジスタのゲート形成領域に配置した第１のMOS
トランジスタのゲート電極材料を除去する第３工程と、
第２のMOSトランジスタのゲート形成領域に誘電率がシ
リコン酸化膜より高い高誘電率膜をゲート絶縁膜として
形成する第４工程とを含む半導体装置の製造方法を要旨
とするものである。
第２の発明は、シリコン基板の主面に絶縁膜を全面に
配置する第１工程と、コンデンサ形成領域とMOSトラン
ジスタのゲート形成領域の前記絶縁膜を共通のマスクを
用いて除去する第２工程と、コンデンサ形成領域とMOS
トランジスタのゲート形成領域に、誘電率がシリコン酸
化膜より高いタンタル酸化膜をコンデンサの誘電体膜及
びMOSトランジスタのゲート絶縁膜として形成する第３
工程と、その後、850℃以上のアニール処理する第４工
程とを含む半導体装置の製造方法を要旨とするものであ
る。
配置する第１工程と、コンデンサ形成領域とMOSトラン
ジスタのゲート形成領域の前記絶縁膜を共通のマスクを
用いて除去する第２工程と、コンデンサ形成領域とMOS
トランジスタのゲート形成領域に、誘電率がシリコン酸
化膜より高いタンタル酸化膜をコンデンサの誘電体膜及
びMOSトランジスタのゲート絶縁膜として形成する第３
工程と、その後、850℃以上のアニール処理する第４工
程とを含む半導体装置の製造方法を要旨とするものであ
る。
第３の発明は、シリコン基板上に絶縁膜を形成する工
程を含む半導体装置の製造方法において、前記絶縁膜を
形成する工程は、シリコン基板上にタンタル酸化膜を形
成する工程であり、その後、850℃以上のアニール処理
を行ないタンタル酸化膜とシリコン基板界面にTa−Si−
Ｏの遷移領域を形成することを特徴とする半導体装置の
製造方法を要旨とするものである。
程を含む半導体装置の製造方法において、前記絶縁膜を
形成する工程は、シリコン基板上にタンタル酸化膜を形
成する工程であり、その後、850℃以上のアニール処理
を行ないタンタル酸化膜とシリコン基板界面にTa−Si−
Ｏの遷移領域を形成することを特徴とする半導体装置の
製造方法を要旨とするものである。
［作用］ 第１の発明は、第１工程によりシリコン基板の主面
で、第１のMOSトランジスタのゲート形成領域と第２のM
OSトランジスタのゲート形成領域に第１のMOSトランジ
スタのゲート電極材料がそれぞれ配置され、第２工程に
より第１のMOSトランジスタのゲート電極材料をマスク
としてイオン注入して第１及び第２のMOSトランジスタ
のソース・ドレイン領域がそれぞれ形成される。そし
て、第３工程により第２のMOSトランジスタのゲート形
成領域に配置した第１のMOSトランジスタのゲート電極
材料が除去され、第４工程により第２のMOSトランジス
タのゲート形成領域に誘電率がシリコン酸化膜より高い
高誘電率膜がゲート絶縁膜として形成される。その結
果、第１のMOSトランジスタを有するICに対し第２のMOS
トランジスタが集積される。
で、第１のMOSトランジスタのゲート形成領域と第２のM
OSトランジスタのゲート形成領域に第１のMOSトランジ
スタのゲート電極材料がそれぞれ配置され、第２工程に
より第１のMOSトランジスタのゲート電極材料をマスク
としてイオン注入して第１及び第２のMOSトランジスタ
のソース・ドレイン領域がそれぞれ形成される。そし
て、第３工程により第２のMOSトランジスタのゲート形
成領域に配置した第１のMOSトランジスタのゲート電極
材料が除去され、第４工程により第２のMOSトランジス
タのゲート形成領域に誘電率がシリコン酸化膜より高い
高誘電率膜がゲート絶縁膜として形成される。その結
果、第１のMOSトランジスタを有するICに対し第２のMOS
トランジスタが集積される。
第２の発明は、第１工程によりシリコン基板の主面に
絶縁膜が全面に配置され、第２工程によりコンデンサ形
成領域とMOSトランジスタのゲート形成領域の前記絶縁
膜が共通のマスクを用いて除去され、第３工程によりコ
ンデンサ形成領域とMOSトランジスタのゲート形成領域
に、誘電率がシリコン酸化膜より高いタンタル酸化膜が
コンデンサの誘電体膜及びMOSトランジスタのゲート絶
縁膜として形成される。第４工程では、850℃以上のア
ニール処理が行なわれる。この結果、リーク電流の抑制
ができるとともに、大容量のコンデンサを有するICに体
しMOSトランジスタが集積される。
絶縁膜が全面に配置され、第２工程によりコンデンサ形
成領域とMOSトランジスタのゲート形成領域の前記絶縁
膜が共通のマスクを用いて除去され、第３工程によりコ
ンデンサ形成領域とMOSトランジスタのゲート形成領域
に、誘電率がシリコン酸化膜より高いタンタル酸化膜が
コンデンサの誘電体膜及びMOSトランジスタのゲート絶
縁膜として形成される。第４工程では、850℃以上のア
ニール処理が行なわれる。この結果、リーク電流の抑制
ができるとともに、大容量のコンデンサを有するICに体
しMOSトランジスタが集積される。
第３の発明は、シリコン基板上に絶縁膜を形成する工
程を含む半導体装置の製造方法において、シリコン基板
上にタンタル酸化膜が形成され、その後、850℃以上の
アニール処理を行ないタンタル酸化膜とシリコン基板界
面にTa−Si−Ｏの遷移領域が形成される。これにより、
半導体装置は、リーク電流が抑制され、良好なMOS特性
が得られる。
程を含む半導体装置の製造方法において、シリコン基板
上にタンタル酸化膜が形成され、その後、850℃以上の
アニール処理を行ないタンタル酸化膜とシリコン基板界
面にTa−Si−Ｏの遷移領域が形成される。これにより、
半導体装置は、リーク電流が抑制され、良好なMOS特性
が得られる。
［第１実施例］ 以下、この発明を具体化した一実施例を図面に従って
説明する。
説明する。
第１図には第１のMOSトランジスタとしてのシリコン
ゲートMOSトランジスタ１と第２のMOSトランジスタとし
てのアルミゲートMOSトランジスタ２とを集積化した半
導体装置を示す。又、第２図〜第７図はその製造工程を
示す。
ゲートMOSトランジスタ１と第２のMOSトランジスタとし
てのアルミゲートMOSトランジスタ２とを集積化した半
導体装置を示す。又、第２図〜第７図はその製造工程を
示す。
まず、第２図に示すように、LOCOS法によりフィール
ド酸化膜５を形成する。即ち、Ｐ型シリコン基板３の主
面に、500Åの酸化膜を形成し、その後LPCVD法によって
窒化シリコン膜を900Åの厚さで形成する。この窒化シ
リコン膜の一部は、ホトエッチングにより除去されるも
ので、この窒化シリコン膜の除去部分にイオン注入法を
用いてボロン原子を注入し、Ｐチャネルストッパ４を形
成する。次に、拡散炉を用いて酸化雰囲気中で酸化し
て、9000Åのフィールド酸化膜５を形成する。この後、
フィールド酸化膜５形成領域を除いて存在する窒化シリ
コン膜及びその下層の500Åの酸化膜を除去する。その
後、HCl酸化法によって、シリコン酸化膜６を形成す
る。その結果、第２図に示すようになる。
ド酸化膜５を形成する。即ち、Ｐ型シリコン基板３の主
面に、500Åの酸化膜を形成し、その後LPCVD法によって
窒化シリコン膜を900Åの厚さで形成する。この窒化シ
リコン膜の一部は、ホトエッチングにより除去されるも
ので、この窒化シリコン膜の除去部分にイオン注入法を
用いてボロン原子を注入し、Ｐチャネルストッパ４を形
成する。次に、拡散炉を用いて酸化雰囲気中で酸化し
て、9000Åのフィールド酸化膜５を形成する。この後、
フィールド酸化膜５形成領域を除いて存在する窒化シリ
コン膜及びその下層の500Åの酸化膜を除去する。その
後、HCl酸化法によって、シリコン酸化膜６を形成す
る。その結果、第２図に示すようになる。
次に、第３図において、LPCVD法によりシリコン酸化
膜６上に4000Åの厚さでシリコンゲートMOSトランジス
タ１のゲート電極材料となるポリシリコン膜７を形成
し、1000℃の拡散炉でPOCl3を用いた気相拡散によって
ポリシリコン膜７中にリンを拡散してＮ型低抵抗ポリシ
リコン膜７を形成する。その後、レジスト８を配設しホ
トエッチングにより、シリコンゲートMOSトランジスタ
形成領域及びアルミゲートMOSトランジスタ形成領域に
ソース・ドレイン形成のためのイオン注入用マスクを配
置する。その結果、第３図のようになる。
膜６上に4000Åの厚さでシリコンゲートMOSトランジス
タ１のゲート電極材料となるポリシリコン膜７を形成
し、1000℃の拡散炉でPOCl3を用いた気相拡散によって
ポリシリコン膜７中にリンを拡散してＮ型低抵抗ポリシ
リコン膜７を形成する。その後、レジスト８を配設しホ
トエッチングにより、シリコンゲートMOSトランジスタ
形成領域及びアルミゲートMOSトランジスタ形成領域に
ソース・ドレイン形成のためのイオン注入用マスクを配
置する。その結果、第３図のようになる。
第４図において、前記ポリシリコン膜７をイオン注入
用マスクとしてイオン注入し、シリコン基板３の表面部
にN+型ソース・ドレイン拡散層10を形成する。次に、絶
縁膜としてのBPSG膜11を常圧CVD法により形成し、N2雰
囲気中で850℃でリフローする。その結果、第４図のよ
うになる。
用マスクとしてイオン注入し、シリコン基板３の表面部
にN+型ソース・ドレイン拡散層10を形成する。次に、絶
縁膜としてのBPSG膜11を常圧CVD法により形成し、N2雰
囲気中で850℃でリフローする。その結果、第４図のよ
うになる。
次に、第５図において、ホトエッチング技術を用い
て、シリコンゲートMOSトランジスタ形成領域における
形成領域12,13のBPSG膜11,シリコン酸化膜６を除去する
とともに、アルミゲートMOSトランジスタ形成領域にお
ける領域14のBPSG膜11とポリシリコン膜７及びシリコン
酸化膜６を除去する。その結果、第５図に示すようにな
る。
て、シリコンゲートMOSトランジスタ形成領域における
形成領域12,13のBPSG膜11,シリコン酸化膜６を除去する
とともに、アルミゲートMOSトランジスタ形成領域にお
ける領域14のBPSG膜11とポリシリコン膜７及びシリコン
酸化膜６を除去する。その結果、第５図に示すようにな
る。
次に、第６図に示すように、シリコン基板３の全面に
LPCVD法を用いて高誘電率膜としてのタンタル酸化膜15
を4000Åの厚さで形成する。
LPCVD法を用いて高誘電率膜としてのタンタル酸化膜15
を4000Åの厚さで形成する。
引続き、第７図に示すように、CHF3ガスを用いたドラ
イエッチングによりコンタクトホール16,17,18,19を形
成する。その後、850℃,O2中で30分熱処理することによ
り、アルミゲートMOSトランジスタのタンタル酸化膜15
（ゲート絶縁膜）のリーク電流の低減が図られるととも
に、タンタル酸化膜／シリコン界面に薄い酸化シリコン
層が形成される。又、この際、タンタル酸化膜15がHF系
エッチング液でエッチングされないので、コンタクト部
に形成された薄い酸化膜はウォッシュアウト法を用いて
マスクなしで容易に除去できる。
イエッチングによりコンタクトホール16,17,18,19を形
成する。その後、850℃,O2中で30分熱処理することによ
り、アルミゲートMOSトランジスタのタンタル酸化膜15
（ゲート絶縁膜）のリーク電流の低減が図られるととも
に、タンタル酸化膜／シリコン界面に薄い酸化シリコン
層が形成される。又、この際、タンタル酸化膜15がHF系
エッチング液でエッチングされないので、コンタクト部
に形成された薄い酸化膜はウォッシュアウト法を用いて
マスクなしで容易に除去できる。
次に、第５工程としてアルミ・シリコン合金配線層20
を形成することにより、第１図に示すように、集積度の
高いシリコンゲートMOSトランジスタ１と、アルミゲー
トMOSトランジスタ２を集積したMOSLSIが形成できる。
を形成することにより、第１図に示すように、集積度の
高いシリコンゲートMOSトランジスタ１と、アルミゲー
トMOSトランジスタ２を集積したMOSLSIが形成できる。
このように製造されたMOSLSIは、アルミゲートMOSト
ランジスタ２のゲート絶縁膜として誘電率がシリコン酸
化膜より高いタンタル酸化膜15を用いることにより、前
記（１）式におけるゲート酸化膜の膜厚ｄを小さくする
とともにチャネル長Ｌを小さくしても電流容量を低下さ
せずにゲート耐圧を向上できる。
ランジスタ２のゲート絶縁膜として誘電率がシリコン酸
化膜より高いタンタル酸化膜15を用いることにより、前
記（１）式におけるゲート酸化膜の膜厚ｄを小さくする
とともにチャネル長Ｌを小さくしても電流容量を低下さ
せずにゲート耐圧を向上できる。
このように本実施例は、シリコン基板３の主面での、
シリコンゲートMOSトランジスタ１のゲート形成領域と
アルミゲートMOSトランジスタ２のゲート形成領域にポ
リシリコン膜７を配置し（第１工程）、ポリシリコン膜
７をマスクとしてイオン注入してセルフアライメントに
よりシリコンゲートMOSトランジスタ１及びアルミゲー
トMOSトランジスタ２のソース・ドレイン領域を形成す
る（第２工程）。そして、アルミゲートMOSトランジス
タ２のゲート形成領域に配置したポリシリコン膜７を除
去し（第３工程）、アルミゲートMOSトランジスタ２の
ゲート形成領域に誘電率がシリコン酸化膜より高いタン
タル酸化膜15をゲート絶縁膜として形成するようにした
（第４工程）。
シリコンゲートMOSトランジスタ１のゲート形成領域と
アルミゲートMOSトランジスタ２のゲート形成領域にポ
リシリコン膜７を配置し（第１工程）、ポリシリコン膜
７をマスクとしてイオン注入してセルフアライメントに
よりシリコンゲートMOSトランジスタ１及びアルミゲー
トMOSトランジスタ２のソース・ドレイン領域を形成す
る（第２工程）。そして、アルミゲートMOSトランジス
タ２のゲート形成領域に配置したポリシリコン膜７を除
去し（第３工程）、アルミゲートMOSトランジスタ２の
ゲート形成領域に誘電率がシリコン酸化膜より高いタン
タル酸化膜15をゲート絶縁膜として形成するようにした
（第４工程）。
その結果、アルミゲートMOSトランジスタ２のないIC
に対しアルミゲートMOSトランジスタ２を集積化する場
合に、マスク１枚の追加のみで、シリコンゲートMOSLSI
に高耐圧ゲート絶縁膜をもち、電流容量の大きなアルミ
ゲートMOSトランジスタ２を集積できる。
に対しアルミゲートMOSトランジスタ２を集積化する場
合に、マスク１枚の追加のみで、シリコンゲートMOSLSI
に高耐圧ゲート絶縁膜をもち、電流容量の大きなアルミ
ゲートMOSトランジスタ２を集積できる。
又、シリコンゲートMOSトランジスタ１のコンタクト
部のBPSG膜11、シリコン酸化膜６を除去する時に、アル
ミゲートMOSトランジスタ２の形成領域でのBPSG膜11、
ポリシリコン膜７、シリコン酸化膜６を連続して除去す
ることができる。
部のBPSG膜11、シリコン酸化膜６を除去する時に、アル
ミゲートMOSトランジスタ２の形成領域でのBPSG膜11、
ポリシリコン膜７、シリコン酸化膜６を連続して除去す
ることができる。
さらに、タンタル酸化膜15で基板全面を覆うことによ
りこのタンタル酸化膜15の膜厚がウェハ内で均一とな
り、コンタクトはタンタル酸化膜15のみをドライエッチ
ングでエッチングし除去することが容易となる。又、コ
ンタクト形成時にBPSG膜11がタンタル酸化膜15にて覆わ
れているのでBPSG膜11が削られることがない。
りこのタンタル酸化膜15の膜厚がウェハ内で均一とな
り、コンタクトはタンタル酸化膜15のみをドライエッチ
ングでエッチングし除去することが容易となる。又、コ
ンタクト形成時にBPSG膜11がタンタル酸化膜15にて覆わ
れているのでBPSG膜11が削られることがない。
又、タンタル酸化膜15をデポした後に850℃でアニー
ルを行なうことにより、第８図に示すように計算値と実
験値とが接近し、かつヒステリシスの少ない良好なアル
ミゲートMOSトランジスタの特性が得られる。又、第９
図のように、アルミゲートMOSトランジスタのゲート絶
縁膜のリーク電流はアニール温度の最適化（850℃）に
より抑制できる。これは、第10図の深さ方向の原子強度
を示す図において、アニールによりタンタル酸化膜15と
シリコン界面に、Ta−Si−Ｏの遷移領域（タンタルとシ
リコンの２元系酸化物の存在領域）が形成されるためと
考えられる。このように、タンタル酸化膜15を850℃,O2
中で30分熱処理（アニール）することにより、アルミゲ
ートMOSトランジスタ形成領域のゲート絶縁膜であるタ
ンタル酸化膜15のリーク電流を低減し良好なゲート酸化
膜とすることができるとともに、タンタル酸化膜／シリ
コン界面に非常に薄い酸化シリコン層が形成され良好な
MOS特性が得られることとなる。
ルを行なうことにより、第８図に示すように計算値と実
験値とが接近し、かつヒステリシスの少ない良好なアル
ミゲートMOSトランジスタの特性が得られる。又、第９
図のように、アルミゲートMOSトランジスタのゲート絶
縁膜のリーク電流はアニール温度の最適化（850℃）に
より抑制できる。これは、第10図の深さ方向の原子強度
を示す図において、アニールによりタンタル酸化膜15と
シリコン界面に、Ta−Si−Ｏの遷移領域（タンタルとシ
リコンの２元系酸化物の存在領域）が形成されるためと
考えられる。このように、タンタル酸化膜15を850℃,O2
中で30分熱処理（アニール）することにより、アルミゲ
ートMOSトランジスタ形成領域のゲート絶縁膜であるタ
ンタル酸化膜15のリーク電流を低減し良好なゲート酸化
膜とすることができるとともに、タンタル酸化膜／シリ
コン界面に非常に薄い酸化シリコン層が形成され良好な
MOS特性が得られることとなる。
又、アルミゲートMOSトランジスタ２を使用している
ので、ゲート電極材料と配線材料とを同一材料が使用で
き、製造容易とすることができる。
ので、ゲート電極材料と配線材料とを同一材料が使用で
き、製造容易とすることができる。
尚、この実施例の応用例としては、例えば、シリコン
ゲートMOSトランジスタ１の代りにシリサイドゲートMOS
トランジスタや高融点金属ゲートMOSトランジスタ（高
融点金属は、例えばタングステン）等を用いてもよく、
要はセルフアライメントでソース・ドレインを形成する
トランジスタが使用できる。そして、例えば、シリサイ
ドをゲート電極材料に用いる場合には、シリコン基板３
の主面での、シリサイドMOSトランジスタのゲート形成
領域とアルミゲートMOSトランジスタ２のゲート形成領
域にシリサイド膜を配置し、このシリサイド膜をマスク
としてイオン注入してシリサイドゲートMOSトランジス
タ及びアルミゲートMOSトランジスタ２のソース・ドレ
イン領域を形成し、アルミゲートMOSトランジスタ２の
ゲート形成領域に配置したシリサイド膜を除去し、アル
ミゲートMOSトランジスタ２のゲート形成領域にタンタ
ル酸化膜15をゲート絶縁膜として形成してもよい。
ゲートMOSトランジスタ１の代りにシリサイドゲートMOS
トランジスタや高融点金属ゲートMOSトランジスタ（高
融点金属は、例えばタングステン）等を用いてもよく、
要はセルフアライメントでソース・ドレインを形成する
トランジスタが使用できる。そして、例えば、シリサイ
ドをゲート電極材料に用いる場合には、シリコン基板３
の主面での、シリサイドMOSトランジスタのゲート形成
領域とアルミゲートMOSトランジスタ２のゲート形成領
域にシリサイド膜を配置し、このシリサイド膜をマスク
としてイオン注入してシリサイドゲートMOSトランジス
タ及びアルミゲートMOSトランジスタ２のソース・ドレ
イン領域を形成し、アルミゲートMOSトランジスタ２の
ゲート形成領域に配置したシリサイド膜を除去し、アル
ミゲートMOSトランジスタ２のゲート形成領域にタンタ
ル酸化膜15をゲート絶縁膜として形成してもよい。
又、アルミゲートMOSトランジスタのゲート絶縁膜に
は、タンタル酸化膜15の他にもTi系酸化膜を誘電率がシ
リコン酸化膜より高い高誘電率膜として用いてもよい。
さらに、上記実施例ではNMOSLSIに実施したが、CMOSLSI
にゲート絶縁耐圧の高いMOSトランジスタを集積した
り、BiCMOSLSIにゲート絶縁耐圧の高いMOSトランジスタ
を集積してもよい。
は、タンタル酸化膜15の他にもTi系酸化膜を誘電率がシ
リコン酸化膜より高い高誘電率膜として用いてもよい。
さらに、上記実施例ではNMOSLSIに実施したが、CMOSLSI
にゲート絶縁耐圧の高いMOSトランジスタを集積した
り、BiCMOSLSIにゲート絶縁耐圧の高いMOSトランジスタ
を集積してもよい。
［第２実施例］ 次に、第２の発明に対応する第２実施例を説明する。
第11図にはバイポーラトランジスタ21とコンデンサ22
とアルミゲートMOSトランジスタ23とを集積化した半導
体装置を示す。又、第12図、第13図はその製造工程を示
す。
とアルミゲートMOSトランジスタ23とを集積化した半導
体装置を示す。又、第12図、第13図はその製造工程を示
す。
まず、第12図において、Ｐ型シリコン基板24にN+埋込
み層25、N-型エピタキシャル層26、アイソレーション拡
散層27、ベース拡散層28、エミッタ拡散層29、コンデン
サのN+層30、ソース・ドレイン拡散層31を形成する。そ
の後、基板全面に絶縁膜としてのシリコン酸化膜32を形
成する。そして、ホトエッチングを用いてシリコン酸化
膜32におけるコンデンサ形成領域33及びアルミゲートMO
Sトランジスタのゲート形成領域34を除去する。その結
果、第12図のようになる。
み層25、N-型エピタキシャル層26、アイソレーション拡
散層27、ベース拡散層28、エミッタ拡散層29、コンデン
サのN+層30、ソース・ドレイン拡散層31を形成する。そ
の後、基板全面に絶縁膜としてのシリコン酸化膜32を形
成する。そして、ホトエッチングを用いてシリコン酸化
膜32におけるコンデンサ形成領域33及びアルミゲートMO
Sトランジスタのゲート形成領域34を除去する。その結
果、第12図のようになる。
次に、第13図に示すように、LPCVD法を用いて高誘電
率膜としてのタンタル酸化膜35を4000Å形成し、その
後、850℃で30分熱処理する。
率膜としてのタンタル酸化膜35を4000Å形成し、その
後、850℃で30分熱処理する。
そして、第11図に示すように、コンタクトホール36、
アルミ配線層37を形成することによりバイポーラトラン
ジスタ21とコンデンサ22とアルミゲートMOSトランジス
タ23とを集積化した半導体装置が製造される。
アルミ配線層37を形成することによりバイポーラトラン
ジスタ21とコンデンサ22とアルミゲートMOSトランジス
タ23とを集積化した半導体装置が製造される。
このように本実施例では、バイポーラトランジスタ21
のベース・エミッタ領域及びアルミゲートMOSトランジ
スタ23のソース・ドレイン領域を形成したシリコン基板
24の主面にシリコン酸化膜32（絶縁膜）を全面に配置し
（第１工程）、コンデンサ形成領域33とアルミゲートMO
Sトランジスタのゲート形成領域34のシリコン酸化膜32
を共通のマスクを用いて除去し（第２工程）、コンデン
サ形成領域33とアルミゲートMOSトランジスタのゲート
形成領域34に誘電率がシリコン酸化膜より高いタンタル
酸化膜35（高誘電率膜）をコンデンサの誘電体膜及びア
ルミゲートMOSトランジスタのゲート絶縁膜として形成
するようにした（第３工程）。そして、その後、850℃
以上のアニール処理を行なった（第４工程）。
のベース・エミッタ領域及びアルミゲートMOSトランジ
スタ23のソース・ドレイン領域を形成したシリコン基板
24の主面にシリコン酸化膜32（絶縁膜）を全面に配置し
（第１工程）、コンデンサ形成領域33とアルミゲートMO
Sトランジスタのゲート形成領域34のシリコン酸化膜32
を共通のマスクを用いて除去し（第２工程）、コンデン
サ形成領域33とアルミゲートMOSトランジスタのゲート
形成領域34に誘電率がシリコン酸化膜より高いタンタル
酸化膜35（高誘電率膜）をコンデンサの誘電体膜及びア
ルミゲートMOSトランジスタのゲート絶縁膜として形成
するようにした（第３工程）。そして、その後、850℃
以上のアニール処理を行なった（第４工程）。
その結果、アルミゲートMOSトランジスタ23のないIC
に対しアルミゲートMOSトランジスタ23を集積化する場
合に、マスクを追加することなく、バイポーラトランジ
スタ21と大容量コンデンサ22を有するICに対しゲート絶
縁耐圧の高いアルミゲートMOSトランジスタ23が集積さ
れる。
に対しアルミゲートMOSトランジスタ23を集積化する場
合に、マスクを追加することなく、バイポーラトランジ
スタ21と大容量コンデンサ22を有するICに対しゲート絶
縁耐圧の高いアルミゲートMOSトランジスタ23が集積さ
れる。
［発明の効果］ 以上詳述したように、第１及び第２の発明によれば、
ゲート耐圧が高く、しかも電流容量の大きなMOSトラン
ジスタを容易に集積できる。
ゲート耐圧が高く、しかも電流容量の大きなMOSトラン
ジスタを容易に集積できる。
又、第２の発明によれば、上記効果に加えて、リーク
電流の抑制ができ、良好なMOS特性を有する半導体装置
とすることができる。
電流の抑制ができ、良好なMOS特性を有する半導体装置
とすることができる。
又、第３の発明によれば、リーク特性改善がなされ、
良好なMOS特性を有する半導体体装置とすることができ
る。
良好なMOS特性を有する半導体体装置とすることができ
る。
第１図〜第10図は第１実施例を説明するための図であ
り、第１図は半導体装置の断面図、第２図は半導体装置
の製造工程を示す断面図、第３図は半導体装置の製造工
程を示す断面図、第４図は半導体装置の製造工程を示す
断面図、第５図は半導体装置の製造工程を示す断面図、
第６図は半導体装置の製造工程を示す断面図、第７図は
半導体装置の製造工程を示す断面図、第８図はゲート電
圧と容量との関係を示す図、第９図はアニール温度とリ
ーク電流との関係を示す図、第10図はスパッタリング時
間と強度との関係を示す図、第11図〜第13図は第２実施
例を説明するための図であり、第11図は半導体装置の断
面図、第12図は半導体装置の製造工程を示す断面図、第
13図は半導体装置の製造工程を示す断面図である。 １は第１のMOSトランジスタとしてのシリコンゲートMOS
トランジスタ、２は第２のMOSトランジスタとしてのア
ルミゲートMOSトランジスタ、３はＰ型シリコン基板、
７はゲート電極材料としてのポリシリコン膜、10はN+型
ソース・ドレイン拡散層、15は高誘電率膜としてのタン
タル酸化膜、21はバイポーラトランジスタ、22はコンデ
ンサ、23はアルミゲートMOSトランジスタ、24はＰ型シ
リコン基板、32は絶縁膜としてのシリコン酸化膜、33は
コンデンサ形成領域、34はゲート形成領域、35は高誘電
率膜としてのタンタル酸化膜。
り、第１図は半導体装置の断面図、第２図は半導体装置
の製造工程を示す断面図、第３図は半導体装置の製造工
程を示す断面図、第４図は半導体装置の製造工程を示す
断面図、第５図は半導体装置の製造工程を示す断面図、
第６図は半導体装置の製造工程を示す断面図、第７図は
半導体装置の製造工程を示す断面図、第８図はゲート電
圧と容量との関係を示す図、第９図はアニール温度とリ
ーク電流との関係を示す図、第10図はスパッタリング時
間と強度との関係を示す図、第11図〜第13図は第２実施
例を説明するための図であり、第11図は半導体装置の断
面図、第12図は半導体装置の製造工程を示す断面図、第
13図は半導体装置の製造工程を示す断面図である。 １は第１のMOSトランジスタとしてのシリコンゲートMOS
トランジスタ、２は第２のMOSトランジスタとしてのア
ルミゲートMOSトランジスタ、３はＰ型シリコン基板、
７はゲート電極材料としてのポリシリコン膜、10はN+型
ソース・ドレイン拡散層、15は高誘電率膜としてのタン
タル酸化膜、21はバイポーラトランジスタ、22はコンデ
ンサ、23はアルミゲートMOSトランジスタ、24はＰ型シ
リコン基板、32は絶縁膜としてのシリコン酸化膜、33は
コンデンサ形成領域、34はゲート形成領域、35は高誘電
率膜としてのタンタル酸化膜。
Claims (8)
- 【請求項１】シリコン基板の主面での、第１のMOSトラ
ンジスタのゲート形成領域と第２のMOSトランジスタの
ゲート形成領域に第１のMOSトランジスタのゲート電極
材料をそれぞれ配置する第１工程と、 前記第１のMOSトランジスタのゲート電極材料をマスク
としてイオン注入して第１及び第２のMOSトランジスタ
のソース・ドレイン領域をそれぞれ形成する第２工程
と、 前記第２のMOSトランジスタのゲート形成領域に配置し
た第１のMOSトランジスタのゲート電極材料を除去する
第３工程と、 第２のMOSトランジスタのゲート形成領域に誘電率がシ
リコン酸化膜より高い高誘電率膜をゲート絶縁膜として
形成する第４工程と を含む半導体装置の製造方法。 - 【請求項２】第４工程の後に、第２のMOSトランジスタ
のゲート形成領域のゲート絶縁膜上にゲート配置を行な
う第５工程を含む請求項１に記載の半導体装置の製造方
法。 - 【請求項３】前記第５工程は、第１のMOSトランジスタ
のソース・ドレイン領域へのソース・ドレイン電極の形
成も同時に行なう工程である請求項２に記載の半導体装
置の製造方法。 - 【請求項４】前記第５工程は、第２のMOSトランジスタ
のソース・ドレイン領域へのソース・ドレイン電極の形
成も同時に行なう工程である請求項２又は請求項３に記
載の半導体装置の製造方法。 - 【請求項５】前記高誘電率膜はタンタル酸化膜である請
求項１乃至請求項４のうちいずれかに記載の半導体装置
の製造方法。 - 【請求項６】タンタル酸化膜形成後、850℃以上でアニ
ール処理を行なう工程が含まれる請求項５に記載の半導
体装置の製造方法。 - 【請求項７】シリコン基板の主面に絶縁膜を全面に配置
する第１工程と、 コンデンサ形成領域とMOSトランジスタのゲート形成領
域の前記絶縁膜を共通のマスクを用いて除去する第２工
程と、 コンデンサ形成領域とMOSトランジスタのゲート形成領
域に、誘電率がシリコン酸化膜より高いタンタル酸化膜
をコンデンサの誘電体膜及びMOSトランジスタのゲート
絶縁膜として形成する第３工程と、 その後、850℃以上のアニール処理する第４工程と を含む半導体装置の製造方法。 - 【請求項８】シリコン基板上に絶縁膜を形成する工程を
含む半導体装置の製造方法において、 前記絶縁膜を形成する工程は、シリコン基板上にタンタ
ル酸化膜を形成する工程であり、その後、850℃以上の
アニール処理を行ないタンタル酸化膜とシリコン基板界
面にTa−Si−Ｏの遷移領域を形成することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181501A JP2881824B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181501A JP2881824B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0346267A JPH0346267A (ja) | 1991-02-27 |
| JP2881824B2 true JP2881824B2 (ja) | 1999-04-12 |
Family
ID=16101863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1181501A Expired - Fee Related JP2881824B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2881824B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3023355B1 (ja) | 1998-12-25 | 2000-03-21 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP4895430B2 (ja) | 2001-03-22 | 2012-03-14 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN1299362C (zh) * | 2002-09-02 | 2007-02-07 | 先进微装置公司 | 包含场效应晶体管以及减少漏电流与提高单位面积电容量的被动电容器的半导体装置 |
-
1989
- 1989-07-13 JP JP1181501A patent/JP2881824B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0346267A (ja) | 1991-02-27 |
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