JPS62296472A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62296472A JPS62296472A JP13838586A JP13838586A JPS62296472A JP S62296472 A JPS62296472 A JP S62296472A JP 13838586 A JP13838586 A JP 13838586A JP 13838586 A JP13838586 A JP 13838586A JP S62296472 A JPS62296472 A JP S62296472A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
（産業上の利用分野）
この発明は、ＭＯ８Ｆ’ＥＴ′ｔ−含むＬＳＩにおいて
、高性能な埋込ｒ−ト型のＭ ＯＳデバイスを形成でき
るようＫした半導体装置の製造方法に関するものである
。
、高性能な埋込ｒ−ト型のＭ ＯＳデバイスを形成でき
るようＫした半導体装置の製造方法に関するものである
。
（従来の技術）
第３図は従来のＬＳＩにおけるＭＯＳＦＥＴの製造工程
を示すものである。この第３図は便宜上ｎ Ｍ ＯＳの
製造工程を示すものであるが、ＰＭＯ８でも同様に考え
ることができる。
を示すものである。この第３図は便宜上ｎ Ｍ ＯＳの
製造工程を示すものであるが、ＰＭＯ８でも同様に考え
ることができる。
第３図（ａ）はＬＯＣＯＳなどの方法により、Ｓｔ基板
１０１０表面部分をフィールド酸化膜１０２とアクティ
ブ領域１０３に分離した後、ＶＴ （Ｌ、きい値）コン
トロールのドーピング金石ない、アクティブ領域１０３
上にｒ−ト酸化膜１０４を形成したときの断面を示し友
ものである。
１０１０表面部分をフィールド酸化膜１０２とアクティ
ブ領域１０３に分離した後、ＶＴ （Ｌ、きい値）コン
トロールのドーピング金石ない、アクティブ領域１０３
上にｒ−ト酸化膜１０４を形成したときの断面を示し友
ものである。
この後、ゲート電極となるポリＳｉまたは金属ま友は金
属シリサイドを堆積した後、これｔ−／ぐターニングし
、第３図（ｂ）に示すようにｒ−ト電極１０５を得る。
属シリサイドを堆積した後、これｔ−／ぐターニングし
、第３図（ｂ）に示すようにｒ−ト電極１０５を得る。
続いて、ソース・ドレイン領域にドーピングする九め、
Ａｓ＋、 Ｐ” 、 Ｓｂ＋などのｎ型不純物のイオ
ン注入１０６を行なう。
Ａｓ＋、 Ｐ” 、 Ｓｂ＋などのｎ型不純物のイオ
ン注入１０６を行なう。
次に、熱処理を行ない、第３図（ｃ）Ｋ示すようにワー
ス・ドレイン領域１０７に打ち込んだ不純物を活性化す
る。
ス・ドレイン領域１０７に打ち込んだ不純物を活性化す
る。
その後の工程は通常の工程にょシＩｃを完成する。ココ
ではゲート電極材料にポリシリコンを使った場合のポリ
シリコンへの不純物のドーピングは省略している。
ではゲート電極材料にポリシリコンを使った場合のポリ
シリコンへの不純物のドーピングは省略している。
（発明が解決しようとする問題点）
さて１以上の工程により、従来のＭＯＳＦＥＴは形成さ
れるわけであるが、ＬＳＩの高密度化にしたがい、ゲー
ト長の短小化がはかられつつある。
れるわけであるが、ＬＳＩの高密度化にしたがい、ゲー
ト長の短小化がはかられつつある。
これにともない、ソース・ドレインの接合深さはパンチ
スルーなどのトランソスタ特性に大きく影響するため、
浅く形成する必要があり、友とえば１メガビットＤＲＡ
ＭレベルのｎＭＯ８，ＰＭＯ８のソース・ドレインの深
さは約０．３μｍ程度が必要となる。これ以上の高密度
なＬＳＩを形成するには、さらに浅接合化をはからねば
ならない。
スルーなどのトランソスタ特性に大きく影響するため、
浅く形成する必要があり、友とえば１メガビットＤＲＡ
ＭレベルのｎＭＯ８，ＰＭＯ８のソース・ドレインの深
さは約０．３μｍ程度が必要となる。これ以上の高密度
なＬＳＩを形成するには、さらに浅接合化をはからねば
ならない。
しかしながら、従来のイオン注入技術と炉アニールの組
合わせでは、これ以上の浅接合化が困難となシ１％に、
ＰＭＯ８でそれが著しい。
合わせでは、これ以上の浅接合化が困難となシ１％に、
ＰＭＯ８でそれが著しい。
これを冥現するには、他の新技術、次とえはラピッド−
サーマル・アニール、マイクロウェーブアニールなどを
開発しなければならない。
サーマル・アニール、マイクロウェーブアニールなどを
開発しなければならない。
しかしながら、これらの技術は未だ開発段階にあシ、信
頼性が劣るという問題がある。
頼性が劣るという問題がある。
この発明は、前記従来技術がもっている問題点のうち、
ＬＳＩの高密度化にともなうソース・ドレインの浅接合
化が困難な点について解決した半導体装置の製造方法を
提供するものである。
ＬＳＩの高密度化にともなうソース・ドレインの浅接合
化が困難な点について解決した半導体装置の製造方法を
提供するものである。
（問題点を解決するための手段）
この発明は、半導体装置の製造方法において、ｆ−ト電
極形成領域にＬＯＣＯ５工程時に酸化膜を形成してソー
ス・ドレイン不純物′！１−８ｉ基板に拡散して形成す
る工程を導入したものである。
極形成領域にＬＯＣＯ５工程時に酸化膜を形成してソー
ス・ドレイン不純物′！１−８ｉ基板に拡散して形成す
る工程を導入したものである。
（作用）
この発明によれば、半導体装置の製造方法において、以
上のような工程を導入したので、シリコンのゲート電極
形成領域をＬＯＣＯＳ工程で酸化膜を形成し、ソース・
ドレイン拡散層を先に形成した後、ゲート電極形成領域
の酸化膜を除去してゲート電極を形成し、したがって、
前記問題点を除去できる。
上のような工程を導入したので、シリコンのゲート電極
形成領域をＬＯＣＯＳ工程で酸化膜を形成し、ソース・
ドレイン拡散層を先に形成した後、ゲート電極形成領域
の酸化膜を除去してゲート電極を形成し、したがって、
前記問題点を除去できる。
（実施例）
以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｇ）はその−実施例の工程説明図である。
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｇ）はその−実施例の工程説明図である。
まず、第１図（ａ）に示すように、Ｓｉ基板２０１のパ
ッド酸化膜２０２を形成し、ＣＶＤ法によるシリコン窒
化膜を堆積し、これらをパターニングすることにより、
ノ９ツド酸化膜２０２、マスク窒化膜２０３を有する構
造を形成する。
ッド酸化膜２０２を形成し、ＣＶＤ法によるシリコン窒
化膜を堆積し、これらをパターニングすることにより、
ノ９ツド酸化膜２０２、マスク窒化膜２０３を有する構
造を形成する。
次に、第１図（ｂ）に示すように、ＬＯＧＯ８工程によ
り、厚さたとえば０．５μｍ程度のフィールド酸化膜２
０４、ゲート領域のフィールド酸化膜２０５を形成し、
７スク窒化膜２０３、パッド酸化膜２０２を除去する。
り、厚さたとえば０．５μｍ程度のフィールド酸化膜２
０４、ゲート領域のフィールド酸化膜２０５を形成し、
７スク窒化膜２０３、パッド酸化膜２０２を除去する。
ここで、フィールド酸化膜２０５は、フィールド酸化膜
２０４と同じ膜であるが、後にエツチングして埋込ゲー
トを形成する領域である。
２０４と同じ膜であるが、後にエツチングして埋込ゲー
トを形成する領域である。
続いて、熱拡散あるいはイオン注入くより、ｎＭＯ３の
場合はＡｓ、Ｐ、ＰＭＯ３の場合はＢを導入して、第１
図（Ｃ）のようにソース・ドレイン拡散層２０６を形成
する。この場合のイオン注入のドーズ量は５〜２０ Ｘ
１０１１０ｌ６”程度とする。
場合はＡｓ、Ｐ、ＰＭＯ３の場合はＢを導入して、第１
図（Ｃ）のようにソース・ドレイン拡散層２０６を形成
する。この場合のイオン注入のドーズ量は５〜２０ Ｘ
１０１１０ｌ６”程度とする。
続いて、第１図（ｄ）に示すように、フオ） ＩＪソ・
エツチングにより、フィールド酸化ｍ２０５ｔ−除去す
る。
エツチングにより、フィールド酸化ｍ２０５ｔ−除去す
る。
続いて、第１図（ｅ）に示すように、ゲート酸化を行な
い、ｆ−トｆｉ化膜２０７を形成する。このとき、ソー
ス・ドレイン拡散層の不純物の影響により、側壁の酸化
膜厚はｒ−ト酸化１＠より２〜１５倍厚くなる。
い、ｆ−トｆｉ化膜２０７を形成する。このとき、ソー
ス・ドレイン拡散層の不純物の影響により、側壁の酸化
膜厚はｒ−ト酸化１＠より２〜１５倍厚くなる。
念とえば、Ａｓヲいろいろな条件でイオン注入、アニー
ルした後、ドライ酸化を３０分行なった場合の酸化膜厚
を第２図に示すが、８５０ ’Ｃ１３０ｍｉｎではノン
ドーグのものと比べ１４倍にもなっている。
ルした後、ドライ酸化を３０分行なった場合の酸化膜厚
を第２図に示すが、８５０ ’Ｃ１３０ｍｉｎではノン
ドーグのものと比べ１４倍にもなっている。
続いて、第１図（ｆ）に示すように、ゲート電極材料２
０８を堆積し、その上にポリイミド５ＯＧ（５ｐｉｎ
ｏｎ ｇｌａｓｓ ）膜またはレジスト膜２０９ｆ：形
成し表面の平担化をはかる。
０８を堆積し、その上にポリイミド５ＯＧ（５ｐｉｎ
ｏｎ ｇｌａｓｓ ）膜またはレジスト膜２０９ｆ：形
成し表面の平担化をはかる。
この後エッチバック法を用い、第１図（ｇ）に示すよう
に、ゲート電極２１０以外の領域のゲート電極材料２０
８ｔ−エツチングし、ゲート電極２１０を埋め込む。
に、ゲート電極２１０以外の領域のゲート電極材料２０
８ｔ−エツチングし、ゲート電極２１０を埋め込む。
ここでエッチバックの条件は、ゲート電極材料がポリＳ
ｔの場合、エツチングガスはＣＦ、に１０〜２０％のＯ
３を混入したものを用い、グラズマの電力は０．５Ｗ／
−前後を用いる。
ｔの場合、エツチングガスはＣＦ、に１０〜２０％のＯ
３を混入したものを用い、グラズマの電力は０．５Ｗ／
−前後を用いる。
この後の工程は通常のＬＳＩ工程にしたがい、ソース・
ドレイン電極形成、中間絶縁膜の形成、メタライゼーシ
ョンを行ないＬＳＩは完成する。
ドレイン電極形成、中間絶縁膜の形成、メタライゼーシ
ョンを行ないＬＳＩは完成する。
（発明の効果）
以上詳細に説明したようＫ、この発明によれば、ゲート
ｉ！極形成領域に通常ＣＬＯＣＯＳ工程時にフィールド
酸化膜と同じ酸化膜を形成してＳｉ基板に不純物を注入
してソース・ドレイン拡散層を先に形成した後、ゲート
電極を形成するようにしたので、ｒ−ト電極をアクティ
ブ領域に埋め込んだ、所謂埋込ｒ ）ＭＯＳデバイス
を形成することができる。これにともない、次に列挙す
るような効果が期待できる。
ｉ！極形成領域に通常ＣＬＯＣＯＳ工程時にフィールド
酸化膜と同じ酸化膜を形成してＳｉ基板に不純物を注入
してソース・ドレイン拡散層を先に形成した後、ゲート
電極を形成するようにしたので、ｒ−ト電極をアクティ
ブ領域に埋め込んだ、所謂埋込ｒ ）ＭＯＳデバイス
を形成することができる。これにともない、次に列挙す
るような効果が期待できる。
（１） ゲート電極を埋め込んであるので、ソース・
ドレインの接合深さｔ−深くしても等価的な接合深さは
浅くすることができる。
ドレインの接合深さｔ−深くしても等価的な接合深さは
浅くすることができる。
（２）笑際の接合深さは深く形成できるため、低抵抗の
ソース・ドレイン拡散層に通常の方法で形成することが
できる。
ソース・ドレイン拡散層に通常の方法で形成することが
できる。
（３） ゲート電極を埋め込んである友め、平担化がは
かられておシ、後のメタライゼーション工程などでのグ
ロセス条件が緩和される。
かられておシ、後のメタライゼーション工程などでのグ
ロセス条件が緩和される。
（４）工程は自己整合的である。
（５）ｒ−ト側壁の酸化膜はゲート酸化膜に比べ２〜１
０倍以上にできるため、ゲートとソースドレインの重な
りにより生ずるを主容量を小さくすることができる。
０倍以上にできるため、ゲートとソースドレインの重な
りにより生ずるを主容量を小さくすることができる。
【図面の簡単な説明】
第１図（ａ）ないし第１図（ｇ）はこの発明の半導体装
置の製造方法の一実施例の工程説明図、第２図は同上半
導体装置の製造方法を説明する友めのＡ３イオン注入、
アニール後のドライ酸化３０分での酸化膜厚の関係を示
す図、第３図（ａ）ないし第３図（ｃ）は従来の半導体
装置の製造方法の工程説明図である。 ２０１・・・Ｓｉ基板、２０２・・・ノイツド酸化膜、
２０３・・・マスク！（１１，２０４，２０５・・・フ
ィールド酸化膜、２０６・・・ソース・ドレイン拡散層
、２０７・・・ゲート酸化膜、２０８・・・ｆ−ト電極
材料、２１０・・・ゲート電極。 参発明の王手！８几明日 第１図 ト死明のエキ！名４ｊＬ明図 第１図 Ｂｏｏ ９００
１α刀：Ａ ｐＬ ｒ０ｃノ滞１ｔ
ＥＪ”ｌ’ｔ Ｔｓ兇旦ハするＴ：ぬのパシ隻−吋噛ヒ
几蓑の？■１図第２図
置の製造方法の一実施例の工程説明図、第２図は同上半
導体装置の製造方法を説明する友めのＡ３イオン注入、
アニール後のドライ酸化３０分での酸化膜厚の関係を示
す図、第３図（ａ）ないし第３図（ｃ）は従来の半導体
装置の製造方法の工程説明図である。 ２０１・・・Ｓｉ基板、２０２・・・ノイツド酸化膜、
２０３・・・マスク！（１１，２０４，２０５・・・フ
ィールド酸化膜、２０６・・・ソース・ドレイン拡散層
、２０７・・・ゲート酸化膜、２０８・・・ｆ−ト電極
材料、２１０・・・ゲート電極。 参発明の王手！８几明日 第１図 ト死明のエキ！名４ｊＬ明図 第１図 Ｂｏｏ ９００
１α刀：Ａ ｐＬ ｒ０ｃノ滞１ｔ
ＥＪ”ｌ’ｔ Ｔｓ兇旦ハするＴ：ぬのパシ隻−吋噛ヒ
几蓑の？■１図第２図
Claims (1)
- 【特許請求の範囲】 （ａ）Ｓｉ基板上のゲート電極形成領域に通常のＬＯＣ
ＯＳ工程時にフィールド酸化膜と同じフィールド酸化膜
を形成する工程と、 （ｂ）ソース・ドレイン不純物を上記Ｓｉ基板中に導入
してソース・ドレイン拡散層を形成する工程と、 （ｃ）ゲート電極領域の上記フィールド酸化膜を除去す
る工程と、 （ｄ）ゲート酸化膜を形成する工程と、 （ｅ）ゲート電極材料を形成し続いてポリイミドレジス
トまたはＳｉＯ＿２などの平担化を行う材料の形成を行
う工程と、 （ｆ）上記ゲート電極材料と上記平担化を行う材料をエ
ッチバックしゲート電極形成領域にのみゲート電極材料
を残し埋込みゲート電極を形成する工程と、 とからなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13838586A JPS62296472A (ja) | 1986-06-16 | 1986-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13838586A JPS62296472A (ja) | 1986-06-16 | 1986-06-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62296472A true JPS62296472A (ja) | 1987-12-23 |
Family
ID=15220705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13838586A Pending JPS62296472A (ja) | 1986-06-16 | 1986-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62296472A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5108937A (en) * | 1991-02-01 | 1992-04-28 | Taiwan Semiconductor Manufacturing Company | Method of making a recessed gate MOSFET device structure |
| US5583064A (en) * | 1994-01-28 | 1996-12-10 | Goldstar Electron Co. Ltd. | Semiconductor device and process for formation thereof |
| US5620911A (en) * | 1993-12-31 | 1997-04-15 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a metal field effect transistor having a recessed gate |
| US5672524A (en) * | 1995-08-01 | 1997-09-30 | Advanced Micro Devices, Inc. | Three-dimensional complementary field effect transistor process |
-
1986
- 1986-06-16 JP JP13838586A patent/JPS62296472A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5108937A (en) * | 1991-02-01 | 1992-04-28 | Taiwan Semiconductor Manufacturing Company | Method of making a recessed gate MOSFET device structure |
| US5620911A (en) * | 1993-12-31 | 1997-04-15 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a metal field effect transistor having a recessed gate |
| US5583064A (en) * | 1994-01-28 | 1996-12-10 | Goldstar Electron Co. Ltd. | Semiconductor device and process for formation thereof |
| US5672524A (en) * | 1995-08-01 | 1997-09-30 | Advanced Micro Devices, Inc. | Three-dimensional complementary field effect transistor process |
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