JP2010161284A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】本発明の一態様に係る半導体装置は、第1の領域および第2の領域を有する半導体基板と、前記半導体基板上の前記第1の領域に形成された第1の高誘電率層を有する第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極と、を有する第1のトランジスタと、前記半導体基板上の前記第2の領域に形成された前記第1の高誘電率層よりも酸素欠損濃度の平均値が低い第2の高誘電率層を有する第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のゲート電極と、を有し、前記第1のトランジスタと異なる閾値電圧を有する第2のトランジスタと、前記半導体基板上に形成され、前記第1のトランジスタと前記第2のトランジスタとを分離する、酸素原子を含む素子分離領域と、を有する。
【選択図】図1
Description
(半導体装置の構成)
図1は、本発明の第1の実施の形態に係る半導体装置1aの断面図である。半導体装置1aは、半導体基板2上に素子分離領域3により電気的に分離されたLogic領域100およびSRAM領域200を有する。また、Logic領域100およびSRAM領域200には、それぞれn型MISFET10、20が形成される。ここで、n型MISFET20は、n型MISFET10よりも高い閾値電圧を有する。
図4A(a)〜(d)、図4B(e)〜(g)は、本発明の第1の実施の形態に係る半導体装置1の製造工程を示す断面図である。
本発明の第1の実施の形態によれば、界面層11aの窒素濃度の平均値を界面層21aの窒素濃度の平均値よりも高くすることにより、高誘電率層11bの酸素欠損濃度の平均値を高誘電率層21bの酸素欠損濃度の平均値よりも高くし、SRAM領域200のn型MISFET20の閾値電圧をLogic領域100のn型MISFET10の閾値電圧よりも高くすることができる。
本発明の第2の実施の形態は、Logic領域およびSRAM領域にp型MISFETが形成される点において、第1の実施の形態と異なる。なお、各部材の材料等、第1の実施の形態と同様の点については説明を省略または簡略化する。
図5は、本発明の第2の実施の形態に係る半導体装置1bの断面図である。半導体装置1bは、半導体基板2上に素子分離領域3により電気的に分離されたLogic領域300およびSRAM領域400を有する。また、Logic領域300およびSRAM領域400には、それぞれp型MISFET30、40が形成される。ここで、p型MISFET40は、p型MISFET30よりも高い閾値電圧を有する。
本発明の第2の実施の形態によれば、界面層41aの窒素濃度の平均値を界面層31aの窒素濃度の平均値よりも高くすることにより、高誘電率層41bの酸素欠損濃度の平均値を高誘電率層31bの酸素欠損濃度の平均値よりも高くし、SRAM領域400のp型MISFET40の閾値電圧をLogic領域300のp型MISFET30の閾値電圧よりも高くすることができる。
本発明の第3の実施の形態は、Logic領域およびSRAM領域の各々にn型およびp型MISFETが形成される点において、第1の実施の形態と異なる。なお、各部材の材料等、第1の実施の形態と同様の点については説明を省略または簡略化する。
図7は、本発明の第3の実施の形態に係る半導体装置1cの断面図である。半導体装置1cは、半導体基板2上に素子分離領域3により電気的に分離されたLogic領域500およびSRAM領域600を有する。また、Logic領域500には、n型MISFET10およびp型MISFET30が形成される。また、SRAM領域600には、n型MISFET20およびp型MISFET40が形成される。
本発明の第3の実施の形態によれば、SRAM領域600のn型MISFET20の閾値電圧をLogic領域500のn型MISFET10の閾値電圧よりも高くし、SRAM領域600のp型MISFET40の閾値電圧をLogic領域500のp型MISFET30の閾値電圧よりも高くすることができる。
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
Claims (5)
- 第1の領域および第2の領域を有する半導体基板と、
前記半導体基板上の前記第1の領域に形成された第1の高誘電率層を有する第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極と、を有する第1のトランジスタと、
前記半導体基板上の前記第2の領域に形成された前記第1の高誘電率層よりも酸素欠損濃度の平均値が低い第2の高誘電率層を有する第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のゲート電極と、を有し、前記第1のトランジスタと異なる閾値電圧を有する第2のトランジスタと、
前記半導体基板上に形成され、前記第1のトランジスタと前記第2のトランジスタとを分離する、酸素原子を含む素子分離領域と、
を有する半導体装置。 - 前記半導体基板と前記第1の高誘電率層との間に形成された、窒素原子を含む第1の界面層と、
前記半導体基板と前記第2の高誘電率層との間に形成された、前記第1の界面層よりも平均濃度の低い窒素原子を含む、または窒素原子を含まない第2の界面層と、
を有する請求項1に記載された半導体装置。 - 前記第1および第2のトランジスタはn型トランジスタであり、
前記第2のトランジスタは、前記第1のトランジスタよりも高い閾値電圧を有する、
請求項1または2に記載された半導体装置。 - 前記第1および第2のトランジスタはp型トランジスタであり、
前記第1のトランジスタは、前記第2のトランジスタよりも高い閾値電圧を有する、
請求項1または2に記載された半導体装置。 - 半導体基板上に第1の領域と第2の領域とを分離する、酸素原子を含む素子分離領域を形成する工程と、
前記半導体基板上の前記第1の領域に、第1の界面層および前記第1の界面層上の第1の高誘電率層からなる第1のゲート絶縁膜と、前記第1のゲート絶縁膜上第1のゲート電極と、を形成し、前記半導体基板上の前記第2の領域に、前記第1の界面層よりも平均濃度の低い窒素原子を含むまたは窒素原子を含まない第2の界面層および前記第2の界面層上の前記第1の高誘電率層と同一の材料からなる第2の高誘電率層を有する第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のゲート電極と、を形成する工程と、
熱処理により前記素子分離領域中の酸素原子を前記第1および第2の高誘電率層内に拡散させて、前記第1の高誘電率層の酸素欠損濃度の平均値を前記第2の高誘電率層の酸素欠損濃度の平均値よりも低くする工程と、
を含む半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009003560A JP5289069B2 (ja) | 2009-01-09 | 2009-01-09 | 半導体装置およびその製造方法 |
US12/628,283 US8174049B2 (en) | 2009-01-09 | 2009-12-01 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009003560A JP5289069B2 (ja) | 2009-01-09 | 2009-01-09 | 半導体装置およびその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010161284A true JP2010161284A (ja) | 2010-07-22 |
JP2010161284A5 JP2010161284A5 (ja) | 2011-07-07 |
JP5289069B2 JP5289069B2 (ja) | 2013-09-11 |
Family
ID=42318451
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009003560A Active JP5289069B2 (ja) | 2009-01-09 | 2009-01-09 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8174049B2 (ja) |
JP (1) | JP5289069B2 (ja) |
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2009
- 2009-01-09 JP JP2009003560A patent/JP5289069B2/ja active Active
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Also Published As
Publication number | Publication date |
---|---|
US20100176460A1 (en) | 2010-07-15 |
JP5289069B2 (ja) | 2013-09-11 |
US8174049B2 (en) | 2012-05-08 |
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RD04 | Notification of resignation of power of attorney |
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R350 | Written notification of registration of transfer |
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