KR100307625B1 - 서로다른질소농도를갖는게이트절연막을갖춘반도체소자및그제조방법 - Google Patents

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Abstract

NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 절연막이 각각 서로 다른 질소 농도를 가지는 CMOS 트랜지스터를 갖춘 반도체 소자 및 그 제조 방법에 관하여 개시한다. 반도체 기판의 n형 영역에 형성된 PMOS 트랜지스터와 p형 영역에 형성된 NMOS 트랜지스터로 이루어지는 CMOS 트랜지스터를 갖춘 반도체 소자에 있어서, 상기 PMOS 트랜지스터는 상기 n형 영역의 표면상에 형성되고 질소가 소정의 농도로 함유된 산화막으로 이루어지는 제1 게이트 절연막을 포함하고, 상기 NMOS 트랜지스터는 상기 p형 영역의 표면상에 형성되고 질소가 상기 제1 게이트 절연막에서보다 낮은 농도로 함유된 산화막으로 이루어지는 제2 게이트 절연막을 포함한다. 본 발명에 따른 반도체 소자를 형성하기 위하여 반도체 기판의 활성 영역에 PMOS 트랜지스터를 형성하기 위한 n형 영역과 NMOS 트랜지스터를 형성하기 위한 p형 영역을 형성한다. 상기 n형 영역 내에서 상기 반도체 기판의 표면에 인접한 영역에 질소 이온 영역을 형성한다. 상기 n형 영역 및 p형 영역 위에 각각 서로 다른 농도의 질소를 함유하는 산화막으로 이루어지는 게이트 절연막을 형성한다.

Description

서로 다른 질소 농도를 갖는 게이트 절연막을 갖춘 반도체 소자 및 그 제조 방법
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터를 갖춘 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, MOS형 트랜지스터의 사이즈가 작아지고, 소스 및 드레인 영역 사이의 거리도 작아지게 된다. 그에 따라, 게이트 전극의 채널에 대한 콘트롤 능력을 향상시키고 트랜지스터의 동작 특성을 향상시키기 위하여 게이트 절연막을 점차 얇게 형성하고 있다.
그러나, 게이트 절연막의 두께가 얇아질수록 게이트 절연막의 신뢰성을 확보하기 어렵다. 이를 해결하기 위하여, 게이트 절연막을 구성하는 이산화 실리콘막에 질소를 함유시키는 기술이 개발되고 있다. 그 일 예로서, 미합중국 특허 제5,596,218호에는 실리콘 기판과 게이트 산화막과의 계면에 고농도의 질소 원자를 주입하는 기술이 개시된 바 있다.
게이트 절연막으로서 질소가 함유된 산화막을 형성하면, 게이트 절연막을 구성하는 산화막과 실리콘 기판과의 사이에 존재하는 댕글링 결합(dangling bond) 부위가 질소 원자에 의하여 강화되어 게이트 절연막과 실리콘 기판 사이의 계면 특성이 향상된다. 또한, n형 폴리실리콘으로 이루어지는 게이트 전극에 도핑되어 있는 보론이 게이트 절연막으로 침투되는 것이 게이트 절연막 내의 질소 성분에 의하여 방지되어 PMOS 트랜지스터에서 스래숄드 전압(threshold voltage) 레벨이 시프트(shift)되는 것을 억제할 수 있는 등 여러 가지 여러 가지 효과를 기대할 수 있다.
그러나, n-채널 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 p-채널 MOSFET가 결합되어 있는 CMOS 트랜지스터에서는, n-채널 MOS(NMOS) 소자 및 p-채널 MOS(PMOS) 소자 각각에서의 퍼포먼스(performance) 특성 및 서브스레숄드 영역(subthreshold region)에서의 ID- VGS특성이 질소를 함유하는 게이트 절연막에 의하여 서로 다른 영향을 받을 수 있다.
따라서, NMOS 트랜지스터 및 PMOS 트랜지스터 각각에 대하여 질소가 함유된 게이트 절연막을 형성한 경우의 퍼포먼스 특성 및 서브스레숄드 특성을 평가하고, 그 결과를 바탕으로 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 최적의 동작 특성을 제공할 수 있는 게이트 절연막을 형성할 필요가 있다.
본 발명의 목적은 CMOS 트랜지스터를 구성하는 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 게이트 절연막의 신뢰성을 동시에 확보하면서 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 최적의 동작 특성을 제공할 수 있는 구조를 가지는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 신뢰성이 확보된 게이트 절연막을 갖추고 또한 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 최적의 동작 특성을 제공할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
도 1은 다양한 질소 농도를 가지는 게이트 절연막을 갖춘 반도체 소자들에서 게이트 절연막의 상면으로부터 실리콘 기판 내부로의 깊이에 따른 질소 인텐시티를 나타낸 그래프이다.
도 2a 및 도 2b는 각각 NMOS 트랜지스터 및 PMOS 트랜지스터에서의 스레숄드 전압과 포화 전류와의 관계를 나타낸 그래프이다.
도 3은 게이트 절연막의 유효 산화막 두께를 누적 분포율로 나타낸 그래프이다.
도 4a 및 도 4b는 NMOS 트랜지스터 및 PMOS 트랜지스터에서의 서브스레숄드 스윙을 누적 분포율로 나타낸 그래프이다.
도 5a 내지 도 5g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판, 12 : 소자 분리 영역
14 : n-웰, 16 : n형 영역
18 : p형 영역, 20 : 비소 이온
22 : 희생 산화막, 30 : 마스크 패턴
40 : 질소 이온, 42 : 질소 이온 영역
52 : 제1 게이트 절연막, 54 : 제2 게이트 절연막
62, 64 : 게이트 전극, 72a, 72b, 74a, 74b : 소스/드레인 영역
82 : PMOS 트랜지스터, 84 : NMOS 트랜지스터
상기 목적을 달성하기 위하여, 본 발명에서는 n형 영역에서 p형 채널을 형성하는 트랜지스터와, p형 영역에서 상기 n형 채널을 형성하는 트랜지스터를 갖춘 반도체 기판과; 상기 n형 영역의 표면상에 형성되고, 질소가 제1 농도로 함유된 산화막으로 이루어지는 제1 게이트 절연막과;을 포함하고, 상기 p형 영역의 표면상에 형성되고, 질소가 0보다 크고 상기 제 1농도보다 낮은 제2농도로 함유된 산화막으로 이루어지는 제2게이트 절연막과;상기 n형 영역 내에서 상기 반도체 기판과 상기 제1게이트 절연막과의 계면에 근접하여 형성되고, 질소 이온이 주입되어 있는 질소 이온 영역을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
상기 다른 목적을 달성하기 위하여, 본 발명은 (a) 반도체 기판의 활성 영역에 PMOS 트랜지스터를 형성하기 위한 n형 영역과 NMOS 트랜지스터를 형성하기 위한 p형 영역을 형성하는 단계와, (b) 상기 n형 영역 내에서 상기 반도체 기판의 표면에 인접한 영역에 질소 이온 영역을 형성하는 단계와, (c) 상기 n형 영역 및 p형 영역 위에 각각 서로 다른 농도의 질소를 함유하는 산화막으로 이루어지는 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
상기 단계 (b)에서, 상기 질소 이온 영역을 형성하는 단계는 (b-1) 상기 반도체 기판의 상면에 희생 산화막을 형성하는 단계와, (b-2) 상기 n형 영역 위에 형성된 희생 산화막만을 노출시키는 마스크 패턴을 형성하는 단계와, (b-3) 상기 마스크 패턴을 이온 주입 마스크로 하여 상기 n형 영역 내에 질소 이온을 주입하여 상기 반도체 기판의 n형 영역과 상기 희생 산화막과의 계면에 인접하게 질소 이온 영역을 형성하는 단계와, (b-4) 상기 마스크 패턴 및 희생 산화막을 제거하는 단계를 포함한다.
상기 단계 (b-1)에서, 상기 희생 산화막은 80 ∼ 250Å의 두께로 형성한다.
상기 단계 (b-3)에서 질소 이온은 1×1013∼ 5×1015이온/cm2의 도즈량 및 10 ∼ 50 KeV의 에너지로 주입된다.
상기 단계 (c)에서 상기 혼합 가스 분위기에서의 산화단계 전에, 상기 질소 이온 영역이 형성된 결과물 전면을 순수한 산소분위기에서 산화시켜서 상기 게이트 절연막의 제1 두께부분을 형성하는 단계를 더 포함하고, 상기 제1 두께 부분이 형성된 결과물 전면에 대하여 상기 혼합 가스 분위기에서의 산화 단계를 행하여 상기 게이트 절연막의 상기 제1두께 부분위에 제2두께 부분을 형성한다.
상기 순수한 산소 분위기에서의 산화는 습식 또는 건식 산화 방법에 의하여 행해진다.
또한, 상기 제2 두께 부분은 N2O 분위기에서의 산화에 의하여 형성된다.
바람직하게는, 상기 제1 두께 부분은 상기 게이트 절연막의 전체 두께의 적어도 70%의 두께를 가지도록 형성된다.
상기 혼합 가스 분위기에서의 산화단계에서 상기 혼합 가스중 질소는 5% 이하의 원자비로 함유되도록 한다.
상기 단계 (c)에서 상기 게이트 절연막은 10 ∼ 100Å의 두께로 형성되고, 상기 단계 (c-2)에서 상기 제2 부분은 상기 게이트 절연막의 전체 두께의 30% 이하의 두께를 가진다.
또한, 본 발명에 따른 반도체 소자의 제조 방법에서는 상기 단계 (a) 후 상기 단계 (b) 전에 상기 PMOS 트랜지스터 및 NMOS 트랜지스터의 스레숄드 전압을 조정하기 위하여 불순물 이온을 주입하는 단계를 더 포함할 수 있다. 상기 불순물 이온은 비소 또는 인이다.
본 발명에 의하면, NMOS 트랜지스터에서는 동작 특성에 악영향을 미치지 않도록 최소한의 질소 농도를 가지는 게이트 절연막을 형성하여 게이트 절연막과 실리콘 기판 사이의 계면 특성을 강화하는 동시에, PMOS 트랜지스터에서는 게이트 절연막 내의 질소 농도를 필요한 만큼 증가시켜서 게이트 절연막의 신뢰성을 확보할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
CMOS 트랜지스터를 구성하는 NMOS 트랜지스터 및 PMOS 트랜지스터에서의 게이트 절연막의 신뢰성을 평가하기 위하여, 먼저 다양한 농도의 질소를 함유하는 산화막으로 이루어지는 게이트 절연막을 갖춘 CMOS 트랜지스터 샘플들을 형성하였다.
상기 샘플들은 게이트 절연막 형성 조건에 따라 예 1, 예 2, 예 3 및 예 4로 구분하였다. 여기서, 각 샘플들의 게이트 절연막의 두께를 47Å으로 하되, 순수한 O2분위기에서의 산화에 의하여 형성된 절연막의 두께 및 N2O 분위기에서의 산화에 의하여 형성된 절연막의 두께를 예 1에서는 각각 44Å 및 3Å, 예 2에서는 42Å 및 5Å, 예 3에서는 37Å 및 10Å, 그리고 예 4에서는 35Å 및 12Å으로 하였다.
도 1은 각 예들에 대하여 게이트 절연막의 상면으로부터 실리콘 기판 내부로의 깊이에 따른 질소 인텐시티를 측정하여 질소 함량을 비교한 결과이다. 도 1로부터, 각각의 경우에 질소 인텐시티의 피크는 게이트 절연막내에서 게이트 절연막과 실리콘 기판과의 계면에 인접한 영역에 형성되는 것을 확인하였다. 도 1에 나타낸 각 예들에 대한 질소 인텐시티의 피크치를 표 1에 나타내었다.
표1에나타낸 바와 같이, 게이트 절연막의 전체 두께에서 N2O 분위기에서 형성된 게이트 절연막의 두께의 비가 커짐에 따라 질소 인텐시티가 상대적으로 증가하였다. 즉, 게이트 절연막내에서의 질소 농도가 예 1 < 예 2 < 예 3 < 예 4로 되는 것을 확인하였다.
도 2a 및 도 2b는 각각 다양한 샘플들에 대하여 NMOS 트랜지스터 및 PMOS 트랜지스터에서의 스레숄드 전압(Vth)과 포화 전류 (Idsat)를 측정한 결과를 나타낸 것이다. 여기서, 게이트 라인의 폭(W) 및 길이(L)가 각각 9.375μm 및 0.375μm인 샘플을 이용하였다.
도 2a 및 도 2b의 결과로부터, NMOS 트랜지스터의 경우에는 일정한 Idsat에서 게이트 절연막 내에서의 질소 농도가 증가함에 따라 Vth가 감소하는 반면, PMOS 트랜지스터의 경우에는 일정한 Idsat에서 게이트 절연막 내에서의 질소 농도가 증가함에 따라 Vth가 증가하는 것을 확인하였다.
이와 같은 현상은 게이트 절연막 내에 존재하는 질소 원자가 +전하를 가지는 도우너 트랩(donor trap)으로 작용하기 때문에 얻어지는 결과라고 해석할 수 있다.
즉, NMOS 트랜지스터의 경우에는 질소 원자에 의하여 형성된 도우너 트랩에 의하여 Vth가 감소하고, 포화 영역에서는 채널 영역에서 전자의 밀도가 높아져서 채널 영역에 있는 전자가 게이트 절연막과 실리콘 기판과의 계면에 있는 질소 원자에 의한 도우너 트랩에 결합되어 포화 전류의 크기는 변하지 않는다. 따라서, NMOS 트랜지스터의 경우에는 일정한 Idsat에서 게이트 절연막 내에서의 질소 농도가 증가함에 따라 Vth가 감소하게 된다.
반면에, PMOS 트랜지스터의 경우에는, 질소 원자에 의하여 형성된 도우너 트랩에 의하여 Vth가 증가하고, 포화 영역에서는 도우너 트랩이 채널 영역에 있는 홀에 대하여 스캐터링 소스(scattering source)로 작용하여 포화 전류가 감소하게 된다. 그러나, 도 2b의 결과에서와 같이, 동일한 Idsat에서는 Vth가 증가하게 된다.
도 2a 및 도 2b의 결과로부터 알 수 있는 바와 같이, 게이트 절연막으로서 질소를 함유하는 산화막을 형성하는 경우에, NMOS에서는 게이트 절연막 내에서의 질소 농도가 증가함에 따라 일정한 Vth에서 얻을 수 있는 Idsat이 낮아져서, 결과적으로 게이트 절연막 내에 함유되는 질소 농도가 증가함에 따라 퍼포먼스 특성이 저하되는 결과를 초래한다.
도 3은 예 1 내지 예 4로 구분된 샘플들에 대한 게이트 절연막의 유효 산화막 두께(tox)를 누적 분포율(cumulative distribution rate)로 나타낸 그래프이다. 도 3의 결과에서는 게이트 절연막 내의 질소 농도가 증가함에 따라 tox는 감소하였다.
도 4a 및 도 4b는 각각의 샘플들에 대하여 NMOS 트랜지스터 및 PMOS 트랜지스터에서의 서브스레숄드 스윙(St)을 누적 분포율로 나타낸 것이다.
일반적으로는, tox가 작을수록 서브스레숄드 스윙이 감소한다. 그러나, 도 4a에 나타낸 NMOS 트랜지스터에서는 질소 농도가 증가할수록 St가 오히려 커지는 결과가 얻어졌다. 이는 tox가 작을수록 서브스레숄드 스윙이 감소한다는 일반적인 경향과 반대의 결과를 나타내고 있는 것이다.
반면, PMOS 트랜지스터의 경우에는 도 4b의 결과로부터 알 수 있는 바와 같이, 질소 농도가 증가할수록 St가 감소되는 일반적인 경향이 그대로 나타났다.
상기 결과들로부터 알 수 있는 바와 같이, PMOS 트랜지스터의 경우에는 게이트 절연막 내에서 질소 농도가 증가함에 따라 퍼포먼스 특성 및 서브스레숄드 특성이 향상되는 반면, NMOS 트랜지스터의 경우에는 게이트 절연막 내에서 질소 농도가 증가함에 따라 동일한 Vth에서 얻을 수 있는 포화 전류가 작고, 스윙이 증가하여, 퍼포먼스 특성 및 서브스레숄드 특성이 저하되는 결과가 초래된다.
반도체 소자의 집적도가 증가함에 따라 게이트 절연막의 두께는 점차 작아지게 되고, 따라서, 작은 두께의 게이트 절연막에서의 신뢰성을 확보하기 위하여는 게이트 절연막 내의 질소 농도를 높이는 것이 필수적인 것으로 알려져 있었다. 특히, PMOS 트랜지스터의 경우에는 표면 채널 트랜지스터(surface-channel transistor)를 형성하기 위하여 게이트 전극으로서 p+폴리실리콘을 사용하는 예가 많아지고 있다. 이와 같은 경우에는 게이트 전극으로부터 보론이 게이트 절연막으로 침투하는 문제가 더욱 심각하게 발생된다. 보론이 게이트 절연막으로 침투되면 게이트 절연막의 신뢰성이 저하될 뿐 만 아니라 트랜지스터의 동작 특성을 열화시키는 결과가 초래된다. 따라서, 상기와 같은 문제를 방지하기 위하여 PMOS 트랜지스터에서는 게이트 절연막 내에서 질소 농도를 높여서 게이트 절연막을 강화시키는 것이 필수적이다. NMOS 트랜지스터에서도 게이트 절연막과 실리콘 기판 사이의 계면 특성을 강화하고, 보론의 침투를 억제하기 위하여 게이트 절연막 내에 어느 정도의 질소를 함유할 필요는 있다. 그러나, 상기한 평가 결과에서와 같이, 질소 농도가 증가할수록 퍼포먼스 특성 및 서브스레숄드 특성이 더욱 열화되는 것을 피할 수 없다.
따라서, 본 발명에서는 PMOS 트랜지스터에서의 게이트 절연막의 신뢰성을 확보할 수 있도록 게이트 절연막 내의 질소 농도를 높이는 동시에 NMOS 트랜지스터에서는 동작 특성이 열화되지 않도록 게이트 절연막 내의 질소 농도를 PMOS 트랜지스터에서보다 낮게 함으로써, PMOS 트랜지스터 및 NMOS 트랜지스터에서 각각 다른 질소 농도를 가지는 게이트 절연막을 갖춘 반도체 소자 및 그 제조 방법을 제공한다.
도 5a 내지 도 5g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, p형 반도체 기판(10)에 소자 분리 영역(12)을 형성함으로써 활성 영역을 정의한다. 그 후, 상기 활성 영역의 선택된 부분에 인(P) 이온을 5×1012이온/cm2의 도즈량 및 400KeV의 에너지로 주입하여 n-웰(14)을 형성한다. 이로써, 상기 반도체 기판(10)의 표면은 상기 n-웰(14)에 의하여 형성되는 n형 영역(16)과 p형의 상기 반도체 기판(10)으로 이루어지는 p형 영역(18)으로 구분된다.
도 5b를 참조하면, 상기 n형 영역(16)에 형성될 PMOS 트랜지스터의 스레숄드 전압을 조정하기 위하여, 상기 반도체 기판(10)의 n-웰(14)에 비소 이온(20)을 6×1012이온/cm2의 도즈량 및 180KeV의 에너지로 주입한다. 상기 비소 이온 대신 인 이온을 주입하는 것도 가능하다.
도 5c 내지 도 5e는 상기 n형 영역(16)에서 상기 반도체 기판(10)의 표면에 인접한 영역에 질소 이온 영역(42)을 형성하는 단계를 설명하기 위한 단면도들이다.
구체적으로 설명하면, 도 5c에서와 같이, 상기 n형 영역(16) 및 p형 영역(18)이 형성된 결과물 전면에 희생 산화막(22)을 소정의 두께, 예를 들면 80 ∼ 250Å의 두께로 형성한다.
도 5d를 참조하면, 상기 n형 영역(16) 위에 형성된 희생 산화막(22)만을 노출시키는 마스크 패턴(30), 예를 들면 포토레지스트 패턴을 형성한다.
그 후, 상기 마스크 패턴(30)을 이온 주입 마스크로 하여 상기 n형 영역(16) 내에 질소 이온(40)을 1×1013∼ 5×1015이온/cm2의 도즈량 및 10 ∼ 50KeV의 에너지로 주입한다. 그 결과, 상기 n형 영역(16)에서 상기 반도체 기판(10)과 상기 희생 산화막(22)의 계면에 인접한 부분에 질소 이온 영역(42)이 형성된다.
도 5e를 참조하면, 상기 마스크 패턴(30) 및 희생 산화막(22)을 제거한다.
도 5f는 상기 반도체 기판(10)의 상기 n형 영역(16) 및 p형 영역(18) 위에 서로 다른 농도의 질소를 함유하는 산화막으로 이루어지는 게이트 절연막(52, 54)을 형성하는 단계를 설명하기 위한 도면이다. 여기서, 상기 n형 영역(16) 및 p형 영역(18) 위에 각각 다른 질소 농도를 가지는 제1 게이트 절연막(52) 및 제2 게이트 절연막(54)이 약 10 ∼ 100Å의 두께로 형성된다. 상기 제1 게이트 절연막(52)은 상기 질소 이온 영역(42)으로부터 확산되는 질소 이온에 의하여 상기 제2 게이트 절연막(54)에서보다 더 높은 농도의 질소를 함유하게 된다.
구체적으로 설명하면, 상기 제1 게이트 절연막(52) 및 제2 게이트 절연막(54)으로 이루어지는 게이트 절연막을 형성하기 위하여, 먼저 상기 질소 이온 영역(42)이 형성된 결과물 전면을 순수한 산소(O2) 분위기에서 산화시켜서 상기 제1 및 제2 게이트 절연막(52, 54)의 제1 부분을 형성한다. 이 때의 산화 공정은 습식 또는 건식으로 행할 수 있다. 상기 제1 부분은 상기 게이트 절연막의 전체 두께의 적어도 70%의 두께로 형성한다. 이어서, 상기 제1 부분이 형성된 결과물 전면을 질소 및 산소의 혼합 가스 분위기, 바람직하게는 N2O 가스 분위기에서 산화시켜서 제2 부분을 형성하여 상기 제1 및 제2 게이트 절연막(52, 54)을 완성한다. 이 때, 상기 혼합 가스중 질소는 5% 이하의 원자비로 함유되도록 한다.
그 결과, 상기 p형 영역(18)상에 형성되는 제2 게이트 절연막(54)에서는 상기 게이트 절연막(52, 54)의 제2 부분을 형성할 때 첨가된 질소 성분에 의하여만 상기 제2 게이트 절연막(54)막 내의 질소 농도가 결정되어, 비교적 낮은 농도의 질소를 함유하게 된다. 그리고, 상기 n형 영역(16)상에 형성되는 제1 게이트 절연막(52)에는 상기 게이트 절연막(52, 54)의 제2 부분을 형성할 때 첨가된 질소 성분 뿐 만 아니라 상기 질소 이온 영역(42)으로부터 확산되는 질소 이온에 의하여 상기 상기 제2 게이트 절연막(54)보다는 높은 농도의 질소를 함유하게 된다.
따라서, NMOS 트랜지스터가 형성될 상기 p형 영역(18)에서는 소자의 퍼포먼스 특성 및 서브스레숄드 특성에 악영향을 미치지 않는 동시에 게이트 절연막의 신뢰성을 확보하는데 필요한 최소한의 질소 농도를 가지는 게이트 절연막을 형성할 수 있도록, 상기 제1 및 제2 게이트 절연막(52, 54)의 제2 부분을 형성할 때 사용되는 질소 및 산소의 혼합 가스 내의 질소의 원자비를 조절함으로써 적절한 질소 농도를 가지는 제2 게이트 절연막(54)을 형성할 수 있다. 또한, PMOS 트랜지스터가 형성될 상기 n형 영역(16)에서는 PMOS 트랜지스터의 동작 특성상 필요한 게이트 절연막 내의 질소 농도를 충분히 확보하기 위하여 상기 n형 영역(16) 내에만 질소 이온 영역(42)을 형성함으로써, NMOS 트랜지스터에는 악영향을 미치지 않고 상기 제1 게이트 절연막(52) 내의 질소 농도를 필요한 만큼 증가시킬 수 있다. 그 결과, NMOS 트랜지스터 및 PMOS 트랜지스터 모두 최적의 동작 특성을 나타내는 CMOS 트랜지스터를 형성하는 것이 가능하다.
도 5g를 참조하면, 상기 제1 및 제2 게이트 절연막(52, 54)이 형성된 결과물상에 통상의 방법에 의하여 게이트 전극(62, 64) 및 소스/드레인 영역(72a, 72b, 74a, 74b)을 형성하여 고질소농도의 게이트 절연막(52a)을 포함하는 PMOS 트랜지스터(82)와 저질소농도의 게이트 절연막(54a)을 포함하는 NMOS 트랜지스터(84)를 형성한다. 그 후, 인터커넥션(interconnection) 형성 공정을 거쳐서 CMOS 트랜지스터를 완성한다.
상기한 바와 같이, 본 발명에 의하면 CMOS 트랜지스터를 형성하기 위하여 먼저 PMOS 트랜지스터가 형성될 n형 영역 내에서만 반도체 기판의 표면에 인접하도록 질소 이온 영역을 형성한 후, n형 영역 및 p형 영역에서 동일한 조건으로 질소를 함유하는 산화막으로 이루어지는 게이트 절연막을 형성한다. 그 결과, PMOS 트랜지스터가 형성되는 n형 영역에서는 상기 질소 이온 영역으로부터 확산되는 질소 이온에 의하여 p형 영역에서보다 높은 질소 농도를 가지는 게이트 절연막이 얻어진다.
따라서, PMOS 트랜지스터에서는 게이트 절연막 내의 비교적 높은 질소 농도에 의하여 PMOS 트랜지스터의 게이트 절연막을 강화시킬 수 있는 동시에, NMOS 트랜지스터에서는 게이트 절연막 내의 질소 농도를 상대적으로 낮춤으로써, NMOS 트랜지스터에서 질소 농도 증가에 따른 동작 특성 저하를 방지할 수 있다. 즉, 본 발명에 의하면 NMOS 트랜지스터에서는 동작 특성에 악영향을 미치지 않도록 최소한의 질소 농도를 가지는 게이트 절연막을 형성하여 게이트 절연막과 실리콘 기판 사이의 계면 특성을 강화하는 동시에, PMOS 트랜지스터에서는 게이트 절연막 내의 질소 농도를 필요한 만큼 증가시켜서 게이트 절연막의 신뢰성을 확보할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (15)

  1. n형 영역에서 p형 채널을 형성하는 트랜지스터와, p형 채널을 형성하는 트랜지스터와, p형 영역에서 상기 n형 채널을 형성하는 트랜지스터를 갖춘 반도체 기판과,
    상기 n형 영역의 표면상에 형성되고, 질소가 제1 농도로 함유된 산화막으로 이루어지는 제1 게이트 절연막과,
    상기 p형 영역의 표면상에 형성되고, 질소가 0보다 크고 상기 제1 농도보다 더 낮은 제2 농도로 함유된 산화막으로 이루어지는 제2 게이트 절연막과,
    상기 n형 영역 내에서 상기 반도체 기판과 상기 제 1 게이트 절연막과의 계면에 근접하여 형성되고, 질소 이온이 주입되어 있는 질소 이온 영역을 포함하는 것을 특징으로 하는 반도체소자.
  2. (a) 반도체 기판의 활성 영역에 PMOS 트랜지스터를 형성하기 위한 n형 영역과 NMOS 트랜지스터를 형성하기 위한 p형 영역을 형성하는 단계와,
    (b) 상기 n형 영역 내에서 상기 반도체 기판의 표면에 인접한 영역에 질소 이온 영역을 형성하는 단계와,
    (c) 상기 질소 이온 영역이 형성된 반도체 기판상의 상기 n형 영역 및 p형 영역을 질소 및 산소의 혼합 가스 분위기에서 동시에 산화시켜서, 상기 n 형 영역에서는 비교적 높은 농도의 질소를 함유하고, 상기 p형 영역에서는 비교적 낮은 농도의 질소를 함유하는 산화막으로 이루어지는 게이트 절연막을 형성하는 단계를 포함하고,
    상기 단계 (b)에서, 상기 질소 이온 영역을 형성하는 단계는
    (b-1) 상기 반도체 기판의 상면에 희생 산화막을 형성하는 단계와,
    (b-2) 상기 n형 영역 위에 형성된 희생 산화막만을 노출시키는 마스크 패턴을 형성하는 단계와,
    (b-3) 상기 마스크 패턴을 이온 주입 마스크로 하여 상기 n형 영역 내에 질소 이온을 주입하여 상기 반도체 기판의 n형 영역과 상기 희생 산화막과의 계면에 인접하게 질소 이온 영역을 형성하는 단계와,
    (b-4) 상기 마스크 패턴 및 희생 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 단계 (b-1)에서, 상기 희생 산화막은 80 ∼ 250Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서, 상기 단계 (b-3)에서 질소 이온은 1×1013∼ 5×1015이온/cm2의 도즈량으로 이온 주입되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제3항에 있어서, 상기 단계 (b-3)에서 질소 이온은 10 ∼ 50 KeV의 에너지로 주입되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제2항에 있어서, 상기 단계 (c)에서 상기 혼합 가스 분위기에서의 산화 단계전에,
    상기 질소 이온 영역이 형성된 결과물 전면을 순수한 산소 분위기에서 산화시켜서 상기 게이트 절연막의 제1 두께 부분을 형성하는 단계를 더 포함하고,
    상기 제1 부분이 형성된 결과물 전면에 대하여 상기 혼합 가스 분위기에서 산화 단계를 행하여 상기 게이트 절연막의 상기 제 1두께 부분 위에 제2 두께 부분을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서, 상기 순수한 산소 분위기에서의 산화는 습식 산화 방법에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제6항에 있어서, 상기 순수한 산소 분위기의 산화는 건식 산화 방법에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제6항에 있어서, 상기 제2 두께 부분은 N2O 분위기에서의 산화에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제6항에 있어서, 상기 제1 두께 부분은 상기 게이트 절연막의 전체 두께의 적어도 70%의 두께를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제6항에 있어서, 상기 혼합 가스 분위기에서의 산화단계에서 상기 혼합 가스중 질소 5% 이하의 원자비로 함유된 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제2항에 있어서, 상기 단계 (c)에서 상기 게이트 절연막은 10 ∼ 100Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제6항에 있어서, 상기 제2 두께 부분은 상기 게이트 절연막의 전체 두께의 30% 이하의 두께를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제2항에 있어서, 상기 단계 (a) 후 상기 단계 (b) 전에
    상기 PMOS 트랜지스터 및 NMOS 트랜지스터의 스레숄드 전압을 조정하기 위하여 불순물 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서, 상기 불순물 이온은 비소 및 인으로 이루어지는 군에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
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