KR100270776B1 - 반도체장치및그제조방법 - Google Patents

반도체장치및그제조방법 Download PDF

Info

Publication number
KR100270776B1
KR100270776B1 KR1019980001881A KR19980001881A KR100270776B1 KR 100270776 B1 KR100270776 B1 KR 100270776B1 KR 1019980001881 A KR1019980001881 A KR 1019980001881A KR 19980001881 A KR19980001881 A KR 19980001881A KR 100270776 B1 KR100270776 B1 KR 100270776B1
Authority
KR
South Korea
Prior art keywords
insulating layer
nitride oxide
layer
gate electrode
gate insulating
Prior art date
Application number
KR1019980001881A
Other languages
English (en)
Other versions
KR19980079644A (ko
Inventor
미쓰아끼 호리
나오요시 타무라
Original Assignee
아끼구사 나오유끼
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼구사 나오유끼, 후지쯔 가부시끼가이샤 filed Critical 아끼구사 나오유끼
Publication of KR19980079644A publication Critical patent/KR19980079644A/ko
Application granted granted Critical
Publication of KR100270776B1 publication Critical patent/KR100270776B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Abstract

본 발명은 반도체 기판상에 형성된 질화산화물로 된 게이트 절연층과, 게이트 절연층상에 형성된 게이트 전극과, 게이트 전극의 양측의 반도체 기판에 형성되어 불순물을 함유하는 소스/드레인 영역과, 반도체 기판 표면중 소스/드레인 영역을 덮고 또한 게이트 절연층과는 다른 층 두께 방향의 질소 농도 분포를 갖는 질화산화 절연층을 갖는 반도체 장치에 관한 것이다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치와 그 제조 방법에 관한 것으로, 보다 구체적으로는 MIS(metal insulator semiconductor)형 전계 효과 트랜지스터를 갖는 반도체 장치의 제조 방법에 관한 것이다.
최근의 반도체 소자의 미세화, 고집적화에 의해 게이트 절연층의 박막화가 진행되고 있고, 이것에 수반하여 반도체 소자의 핫 캐리어(hot carrier) 내성의 저하 및 전계 효과 트랜지스터의 게이트 전극 구성 재료에 함유되는 불순물이 기판을 관통한다는 문제가 있다.
MIS형 전계 효과 트랜지스터 예컨대, PMOS 트랜지스터는 일반적으로 도 1a ∼ 도 1d에 나타낸 바와 같은 공정을 거쳐 형성된다.
먼저 도 1a에 나타낸 바와 같이 실리콘 기판(101)의 소자 분리 영역의 표면을 선택 산화하여 소자 분리용 산화층(local oxidation of silicon: LOCOS)(102)을 형성하고, 그 다음에 소자 분리용 산화층(102)으로 둘러쌓인 소자 형성 영역에 n형 불순물을 도입하여 n형 웰(103)을 형성하고, 그 다음에 실리콘 기판(101) 표면의 소자 형성 영역을 열산화하여 SiO2로 된 절연층(104)을 형성한다.
다음에, 절연층(104) 및 소자 분리용 산화층(102)상에 다결정 실리콘층을 형성한 후에, 그 다결정 실리콘층을 포토리쏘그래피(photolithography)에 의해 패턴(pattern)화하여 도 1b에 나타낸 바와 같이 게이트 전극(105)을 형성한다.
그 후에, 이온 주입법 등에 의해 붕소 등의 p형 불순물을 게이트 전극(105)과 실리콘 기판(101)에 도입하고, 이것에 의해 게이트 전극(105)의 도전율을 높게하는 동시에 게이트 전극(105)의 양측에 저농도의 불순물 확산층(106s, 106d)을 형성한다.
다음에, 도 1c에 나타낸 바와 같이, 게이트 전극(105) 측면에 절연성 사이드 월(side wall)(107)을 형성한 후에 게이트 전극(105) 및 사이드 월(107)을 마스크(mask)로 사용하여 게이트 전극(105)의 측면에 고농도의 불순물 확산층(108s, 108d)을 형성한다. 이 고농도의 불순물 확산층(108s, 108d)과 저농도의 불순물 확산층(106s, 106d)으로 LDD(lightly doped drain) 구조의 소스 영역(109s)과 드레인 영역(109d)이 구성된다.
그런데, 게이트 전극(105) 아래의 절연층(104)의 재료로서 얇은 실리콘 산화층을 사용하고 있지만, 도 1b 및 도 1d에 나타낸 바와 같이 불순물로서 붕소를 실리콘 기판(101)에 이온 주입하면, 그 불순물이 게이트 전극(105)과 절연층(104)을 관통하여 n형 웰(103)의 표층의 n형 불순물 농도를 저하시킨다. 이 결과, 저농도의 p형 불순물 확산층(106s, 106d)과 n형 웰(103)에 의한 pn접합은 실질적으로 기판 표면 보다도 깊은 부분에서 발생하게 된다.
한편, MOS 트랜지스터에서는 미세화가 진행됨에 따라 기판 표면의 절연층의 핫 캐리어 내성이 한층 더 향상될 것이 요구되어 오고 있다.
이러한 사정으로부터 게이트 전극 아래의 절연층으로서 질화산화 실리콘(SiON)층을 사용함으로써, 질화산화 실리콘층에 의해 게이트 전극 아래의 반도체 기판으로의 붕소 이온의 관통을 방지한다는 보고가 있고, 또 반도체 기판중의 소스 영역 및 드레인 영역의 상면에 질화산화층을 형성하여 핫 캐리어 내성을 향상시킨다는 보고가 있다.
이와 같이 질화산화 실리콘층을 사용하는 주된 두가지 목적을 동시에 달성하기 위해서는, 반도체 기판의 주면상에 게이트 절연층으로서 형성되는 질화산화 실리콘층을 그대로 소스 영역 및 드레인 영역의 피복막으로서 사용한다.
그와 같이 드레인 영역상에 피복막으로서 질화산화 실리콘층을 형성하면, 피복막으로서 열산화 실리콘층을 형성하는 경우에 비하여 드레인 애벌랜치(avalanche) 핫 캐리어 내성이 강해진다. 그리고, 그와 같은 효과를 높이는 경우에는 질화산화 실리콘층중의 질소 농도를 높게 할 필요가 있다.
게이트 전극 아래의 절연층에 질소가 과다하게 함유되어 있으면, 트랩(trap)된 정공 또는 전자의 수가 많게 되고, 또한 채널 핫 전자(channel hot electron) 또는 채널 핫 정공(channel hot hole)의 내성이 저하된다.
게이트 아래의 산화막에 과다하게 질소가 함유되어 있는 경우에는 질소가 함유되지 않은 경우에 비해 트랜지스터 특성의 임계치를 음의 방향으로 크게 이동시키게 된다.
이러한 문제에 대해 예컨대, 특개평 5-211330호 공보에 있어서는 전계 효과 트랜지스터의 소스/드레인 영역의 질화산화 실리콘층의 질소 농도를 게이트 전극 아래의 질화산화 실리콘층의 질소 농도 보다도 높게 함으로써, 핫 캐리어 내성을 향상시키고 또한 낮은 게이트 전압으로도 전류 구동률을 크게 할 수 있다는 것이 기재되어 있다.
그러나, 게이트 전극 바로 아래의 절연층의 질소 농도가 충분히 높지 않으면 게이트 전극 및 절연층의 붕소 이온의 관통을 방지할 수 없으므로, 게이트 절연층을 구성하는 질화산화 실리콘층의 질소 농도를 소스/드레인 영역의 질화산화 실리콘층의 질소 농도 보다도 낮게 하는 것은 바람직하지 않다.
이상과 같이 종래의 MOS 트랜지스터 기술에서는, 게이트 전극으로부터 실리콘 기판으로의 관통을 방지하고 전압 임계치의 이동량을 적게 하여, 소스/드레인 영역에서의 애벌랜치 핫 캐리어 내성을 강하게 하고 트랜지스터 특성의 저하를 방지하는 것을 동시에 달성할 수 있는 구조가 존재하지 않았다.
도 1a ∼ 1d는 종래의 일반적인 MOS 트랜지스터의 제조 공정을 나타내는 단면도.
도 2a ∼ 2d는 본 발명의 실시 형태에 관한 MOS 트랜지스터의 제 1 공정을 나타내는 단면도.
도 3a ∼ 3d는 본 발명의 실시 형태에 관한 MOS 트랜지스터의 제 2 공정을 나타내는 단면도.
도 4는 본 발명의 실시 형태에 관한 MOS 트랜지스터의 게이트 절연층으로 사용되는 질화산화층의 구성 원소의 농도 분포를 나타내는 도면이고, 종축은 대수 눈금이고 횡축은 비례 눈금이다.
도 5a ∼ 도 5d는 MOS 트랜지스터의 게이트 절연층과 소스/드레인 영역 피복 절연층의 형성 공정을 나타내는 단면도.
도 6은 본 발명의 실시 형태에 관한 MOS 트랜지스터의 소스/드레인 영역을 덮은 제 1 질화산화층의 구성 원소의 농도 분포를 나타내는 도면이고, 종축은 대수 눈금이고 횡축은 비례 눈금이다.
도 7은 본 발명의 실시 형태에 관한 MOS 트랜지스터의 소스/드레인 영역을 덮은 제 2 질화산화층의 구성 원소의 농도 분포를 나타내는 도면이고, 종축은 대수 눈금이고 횡축은 비례 눈금이다.
도 8은 본 발명의 실시 형태에 관한 MOS 트랜지스터의 소스/드레인 영역을 덮은 제 3 질화산화층의 구성 원소의 농도 분포를 나타내는 도면이고, 종축은 대수 눈금이고 횡축은 비례 눈금이다.
도 9a는 SiO2층과 질소가 편석한 4 종류의 SiON층의 각각에 주입 조건을 변화시켜 붕소 이온 주입한 후의 MOS 트랜지스터의 임계치의 변화를 나타내는 특성도, 도 9b는 막 두께 방향으로 질소가 광범하게 분포하는 SiON층에 주입 조건을 변화시켜 붕소를 이온 주입한 후의 MOS 트랜지스터의 임계치의 변화를 나타내는 특성도이고, 도 9a 및 도 9b의 종축 및 횡축은 비례 눈금이다.
도 10은 본 발명의 실시 형태에 관한 MOS 트랜지스터의 게이트 절연층으로서 사용되는 막 두께 4.3 nm의 질화산화층의 구성 원소의 농도 분포를 나타내는 도면이고, 종축은 대수 눈금이고 횡축은 비례 눈금이다.
본 발명의 목적은 핫 캐리어 내성을 높게 하고, 불순물 이온의 게이트 절연층으로부터의 관통을 방지하고, 소스/드레인 영역에서의 애벌랜치 핫 캐리어 내성을 강하게 하고, 트랜지스터의 구동 전압의 임계치의 산포를 적게 하고, 또한 트랜지스터 특성의 향상을 동시에 도모하는 MIS 트랜지스터를 갖는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명에 의하면 MIS 트랜지스터의 반도체 기판과 게이트 전극간의 게이트 절연층으로서 사용하는 제 1 질화산화층내의 막 두께 방향의 질소 농도 분포와, 게이트 전극과 소스/드레인 영역사이에 개재시키는 절연층으로 된 제 2 질화산화층내의 막 두께 방향의 질소 농도 분포를 다르게 했다.
본 발명자들은 MIS 트랜지스터의 임계치의 이동량, 불순물 이온의 관통 방지, 핫 캐리어 내성은 각각 실리콘 기판과 게이트 절연층의 경계에서의 질소 농도나 질소 농도 분포에 크게 의존하고 있고, 다량의 질소의 도입은 로트(lot)간의 트랜지스터 특성의 산포도 커지는 요인으로 되는 것을 발견하고, 질소 농도의 막 두께 방향의 분포를 조정함으로써 MIS 트랜지스터 특성을 향상시키는 최적의 절연막이 존재하는 것을 실험에 의해 확인하였다.
예컨대, 제 1 질화산화층으로서는 완만하게 질소 농도 분포가 막 두께 방향으로 변화하는 것이나, 제 1 질화산화층으로서 전극과의 경계에 질소가 편석한 것이 있다. 또한 제 2 질화산화층으로서는 제 2 질화산화층과 반도체 기판의 계면에 질소가 편석된 것이 있다. 질소 농도가 완만하게 변화한다는 것은 제 1 질화산화층과 반도체 기판의 계면 근방에서의 질소 농도가 막 두께 방향으로 거의 변화하지 않거나 실질적으로 균일한 경우도 포함하는 개념이다.
이것에 의해, 제 1 질화산화층에서의 질소 농도 분포에 의해 불순물 이온 주입시에 불술물이 관통하기 어렵고 또한 캐리어 트랩이 적어지는 동시에, 제 2 질화 실리콘층에서의 질소 농도 분포에 의해 핫 캐리어 내성을 향상시킬 수 있다.
핫 캐리어 내성을 향상시키기 위해서는 게이트 전극과 소스/드레인 영역간의 절연막의 질소 함유량을 크게 하는 것이 좋다.
또한 게이트 절연층의 질소 농도 분포를 완만하게 변화시키는 동시에 소스/드레인 영역을 덮는 절연층으로서 산화 실리콘층을 사용하여도 좋고, 이것에 의하면 게이트 전극의 가장자리부에서의 내압 열화가 실리콘 절연층에 의해 방지되고, 또한 안정한 막 두께를 얻을 수 있으므로, LDD 구조의 소스/드레인 영역의 얕은 불순물 확산층의 깊이를 안정화할 수 있다.
또한 MIS 트랜지스터의 기판의 재료로서는 실리콘, 게르마늄 등의 단원소의 반도체로 구성된 것 뿐만 아니라, 화합물 반도체로 구성된 것도 포함한다.
이하 본 발명의 실시 형태를 도면을 참조하여 설명한다.
[실시예]
먼저, 소스/드레인 영역에 LDD 구조를 채용하지 않은 MOS 트랜지스터의 제조 공정을 제 1 예로서, LDD 구조의 소스/드레인 영역을 갖는 MOS 트랜지스터의 제조 공정을 제 2 예로서 설명한다.
[제 1 예]
도 2a ∼ 2d는 LDD 구조를 갖지 않는 소스 영역과 드레인 영역을 갖는 MOS 트랜지스터의 형성 공정을 나타내는 단면도이다.
먼저, 도 2a에 나타낸 상태가 될 때 까지의 공정을 설명한다.
실리콘(반도체) 기판(1)상에는 선택산화법으로 층 두께 250 nm의 소자 분리용 산화층(2)이 형성되어 있고, 소자 분리용 산화층(2)으로 둘러쌓인 영역은 소자 형성 영역(A)으로 되어 있다.
이 소자 형성 영역(A)에는 소자 분리용 산화층(2)을 마스크로 하여 인, 비소 등의 n형 불순물이 도입되고, 이것에 의해 실리콘 기판(1)의 소자 형성 영역(A)에는 N 웰(3)이 형성되어 있다.
다음에, 실리콘 기판(1)을 종형 확산로(나타내지 않음)내에 넣고, 그 중에서 950 ℃의 산화질소(N2O) 가스 분위기에 실리콘 기판(1) 표면을 노출시킴으로써 실리콘 기판(1) 표면의 소자 형성 영역(A)에 층 두께 6 nm의 제 1 질화산화 실리콘층(4)을 형성한다.
그 후, 실리콘 기판(1)의 제 1 질화산화 실리콘층(4) 및 소자 분리용 산화층(2)상에 다결정 실리콘층을 CVD에 의해 180 nm의 두께로 성장시킨다. 계속하여, 다결정 실리콘층을 포토리쏘그래피에 의해 패턴화하고, 이것에 의해 소자 형성 영역(A)의 중앙을 통과하는 게이트 전극(5)을 형성한다. 소자 형성 영역(A) 중 게이트 전극(5)의 양측 영역은 후의 공정에서 각각 소스/드레인 영역으로 된다.
다음에, 급속 열처리 장치(rapid thermal annealing apparatus)(나타내지 않음)의 체임버(chamber)내에 실리콘 기판(1)을 넣은 상태에서 그 체임버내를 850 ℃의 암모니아(NH3) 가스를 함유하는 분위기로 설정하고, 그 분위기내에서 실리콘 기판(1)을 60 초간 노출시킨 후에 체임버내의 가스를 질소(N2)로 치환한다.
그 NH3가스에 의하면 도 2b에 나타낸 바와 같이, 게이트 전극(5)의 양측의 제 1 질화산화 실리콘층(4)의 질소 농도가 높아진다. 고질소 농도부를 제 2 질화산화 실리콘층(4a)으로 한다.
그 후에, 체임버내의 질소 가스를 N2O 가스로 치환하고, 그 상태에서 체임버내의 온도를 900 ℃로 상승시키고, 도 2c에 나타낸 바와 같이 실리콘 기판(1)을 그 분위기내에 넣어 60초간 유지한다.
여기까지의 공정에 있어서는 NH3의 분위기의 온도나 처리시간을 변화시킴으로써, 게이트 전극(5)의 양측의 제 2 질화산화 실리콘층(4a)의 질소 농도를 제어할 수 있고, 또한 제 2 질화산화 실리콘층(4a)과 실리콘 기판(1)의 계면 부분에서 국소적으로 질소 농도를 제어할 수 있다. 그 계면에서는 질소와 실리콘의 결합이 용이하게 되기 때문이다.
즉, 게이트 전극(5)의 양측에 있는 제 2 질화산화 실리콘층(4a) 및 실리콘 기판(1)중의 질소 농도의 피크(peak)는 제 2 질화산화 실리콘층(4a)과 실리콘 기판(1)의 계면 근처에 존재하도록 제어한다. 이것에 의해, 게이트 전극(5)의 양측의 제 2 질화산화 실리콘층(4a)중의 질소 농도 분포가 게이트 전극(5)의 바로 아래에 있는 제 2 질화산화 실리콘층(게이트 절연층)(4)중의 질소 농도 분포와 다르게 된다.
또한, 도 2c에 나타낸 바와 같이 NH3가스를 N2O로 치환한 후의 두 번째 질화산화처리는 주로 NH3가스의 분위기에서 제 2 질화산화 실리콘층(4a)에 도입된 수소 원소를 제거할 목적으로 행하고 있다.
다음에, 게이트 전극(5) 및 소자 분리용 산화층(2)을 마스크로 사용하여, 붕소 등의 p형 불순물을 게이트 전극(5) 양측의 실리콘 기판(1)에 도입하고, 이것에 의해 p형 소스 영역(6s) 및 드레인 영역(6d)을 형성한다. 2개의 불순물 확산층(6s, 6d)의 단부는 게이트 전극(5) 아래의 가장자리부로 퍼진 제 2 질화산화 실리콘층(4a)으로 덮여지게 된다.
그 후에, 특히 나타내지는 않았지만, 전체적으로 층간 절연층을 형성하고 이어서 층간 절연층에 콘택트 홀(contact hole)을 형성하고, 층간 절연층상에 형성하는 배선을 콘택트 홀을 통하여 소스 영역(6s), 드레인 영역(6d), 또는 게이트 전극(5)에 접속하게 된다.
[제 2 예]
다음에, 소스 영역 및 드레인 영역으로서 LDD 구조의 불순물 확산층을 채용하는 MOS 트랜지스터의 제조 공정에 대하여 설명한다.
먼저, 제 1 예와 마찬가지로 실리콘 기판(1)의 소자 형성 영역(A)의 표면에 제 1 질화산화 실리콘층(4)을 형성하고, 그 다음에 실리콘 기판(1)의 소자 형성 영역(A)에 게이트 전극(5)을 형성한 후에, 도 3a에 나타낸 바와 같이 게이트 전극(5) 및 소자 분리용 산화층(2)을 마스크로 사용하여 p형 불순물을 실리콘 기판(1)에 도입하여 얕은 저농도의 불순물 확산층(7s, 7d)을 형성한다.
그 후에, 도 3b에 나타낸 바와 같이, 제 1 질화산화 실리콘층(4)과 저농도의 불순물 확산층(실리콘 기판)(7s, 7d)의 계면 근방에 질소의 피크가 존재하도록, 제 1 예와 같은 조건에서 제 1 질화산화 실리콘층(4) 주위의 분위기를 NH3와 N2와 N2O의 순서로 변화시켜 게이트 전극(5)의 양측의 제 1 질화산화 실리콘층(4)의 일부로 질소를 도입한다. 여기에서, 제 1 질화산화 실리콘층(4)중 질소를 증가시킨 부분을 제 2 질화산화 실리콘층(4b)으로 한다. 이 제 2 질화산화 실리콘층(4b)은 게이트 전극(5) 아래의 가장자리부에도 퍼지도록 형성하여, 이것에 의해 저농도의 불순물 확산층(7s, 7d)의 단부를 덮게 된다.
이것에 의해, 게이트 전극(5) 양측의 제 2 질화산화 실리콘층(4b)중의 질소 농도 분포는 게이트 전극(5)의 바로 아래에 있는 제 1 질화산화 실리콘층(게이트 절연층)(4)중의 질소 농도 분포와 다르게 된다.
다음에, CVD에 의해 SiO2층을 전체에 성장시켜 게이트 전극(5) 및 실리콘 기판(1)을 SiO2로 덮는다.
다음에, 반응성 이온 에칭에 의해 SiO2층을 수직 방향으로 에칭함으로써, 도 3c에 나타낸 바와 같이 게이트 전극(5)의 측부의 SiO2층을 절연성의 사이드 월(8)로서 남긴다.
그 후에, 도 3d에 나타낸 바와 같이 게이트 전극(5) 및 사이드 월(8)을 마스크로 하여 p형 불순물을 실리콘 기판 1에 도입하고, 게이트 전극(5) 및 사이드 월(8) 외측의 실리콘 기판(1)에 깊은 고농도의 불순물 확산층(9s, 9d)를 형성한다. 이와 같은 고농도의 불순물 확산층(9s, 9d)과 상술한 저농도의 불순물 확산층(7s, 7d)에 의해 LDD 구조의 소스 영역(10s) 및 드레인 영역(10d)을 구성한다.
그 후에, 특히 나타내지는 않았지만, 층간 절연층을 형성하고, 그 후에 층간 절연층에 콘택트 홀을 형성하고, 층간 절연층상에 배선을 콘택트 홀을 통하여 소스 영역(10s), 드레인 영역(10d) 또는 게이트 전극(5)에 접속한다.
또한, 상술한 제 1 예 및 제 2 예에서는 게이트 전극(5)의 양측에 있는 제 1 질화산화 실리콘층(4)을 제거하지 않는 공정을 설명하였지만, 게이트 전극(5)을 형성한 후에, 게이트 전극(5)의 양측의 제 1 질화산화 실리콘층(4)을 제거하고, 그 후에 실리콘 기판(1)의 표면에 다시 제 1 질화산화 실리콘층(4)을 성장하도록 하여도 좋다.
또한, 상술한 예에 있어서, 실리콘 기판과 질화산화 실리콘층의 계면에 질소 농도의 피크를 부여하기 위해서 급속 열처리 장치의 노(爐)내에서 NH3가스 분위기에 질화산화 실리콘층을 노출시키고, 그 후에 NH3가스를 N2가스로 치환한 후에 질화산화 실리콘층을 N2O가스로 노출시키는 방법을 채용한다.
그러나, 기타 방법을 채용하여도 좋다. 예컨대, 급속 열처리 장치에서 N2O 가스 분위기에서 처리하는 방법과, NO 가스 분위기에서 처리하는 방법을 사용하여도 좋다. 이 경우, 급속 열처리 장치 대신에 종형 확산로를 사용하여도 좋다.
이상 2개의 MOS 트랜지스터의 제조 공정에 대하여 설명하였지만, 이들의 제조 공정에 있어서 종래와 다른 점은 게이트 절연층을 구성하는 제 1 질화산화 실리콘층(4)과 소스/드레인 영역을 덮은 제 2 질화산화 실리콘층(4a, 4b)의 질소 분포를 다르게 한 것이다.
그리고 이하에서는 상술한 제 1 질화산화 실리콘층(4)과 제 2 질화산화 실리콘층(4a, 4b)의 질소 분포에 대하여 설명한다.
(i) 먼저, 도 2a와 마찬가지로 종형 확산로를 사용하여 N2O 가스를 함유하는 온도 950 ℃의 분위기에서 제 1 질화산화 실리콘층을 실리콘 기판상에 6 nm 두께로 형성하고, 이것을 SIMS 분석한 결과, 도 4에 나타낸 분석 결과를 얻었다. 이 질화산화 실리콘층에서는 질소의 농도 분포가 완만하게 변화하고 있는 것을 알 수 있다. 제 1 질화산화 실리콘막은 실리콘 기판의 표면으로부터 위로 3 nm 이상에서는 1 × 103c/nm 이하의 비율로 변화하고 있다.
(ii) 다음에, 종형 확산로를 사용하여 희석 산소 분위기중에서 막 두께 약 5.3 nm의 산화 실리콘으로 된 절연층(14)을 형성하고(도 5a), 그 후에 급속 열처리 장치를 사용하여 절연층(14)을 NH3가스를 함유하는 분위기에 노출시켜 절연층(14)을 산화질화 실리콘층으로 변화시키고(도 5b), 그 후에 급속 열처리 장치의 노내의 NH3가스를 N2가스로 치환한(도 5c) 후에, 그 노내에 NO2가스를 도입하여 900 ℃로 산화질화 실리콘층을 60초간 그 분위기에 노출시켜 절연층(14)중의 수소를 제거하고(도 5d), 그 후에 산화질화 실리콘으로 된 절연층(14)을 SIMS 분석하였다. 그 SIMS 분석에 의해 도 6 ∼ 도 8에 나타낸 바와 같은 분석 결과를 얻었다.
도 6 ∼ 도 8은 NH3가스를 함유하는 가스 분위기에 SiO2절연층(14)을 노출할 때의 온도를 750 ℃, 800 ℃, 850 ℃로 변화시킨 경우의 차이를 나타내고 있다.
SIMS 분석한 산화질화 실리콘 절연층(14)에서는 그 내부의 질소 농도 분포의 층 두께 방향의 변화가 도 4에 비하여 크고, 또한 실리콘 기판(1)과 질화산화 실리콘 절연층(14)의 계면에 날카로운 피크를 갖고 있는 것에 특징이 있다. 또한, NH3가스 분위기중의 온도를 높게할수록 질소 함유량이 커져 그 계면에서의 질소 농도가 크게 되는 것을 알 수 있다.
도 4, 도 6 ∼ 도 8에서 깊이 0 nm로부터 계면까지는 절연층(14)이 존재하고, 이것 이상의 깊이는 실리콘 기판(1)을 나타내고 있다.
(iii) 다음에, 제 1 및 제 2 질화산화 실리콘(4, 4a)의 질소 분포의 차이가 MOS 트랜지스터에 어떠한 영향을 미치는가를 실험 결과에 기초하여 상세히 설명한다.
질화산화 실리콘층중의 질소 농도와 그 분포가 p형 MOS 트랜지스터의 전압 임계치에 어떠한 영향을 미치는가를 또한 게이트 전극의 아래쪽에서의 붕소 이온 주입의 기판으로의 관통 방지에 어떠한 영향을 미치는가를 조사했다. 이 조사에 있어서는 게이트 절연층으로서 일반적으로 사용하고 있는, 질소를 함유하지 않는 산화 실리콘층도 비교 대상에 포함하고 있다.
실험하기 위해 사용한 복수의 p형 MOS 트랜지스터의 게이트 절연층은 성층 조건의 차이에 따라 6 종류를 사용했다.
제 1 MOS 트랜지스터의 게이트 절연층은 종형 확산로에서 N2O 가스를 함유하는 950 ℃의 분위기에서 실리콘 기판 표면에 층 두께 6 nm로 형성한 질화산화 실리콘층으로 된다. 이 질화산화 실리콘층의 질소농도 분포는 도 4와 같다.
제 2 MOS 트랜지스터의 게이트 절연층은 종형 확산로에서 희석 산소 분위기에서 실리콘 기판 표면에 층 두께 6 nm로 성형한 질소를 함유하지 않는 순수한 산화 실리콘층이다.
제 3 MOS 트랜지스터의 게이트 절연층은 급속 열처리 장치의 노내의 N2O가스를 함유하는 1000 ℃의 분위기에 실리콘 기판 표면의 층 두께 5 nm의 산화 실리콘(SiO2)층을 60초간 노출시킴으로써, 그 산화 실리콘층을 질화산화 실리콘층으로 변화시킨 것이다. 이 경우 질화산화 실리콘층의 층 두께는 질소와 실리콘의 화합에 의해 6 nm로 증가하였다.
제 4 MOS 트랜지스터의 게이트 절연층은 급속 열처리 장치의 노내의 NH3가스를 함유하는 750 ℃의 분위기에 실리콘 기판 표면의 층 두께 5.3 nm의 산화 실리콘층을 노출시키고, 이어서 그 분위기내의 가스를 N2로 치환한 후에 그 분위기내에 N2O 를 도입하여 900 ℃의 온도로 질화산화 실리콘층을 노출시킨 공정을 거친 층으로 된다. 이 경우 최종적으로 얻은 질화산화 실리콘층의 층 두께는 질소와 실리콘의 화합에 의해 6 nm로 증가하였다. 그 질화산화 실리콘층의 질소 농도 분포는 거의 도 6과 같다.
제 5 MOS 트랜지스터의 게이트 절연층은 급속 열처리 장치의 노내의 NH3가스를 함유하는 800 ℃의 분위기에 실리콘 기판 표면의 층 두께 5.3 nm의 산화 실리콘층을 노출시키고, 그 후에 제 4 MOS 트랜지스터의 게이트 절연층의 제작시와 같은 조건에서 N2O 가스, N2O 가스중에 차례로 노출시킴으로써 얻은 층 두께 6 nm의 질화산화 실리콘층으로 된다. 그 질화산화 실리콘층의 질소 농도 분포는 거의 도 7과 같다.
제 6 MOS 트랜지스터의 게이트 절연층은 급속 열처리 장치내의 NH3가스를 함유하는 850 ℃의 분위기에 실리콘 기판 표면의 층 두께 5.3 nm의 산화 실리콘층을 노출시키고, 그 후에 제 4 MOS 트랜지스터의 게이트 절연층의 제작시와 같은 조건에서 N2가스와 N2O 가스중에 차례로 노출시킴으로써 얻은 층 두께 6 nm의 질화산화 실리콘층으로 된다. 그 질화산화 실리콘층의 질소 농도 분포는 거의 도 8과 같다.
이상과 같은 게이트 절연층을 형성한 후에 게이트 전극을 형성하고, 또한 실리콘 기판에 붕소를 이온 주입하는 공정을 거쳐 형성한 제 1 ∼ 제 6 MOS 트랜지스터의 전압 임계치를 측정했다. 그 이온 주입은 제 1 ∼ 제 6 MOS 트랜지스터에 대해 붕소 이온(B+)과 불화 붕소 이온(BF2 +)의 2 종류로 행하였다.
B+의 이온 주입 조건(이하, 제 1 주입 조건이라 한다)은 게이트 전극 아래의 층 두께 6 nm의 순수한 산화 실리콘층을 붕소 이온이 관통하지 않는 조건이고, 가속 에너지를 9 keV, 도우즈(dose) 양을 2 × 1015atoms/cm2으로 했다. 즉, 제 2 MOS 트랜지스터의 성형 공정에서 B+를 이온 주입하는 경우에 그 불순물이 게이트 전극 아래의 실리콘 기판에 도달하지 않는 조건이다.
또한, BF2 +의 이온 주입 조건(이하, 제 2 주입 조건이라 한다)은 게이트 전극 아래의 층 두께 6 nm의 순수한 산화 실리콘층을 붕소 이온이 관통하지 않는 조건이고, 가속 에너지를 30 keV, 도우즈(dose) 양을 2 × 1015atoms/cm2으로 했다. 즉, 제 2 MOS 트랜지스터의 성형 공정에서 BF2 +를 이온 주입하는 경우에 그 불순물이 게이트 전극 아래의 실리콘 기판으로 침투하는 조건이다.
또한, 그 실험에 사용한 제 1 ∼ 제 6 MOS 트랜지스터의 각각의 게이트 길이(소스ㆍ드레인 방향의 길이)는 0.5 ㎛, 게이트 폭(게이트 길이에 대해 직교하는 방향의 폭)은 5 ㎛, 막 두께는 180 ㎛이고, 게이트 전극에 인가하는 전압은 0.5 V 로부터 -2.5 V 의 범위에서 "온(on)", "오프(off)" 하고, 또한 드레인 전압을 -2.5 V 로 설정하였다. 또한 전압 임계치는 면내에서 200 곳에서 측정하여 그 평균을 구했다.
이것에 의해 도 9a 및 도 9b에 나타낸 바와 같은 결과를 얻었다. 또한, 도 9a 및 도 9b에서, 제 2 주입 조건에서 BF2 +를 이온 주입한 후에 온도 800 ℃에서 실리콘 기판을 60 분간 가열하였다. 이것은 열에 의해 붕소를 확산시킴으로써 붕소가 게이트 절연층을 관통하기 쉽게 하기 위함이다.
게이트 절연층이 순수한 산화 실리콘으로 구성된 경우에는, 당연하지만 질소에 의존하는 게이트 전압의 임계치의 변동은 발생하지 않게 된다. 그러면, 순수한 산화 실리콘층을 게이트 절연층으로 한 제 2 MOS 트랜지스터에서 제 1 주입 조건과 제 2 주입 조건에 의한 전압 임계치 Vth의 영향을 보면, 도 9a의 계면 질소 농도 0 으로 나타낸 바와 같이, 제 2 주입 조건에 의한 쪽이 제 1 주입 조건의 경우 보다도 양측으로 0.4 V 만큼 커졌다. 즉, 게이트 전극 및 게이트 절연층의 붕소 이온의 관통에 의해 전압 임계치에는 0.4 V의 차가 발생한 것을 알 수 있다.
이것에 대해, 제 1 MOS 트랜지스터의 게이트 절연층과 같이, 그 내부에 질소를 함유하고 또한 그 질소 농도가 실리콘 기판(1)의 표면으로부터 내부에 걸쳐서 층 두께 방향으로 완만하게 변화하거나 또는 실질적으로 균일한 경우에는, 제 1 주입 조건과 제 2 주입 조건을 비교하면 도 9b에 나타낸 바와 같이, 전압 임계치 Vth는 동일하여 차가 발생하지 않았다. 즉, 제 2 주입 조건에 의한 결과와 제 1 주입 조건에 의한 결과가 동일하다는 것은 제 2 주입 조건에 의해서도 붕소가 게이트 절연층을 관통하지 않는다는 것을 의미한다.
또한, 게이트 절연층과 기판의 계면에 질소 농도의 피크가 있는 제 3 ∼ 제 6 MOS 트랜지스터를 비교하면, 도 9a의 I ∼ IV에 나타낸 바와 같이, 제 1 주입 조건에서는 게이트 절연층을 구성하는 질화산화 실리콘층중의 질소 농도가 증가함에 따라 전압 임계치가 마이너스 측으로 이동하는 것을 알 수 있다. 또한, 제 3 ∼ 제 6 MOS 트랜지스터를 비교하면 도 9a의 I ∼ IV에 나타낸 바와 같이, 제 2 주입 조건에서는 제 1 주입 조건과 마찬가지로 게이트 절연층을 구성하는 질화산화 실리콘층중의 질소 농도가 커짐에 따라 전압 임계치가 마이너스 측으로 이동하고 있지만, 각각 제 1 주입 조건에 의한 경우보다도 플러스 측으로 이동하고 있다. 플러스 측으로 이동하는 것은 붕소 이온이 게이트 절연층을 관통하여 실리콘 기판으로 들어가기 때문이다.
또한, 실리콘 기판과 질화산화 실리콘층의 경계의 질소 농도를 10 % 이상으로 하고 고농도 질소를 도입하도록 하면, 제 1 주입 조건을 행한 MOS 트랜지스터와 제 2 주입 조건을 행한 MOS 트랜지스터의 각각의 전압 임계치 Vth가 거의 일치하게 된다. 이것은 제 6 MOS 트랜지스터에서 나타나고 있다. 전압 임계치 Vth가 일치한다고 하는 것은 질화산화 실리콘층의 붕소 관통이 방지되는 것을 의미한다.
이것에 대해, 제 1 MOS 트랜지스터에서는 도 9b에 나타낸 바와 같이 붕소를 제 1 주입 조건으로 이온 주입하거나 제 2 주입 조건으로 이온 주입하여도 같은 전압 임계치 Vth를 얻는다. 제 1 주입 조건으로 이온 주입한 MOS 트랜지스터의 전압 임계치 Vth는 도 9a에서 계면 질소 농도를 2 %로 한 경우와 거의 동일하게 되고, 또한 순수한 산화 실리콘의 게이트 절연층을 갖는 제 2 MOS 트랜지스터의 전압 임계치에 비해 겨우 약 0.1 V 만큼 마이너스 측으로 이동하고 있다. 이 이동은 게이트 절연층중의 질소에 의한 것으로 생각된다.
이와 같이, 질소 농도가 층 두께 방향으로 완만하게 변화하고 있거나 또는 질소 농도가 막 두께 방향으로 거의 변화하고 있지 않는 질화산화 실리콘층중에서는 불순물 이온의 관통이 방지되는 동시에, 전압 임계치의 변동도 억제된다. 또한, 그 질화산화 실리콘중의 질소의 면내 분포도 거의 균일하게 되어 있다. 그 질화산화 실리콘층과 실리콘 기판의 계면에서의 질소 농도는 낮아도 그들의 효과가 있으므로, 질소에 의한 캐리어 트랩 수가 적어져 트랜지스터의 특성 변동이 억제된다.
한편, 제 1 예 및 제 2 예에 나타낸 바와 같이, 소스/드레인 영역에서는 실리콘 기판과 질화산화 실리콘층의 경계에 질소 농도 분포의 피크가 존재하므로, 게이트 전극과 소스/드레인 영역 사이에서 핫 캐리어를 봉쇄하기 위한 질소 농도는 충분하다. 또한, 그 피크를 높게 하여도 게이트 전압의 임계치의 변동에는 거의 영향을 미치지 않으므로, 그 피크의 질소 농도를 높임으로써 핫 캐리어 내성을 더 향상시킬 수 있다. 이 경우의 질화산화 실리콘층의 질소 농도의 윤곽은 도 6, 도 7 또는 도 8과 같이 된다. 그와 같은 윤곽의 질화산화 실리콘층의 형성 방법은 제 1 예, 제 2 예와 달리 도 5a ∼ 도 5d에 나타낸 바와 같은 방법을 채용하여도 좋다.
따라서, 상술한 바와 같은 제 1 예 및 제 2 예에서 설명한 공정을 거쳐서 형성한 MOS 트랜지스터는 게이트 전극 아래의 게이트 절연층에 의해 불순물 이온의 관통을 방지하는 한편, 게이트 전극의 측면의 절연층에 의해 핫 캐리어 내성을 높일 수 있다.
이상의 설명에서는 층 두께 6 nm의 게이트 절연층에 대하여 논의하였지만, 차세대 반도체 장치에 사용되는 초박 게이트 절연층(ultra thin gate insulating layer)에 대해서도 유효하다. 예컨대, 층 두께 4.2 nm의 질화산화 실리콘층에 대해서 종형 확산로내의 900 ℃의 N2O가스를 함유하는 900 ℃의 분위기에 실리콘 기판을 노출시킴으로써 층 중에 약 2.5 % 정도의 질소 농도가 막 두께 방향으로 완만하게 변화하거나 또는 막 두께 방향으로 변화하지 않도록 질소 농도 분포를 제어하는 것이 가능하게 되어, 예컨대, 그 질화산화 실리콘의 원소 분포는 도 10과 같이 되었다. 이 도 10 및 상술한 도 5 ∼ 도 8에 관한 질소 농도는 오제(Auger) 분석에 의한 값을 기초로 하여 검량선을 그리고, SIMS 분석 결과로부터 구한 크기이다.
또한, 게이트 전극 아래의 게이트 절연층을 질화산화 절연물에 의해 형성하는 경우에는, 게이트 전극과 게이트 절연층의 계면에 질소 농도의 피크가 존재하도록 하여도 좋다. 예컨대, 도 11a에 나타낸 바와 같이, 실리콘 기판(1)의 표면에 H2O 와 O2가스를 사용하여 800 ℃의 발열성 산화(pyrogenic oxidation)에 의해 SiO2막(22)을 두께 4 nm로 형성한 후에, SiO2막(22)상에 SiCl2와 NH3의 가스를 사용하는 625 ℃의 플라즈마 CVD 법에 의해 SiN 막(23)을 형성한다. 이 SiO2막(22)과 SiN 막(23)은 게이트 절연막으로 사용한다. 그 후에, 도 11b에 나타낸 바와 같이, 게이트 절연막상에 게이트 전극(5)을 형성한다.
또한, 상술한 설명에서는 불순물로서 붕소를 사용하였지만, 그 외의 p형 불순물 또는 비소, 인 등의 n형 불순물을 사용하여도 좋다.
또한, 상술한 실시 형태 외에, 게이트 전극 아래의 게이트 절연층을 질화산화 실리콘으로부터 형성하고, 그 질소 농도 분포를 막 두께 방향으로 완만하게 변화시키거나 실질적으로 균일하게 하는 동시에, 소스/드레인 영역의 표면에 순수한 산화 실리콘으로 된 절연층을 형성하여도 좋다. 산화 실리콘으로 된 절연층을 형성하는 공정으로서는, 도 2b에 나타낸 바와 같이 게이트 전극을 형성한 후에, 게이트 전극 양측의 질화산화 실리콘층을 제거하고, 또한 질화산화 실리콘층을 제거한 부분의 실리콘 기판의 표면을 재산화하는 방법이 있다. 이 구조는 드레인 영역의 불순물 농도나 게이트 길이 등의 패턴화를 조정함으로써 핫 캐리어 효과를 적게하고, 한편 게이트 전극의 가장자리부에서의 내압 열화 방지를 향상시키는 소자, 또는 막 두께를 안정시킨 소자에 채용하는 것이 좋다. 막 두께를 안정시켜 얻은 소자의 예로서는 LDD 구조의 얕은 불순물 확산층을 형성할 때에 이온 주입에 의해 들어가는 불순물의 깊이를 안정시킨 경우가 있다.
또한, 게이트 전극 양측에서 질화산화 실리콘층을 제거하는 경우에, 적어도 질화산화 실리콘층을 남겨 두고, 그 후에 실리콘 기판의 표면을 산화하는 방법도 있다. 이 경우에는 적은 양이라도 질소를 함유하기 때문에 핫 캐리어 내성을 다소 기대할 수 있다. 또한, 이 공정에 의하면, 실리콘 기판의 표면을 노출시키지 않으므로, 기판의 손상이나 에칭을 방지할 수 있다.

Claims (15)

  1. 반도체 기판상에 형성된 질화산화물로 된 게이트 절연층과, 상기 게이트 절연층상에 형성된 게이트 전극과, 상기 게이트 전극의 양측의 상기 반도체 기판에 형성되어 불순물을 함유하는 소스/드레인 영역과, 상기 반도체 기판 표면중 상기 소스/드레인 영역을 덮고 또한 상기 게이트 절연층과는 다른 층 두께 방향의 질소 농도 분포를 갖는 질화산화 절연층을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 반도체 기판은 실리콘 기판이고, 상기 게이트 절연층은 제 1 질화산화 실리콘 층이고, 상기 질화산화 절연층은 제 1 질화산화 실리콘과는 다른 제 2 질화산화 실리콘 층인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 질화산화 절연층의 상기 질소 농도는 상기 반도체 기판과 상기 질화산화 절연층의 계면에 편석되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 게이트 절연층내의 질소 농도 분포는 상기 반도체 기판과 상기 질화산화 절연층의 계면에 편석되지 않고, 층 두께 방향으로 완만하게 변화하거나 또는 층 두께 방향으로 실질적으로 균일한 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 게이트 절연층내의 질소는 상기 게이트 전극과 상기 게이트 절연층의 계면에 편석되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 게이트 절연층내의 질소는 상기 반도체 기판과의 경계로부터 내측에 걸쳐서 1 × 103계수/nm 이하의 비율로 변화하는 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판상에 형성되고, 또한 질소 농도가 층 두께 방향으로 완만하게 변화하거나 또는 층 두께 방향으로 실질적으로 균일한 질화산화물로 된 게이트 절연층과,
    상기 게이트 절연층상에 형성된 게이트 전극과,
    상기 게이트 전극의 양측의 상기 반도체 기판에 형성된 소스/드레인 영역과,
    상기 반도체 기판 표면중 상기 소스/드레인 영역을 덮는 절연층을 갖는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 반도체 기판은 실리콘 기판이고, 상기 질화산화물은 질화산화 실리콘이고, 상기 절연층은 산화 실리콘으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판의 주면에 질화산화물로 된 게이트 절연층을 형성하는 공정과,
    상기 게이트 절연층상에 게이트 전극을 형성하는 공정과;
    상기 게이트 전극 양측의 상기 반도체 기판의 주면에 상기 게이트 절연층과는 다른 층 두께 방향으로 질소 농도 분포를 갖는 질화산화 절연층을 형성하는 공정과,
    상기 게이트 전극을 마스크로 사용하여 상기 반도체 기판에 불순물을 도입하여 소스 영역 및 드레인 영역을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서, 상기 게이트 절연층을 구성하는 상기 질화산화물은 가열된 산화질소 가스 분위기중에 상기 반도체 기판의 주면을 노출시켜 형성되고, 상기 질화산화물중의 질소 농도분이 층 두께 방향으로 완만하게 변화하거나 또는 층 두께 방향으로 실질적으로 균일하게 된 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 9 항에 있어서, 상기 게이트 절연층을 형성하는 공정에서, 상기 질화산화물중의 질소 농도를 층 두께 방향에 대해 광범위하게 분포시킨 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 9 항에 있어서, 상기 게이트 절연층을 형성하는 공정에서, 상기 질화산화물중의 질소 농도를 상기 게이트 절연층과 상기 게이트 전극의 계면에 편석시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 9 항에 있어서, 상기 질화산화 절연층이 질화산화 실리콘 층인 경우에, 질화산화 실리콘 층을 성장시킨 후에, 상기 게이트 전극의 양측의 상기 질화산화 실리콘 층을 질소 함유 가스 분위기에 노출시킴으로써 상기 질화산화 절연층과 상기 반도체 기판의 계면에 상기 질화산화 실리콘 층내의 질소 농도를 편석시키는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서, 상기 질소 함유 가스가 NH3인 경우에, 상기 질화산화 실리콘 층을 상기 질소 함유 가스에 노출시킨 후에, 상기 질화산화 실리콘 층을 질화산소 가스에 노출시켜 상기 질화산화 실리콘 층내의 수소를 감소시키는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 9 항에 있어서, 상기 질화산화 절연층은 게이트 전극의 양측에 산화 실리콘 층을 성장시킨 후에, 상기 게이트 전극의 양측의 상기 산화 실리콘 층을 질소 함유 가스 분위기에 노출시킴으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1019980001881A 1997-03-10 1998-01-22 반도체장치및그제조방법 KR100270776B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP55275 1997-03-10
JP9055275A JPH10256539A (ja) 1997-03-10 1997-03-10 半導体装置及びその製造方法
JP97-055275 1997-03-10

Publications (2)

Publication Number Publication Date
KR19980079644A KR19980079644A (ko) 1998-11-25
KR100270776B1 true KR100270776B1 (ko) 2000-12-01

Family

ID=12994055

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980001881A KR100270776B1 (ko) 1997-03-10 1998-01-22 반도체장치및그제조방법

Country Status (3)

Country Link
US (1) US6215163B1 (ko)
JP (1) JPH10256539A (ko)
KR (1) KR100270776B1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4030198B2 (ja) * 1998-08-11 2008-01-09 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6858898B1 (en) 1999-03-23 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP3538081B2 (ja) * 1999-08-24 2004-06-14 松下電器産業株式会社 半導体装置の製造方法
US6323143B1 (en) * 2000-03-24 2001-11-27 Taiwan Semiconductor Manufacturing Company Method for making silicon nitride-oxide ultra-thin gate insulating layers for submicrometer field effect transistors
US20050181625A1 (en) * 2001-09-28 2005-08-18 Grider Douglas T. Method for transistor gate dielectric layer with uniform nitrogen concentration
KR100463955B1 (ko) * 2002-07-02 2004-12-30 매그나칩 반도체 유한회사 반도체 소자의 트랜지스터 및 그 제조 방법
JP4992957B2 (ja) * 2004-02-10 2012-08-08 セイコーエプソン株式会社 絶縁膜、半導体素子、電子デバイスおよび電子機器
JP4511307B2 (ja) * 2004-02-10 2010-07-28 セイコーエプソン株式会社 ゲート絶縁膜、半導体素子、電子デバイスおよび電子機器
JP2006253311A (ja) * 2005-03-09 2006-09-21 Toshiba Corp 半導体装置及びその製造方法
US20070090493A1 (en) * 2005-10-11 2007-04-26 Promos Technologies Inc. Fabrication of nitrogen containing regions on silicon containing regions in integrated circuits, and integrated circuits obtained thereby
KR100776175B1 (ko) * 2006-08-29 2007-11-12 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US20090071371A1 (en) * 2007-09-18 2009-03-19 College Of William And Mary Silicon Oxynitride Coating Compositions
JP5239548B2 (ja) * 2008-06-25 2013-07-17 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
CN101710586B (zh) * 2009-01-09 2011-12-28 深超光电（深圳）有限公司 提高开口率的储存电容及其制作方法
JP2010278464A (ja) * 2010-08-06 2010-12-09 Sharp Corp 半導体装置の製造方法
JP2019046902A (ja) * 2017-08-31 2019-03-22 ソニーセミコンダクタソリューションズ株式会社 半導体装置、電子機器及び半導体装置の製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0072603B1 (en) * 1978-06-14 1986-10-01 Fujitsu Limited Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride
JPS63184340A (ja) * 1986-09-08 1988-07-29 Nec Corp 半導体装置
JP2664685B2 (ja) * 1987-07-31 1997-10-15 株式会社東芝 半導体装置の製造方法
US5254506A (en) * 1988-12-20 1993-10-19 Matsushita Electric Industrial Co., Ltd. Method for the production of silicon oxynitride film where the nitrogen concentration at the wafer-oxynitride interface is 8 atomic precent or less
US5874766A (en) * 1988-12-20 1999-02-23 Matsushita Electric Industrial Co., Ltd. Semiconductor device having an oxynitride film
GB8913540D0 (en) * 1989-06-13 1989-08-02 Inmos Ltd Fabricating electrical contacts in semiconductor devices
JP2652108B2 (ja) 1991-09-05 1997-09-10 三菱電機株式会社 電界効果トランジスタおよびその製造方法
US5274602A (en) * 1991-10-22 1993-12-28 Florida Atlantic University Large capacity solid-state memory
US5726087A (en) * 1992-04-30 1998-03-10 Motorola, Inc. Method of formation of semiconductor gate dielectric
US5258333A (en) * 1992-08-18 1993-11-02 Intel Corporation Composite dielectric for a semiconductor device and method of fabrication
US5563093A (en) * 1993-01-28 1996-10-08 Kawasaki Steel Corporation Method of manufacturing fet semiconductor devices with polysilicon gate having large grain sizes
US5397720A (en) * 1994-01-07 1995-03-14 The Regents Of The University Of Texas System Method of making MOS transistor having improved oxynitride dielectric
JP3072000B2 (ja) * 1994-06-23 2000-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3600326B2 (ja) * 1994-09-29 2004-12-15 旺宏電子股▲ふん▼有限公司 不揮発性半導体メモリ装置およびその製造方法
TW319912B (ko) * 1995-12-15 1997-11-11 Handotai Energy Kenkyusho Kk
JPH1079506A (ja) * 1996-02-07 1998-03-24 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100207463B1 (ko) * 1996-02-26 1999-07-15 윤종용 반도체 장치의 커패시터 제조방법
US5880040A (en) * 1996-04-15 1999-03-09 Macronix International Co., Ltd. Gate dielectric based on oxynitride grown in N2 O and annealed in NO
US5869396A (en) * 1996-07-15 1999-02-09 Chartered Semiconductor Manufacturing Ltd. Method for forming a polycide gate electrode
US5939763A (en) * 1996-09-05 1999-08-17 Advanced Micro Devices, Inc. Ultrathin oxynitride structure and process for VLSI applications
US5918125A (en) * 1996-09-19 1999-06-29 Macronix International Co., Ltd. Process for manufacturing a dual floating gate oxide flash memory cell
US5691212A (en) * 1996-09-27 1997-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. MOS device structure and integration method
US5851888A (en) * 1997-01-15 1998-12-22 Advanced Micro Devices, Inc. Controlled oxide growth and highly selective etchback technique for forming ultra-thin oxide
US5856225A (en) * 1997-11-24 1999-01-05 Chartered Semiconductor Manufacturing Ltd Creation of a self-aligned, ion implanted channel region, after source and drain formation

Also Published As

Publication number Publication date
KR19980079644A (ko) 1998-11-25
US6215163B1 (en) 2001-04-10
JPH10256539A (ja) 1998-09-25

Similar Documents

Publication Publication Date Title
KR100270776B1 (ko) 반도체장치및그제조방법
US4703551A (en) Process for forming LDD MOS/CMOS structures
US6969870B2 (en) Semiconductor device having an amorphous silicon-germanium gate electrode
KR100304083B1 (ko) Mis구조를가진반도체장치의제조방법
KR100400323B1 (ko) 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법
US6472283B1 (en) MOS transistor processing utilizing UV-nitride removable spacer and HF etch
US20100102401A1 (en) Semiconductor transistor having a stressed channel
US7129127B2 (en) Integration scheme to improve NMOS with poly cap while mitigating PMOS degradation
US6274442B1 (en) Transistor having a nitrogen incorporated epitaxially grown gate dielectric and method of making same
US6753232B2 (en) Method for fabricating semiconductor device
US6511893B1 (en) Radiation hardened semiconductor device
US6342423B1 (en) MOS-type transistor processing utilizing UV-nitride removable spacer and HF etch
US6777281B1 (en) Maintaining LDD series resistance of MOS transistors by retarding dopant segregation
KR100431324B1 (ko) 반도체장치의 제조방법
KR100319674B1 (ko) P형불순물침투를억제하면서표면채널형p채널mos트랜지스터를제조하는방법
KR100281143B1 (ko) 반도체 소자 제조방법
JPH11163345A (ja) 半導体装置の製造方法
KR0161884B1 (ko) 반도체 소자의 제조방법
KR100473734B1 (ko) 반도체 소자의 트랜지스터 제조 방법
US5989964A (en) Post-spacer LDD implant for shallow LDD transistor
KR100451039B1 (ko) 반도체 소자의 게이트 전극 방법
JPH05226595A (ja) 相補型ｍｉｓトランジスタ装置
US20020155674A1 (en) Method for preventing boron penentration of a MOS transistor
JPH0918000A (ja) 半導体装置の製造方法
KR20000043894A (ko) 반도체 소자의 게이트 산화막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120724

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20130719

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140721

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20160720

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 18

EXPY Expiration of term