KR100319674B1 - P형불순물침투를억제하면서표면채널형p채널mos트랜지스터를제조하는방법 - Google Patents

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Abstract

표면 채널형 P 채널 MOS 트랜지스터를 제조하는 방법에서, 게이트 절연층 (4) 이 반도체 기판 (1, 2) 상에 형성되고, 게이트 전극 (5) 은 상기 게이트 절연층상에 형성된다. 그 다응에, p형 불순물 확산 방지 공정이 게이트 전극상에서 수행되고, p 형 불순물들은 게이트 전극 내부로 주입된다.

Description

P 형 불순물 침투를 억제하면서 표면 채널형 P 채널 MOS 트랜지스터를 제조하는 방법{METHOD FOR MANUFACTURING SURFACE CHANNEL TYPE P-CHANNEL MOS TRANSISTOR WHILE SUPRESSING P-TYPE IMPURITY PENETRATION}
본 발명은 표면 채널형 P채널 MOS트랜지스터를 제조하는 방법에 관한 것이다.
일반적으로, 컴플멘터리 MOS (7MOS) 장치에서, 만일 N 채널 MOS 트랜지스
터의 게이트전극 뿐만 아니라 P 채널 MOS 트랜지스터의 게이트전극도 N 형이라면, N 채널 MOS 트랜지스터는 표면 채널형이지만 P 채널 MOS 트랜지스터는 매몰 (buried) 채널형이다. 매몰 채널형 트랜지스터에서는, 캐리어가 게이트 절연층과 반도체 기판 (란) 사이의 계면 (interface) 보다 깊이 흐른다. 그러므로, 매몰 채널형 트랜지스터는 표면 산란 (surface scattering) 을 받지않으며, 캐리어의 .이동도도 비교적 크다. 그러나, '매몰 채널형 트랜지스터는 관통(punch through) 현상에 대해서 불리하고, 따라서 채널 길이도 줄어들 수 없다.
상술된 관점에서는, 표면 채널형 MOS 트랜지스터도 CMOS 장치로 채택될 수 있다.
제 1종래 기술의 방법에서, 붕소 함유 다결정 실리콘의 게이트 전극이 게이트 실리콘 산화물층상에 형성된 후, 어닐링 (annealing) 공정이 수행되어 소스/드레인 영역의 불순물 이온을 활성화시킨다. 이것은 나중에 상세히 설명한다.
그러나, 제 1종래 기술의 방법에서, 상술된 어닐링 공정 동안, 게이트 전극의 붕소는 쉽게 게이트 실리콘 산화물층에 침투하여 웰 (기판) 에 도달한다.
이것을 "붕소 침투 현상" 이라고 한다. 결과적으로, 트랜지스터의 문턱전압이 크게 요동 (fluctuation) 한다.
제 2 종래 기술의 방법에서, 게이트 절연층은 실리콘 질화물 (siliconnitride) 로 만들어질다. 게이트 전극에서 웰 (기판) 내부로의 붕소의 침투는
게이트 실리콘 질화물층에 의해 억제될 수 있다. 이것도 나중에 상세히 설명한다.
그러나, 제 2종래 기술의 방법에서, 게이트 실리콘 질화물층이 매우 얇은 경우에는, 상기 게이트 실리콘 질화물층의 두께를 제어를 수 없다. 또한, 질소 어닐링 공정에서 질소의 농도를 제어하기도 어렵고, 이렇나 것이 질소 어닐링 공정을 복잡하게 만들며, 따라서, 제조비용을 증가시킨다.
제 3종래 기술의 방법에서는, 질소 이온이 게이트 전극 내부로 주입된다. (시미쯔 외, "높은 퍼포먼스 및 신뢰성을 위한 0. 15 ? CMOS 프로세스", 국제 전자장치 회의 (International Electron Divice Meeting; lIDM), pp 67-70, 1994 참조). 따라서, 게이트 전극에서 웰 (기판) 내부로의 붕소의 침투는 게이트 전극내에 함유된 질소에 의해 억제될 수 있다. 이것도 또한 나중에 상세히 설명한다.
제 3종래 기술의 방법에서는, 그러나 제조 단계의 수가 증가하여 제조비용을 증가시킨다. 게다가, 게이트 전극에서 질소의 높은 온도는 게이트 전극내에서 붕소의 균일한 분포에 해를 끼친다.
본 발명은 제조 비용을 증가시킴없이 불소 침투 현상을 억제하고 게이트 절연층의 두께를 줄일 수 있는 표면 채널형 P 채널 MOS 트랜지스터를 제조하는
방법을 제공하는 것을 그 목적으로 한다.
도 la 내지 도 Id 는 표면 채널형 P 채널 MOS 트랜지스터를 제조하는 제 1 종래 기술의 방법을 나타내는 단면도.
도 2 는 도 la 내지 도 Id 의 트랜지스터의 MOS 용량을 나타내는 그래프.
도 3a 내지 도 3f 는 표면 채널형 P 채널 MOS 트랜지스터를 제조하는 제 2 종래 기술의 방법을 나타내는 단면도.
도 4a 내지 도 4f 는 표면 채널형 P 채널 MOS 트랜지스터를 제조하는 제 3 종래 기술의 방법을 나타내는 단면도.
도 5a 내지 도 5d 는 본 발명에 따른 표면 채널형 P 채널 MOS 트랜지스터 트랜지스터의 제 1 실시예를 나타내는 단면도.
도 6 은 도 5a 내지 도 5d 의 트랜지스터의게이트전극, 게이트 실리콘 산화층 및 N-형 웰 (well) (기판) 내의 붕소와 질소의 농도를 나타내는 다이어그램.
도 7 은 도 5a 내지 도 5d 의 트랜지스터의 MOS 용량을 나타내는 그래프.
도 9a 내지 도 8e 는 도 5a 내지 도 5d 에 예시된 제 1 실시예의 변형을 나타내는 단면도.
도 9a 내지 도 9d 는 본 발명에 따른 표면 채널형 P 채널 MOS 트랜지스터를 제조하는 제 2 실시예를 나타내는 단면도.
도 10 은 도 9a 내지 도 9d 의 트랜지스터의 MOS 용량을 나타내는 그래프.
도 11a 내지 도 11d 는 도 9a 내지 도 9d 에 예시된 제 2 실시예의 변형을 나타내는 단면도.
*도면의주요부분에대한부호의설명
1 . p- 형 단결정 실리콘 기판
2 : N- 형 웰
3 : 두꺼운 필드 실리콘 산화물층
4 : 게이트 실리콘 산화물층
5 : 게이트 전극
5a : 다결정 실리콘층
6S, 6D : P- 형 불순물 영역
7 : 측벽 실리콘 산화물층
8 : 실리콘 산화물층
9S, 9D : P' 형 불순물 영역
11 : 게이트 실리콘 질화물층
21 : 질소 함유층
이하, 본 발명은 첨부된 도면을 참조하여 보다 명확하게 이해할 수 있다.
본 발명에 따르면, 표면 채널형 P 채널 MOS 트랜지스터를 제조하는 방법에서, 게이트 절연층이 반도체 기판상에 형성되고, 게이트 전극은 상기 게이트 절연층상에 형성된다. 그 다음에, p형 불순물 확산 방지 공정이 게이트 전극상에서 수행되고, p형 불순물들이 게이트전극 내부로 주입된다.
따라서, 게이트 전극 이내의 P형 불순물들의 열 확산이 억제될 수 있기 때문에, 반도체 기판 내부로의 P 형 불순물들의 침투가 억제될 수 있다.
양호한 실시예를 설명하기 전에, 표면 채널형 P채널 MOS트랜지스터를 제조하는 종래 기술의 방법들을 도 la내지 도 Id, 도 2, 도 3a내지 도 3f 및 도 4a 내지 도 4f 를 참조하여 설명한다.
도 la 내지 도 Id 는 제 1 종래 기술의 방법을 도시한다.
먼저, 도 la를 참조하면, 7형 웰 (2) 이 P-형 단결정 실리콘 기판 (1) 상에 형성된다. 그 다음에 두꺼운 필드실리콘 산화물층 (3) 이 실리콘 의 국소적 산화 (local oxidation of silicon; LOCOS) 프로세스에 의해 성장되어 표면 채널형 P 채널 MOS 트랜지스터를 형성하는 영역과 표면 채널형 N 채널 MOS 트랜지스터 등 (도시되지 않음) 을 형성하는 다른 영역으로 분할된다. 그 다음에, 게이트 실리콘산화물층 (4) 이 N-형 웰 (2) 을 열적으로 산화시킴으로써 성장된다. 그 다음에, 다결정 실리콘층이 화학 기상증착 (CV뚜 프로세스에 의해 증착되고, 상기 다결정 실리콘층은 포토리소그래피 , (photo lithography) 프로세스에 의해 패턴닝되어 게이트 전극 (5) 을 형성한다.
그 다음에, 붕소 (B) 이온 또는 플루오르화 붕소 (BF2) 이온이 N-형 웰 (2) 내부로 주입되어 .간볍게 도핑된 드레인 (lightly-doped drain;LDD) 구조의 낮은 불순물 영역으로 되는 P- 형 불순물 영역 (6S 및 6D) 을 형성한다.
다음으로, 도 Ib를 참조하면, 게이트 실리콘 산화물층 (4) 이 게이트 전극 (5) 을 마스크로써 사용하여 식각된다. 그 다음에, 측벽 실리콘 산화물층 (7) 이 게이트 전극 (5) 의 측벽상에 형성된다.
다음으로, 도 Ic를 참조하면, 실리콘 산화물층 (S) 이 CVD프로세스에 의해 전체 표면상에 증착된다.
마지막으로, 도 Id를 참조하면, 붕소 (B) 이온 또는 플루오르화 붕소 다음으로, 도 Ic를 참조하면, 실리콘 산화물층 (S) 이 CVD프로세스에 의해 전체 표면상에 증착된다.
마지막으로, 도 1d를 참조하면, 붕소 (B) 이온 또는 플루오르화 붕소 (BF2) 이 게이트 전극 (5)과 측벽 실리콘 산화물층 (7) 을 마스크로써 사용하여 N-ㅎ여웰 (2) 내부로 주입되어 LDD구조의 높은 분순물 영역으로 되는 P+형 불순물 영역 (95와 9D) 을 형성한다. 그 다음에, 어닐링 공정이 수행되어 주입된 불순물을 활성화시킨다. 그리고, 절연층 (도시되지 않음) 이 전체 표면상에 형성되고, 접촉 구조물 (도시되지 않음) 이 그 내부에 형성되어 P채널 MOS 트랜지스터를 완성한다.
게이트 전극 (5) 이 붕소를 함유하는 P'형이기 때문에, p채널 MOS트랜지스터는 표면 채널형이며, 그것은 쇼트 채널 효과의 관점에서 유리하다.
그러나, 도 la 내지 도 Id 에 예시된 방법으로 구한 표면 채널형 P 채널 MOS 트랜지스터에서는, 상술된 어닐링'공정 동안, 게이트 전극 (5) 의 붕소가 쉽게 게이트 실리콘 산화물층 (4) 에 침투하여 N-형 웰 (2) 및 기판 (1) 에 도달한다. 이것은 "붕소 침투 현상" 이라고불리운다. 그 결과, 트랜지스터의 문턱 전압이 크게 요동한다. 즉, 도 2에 도시된 바와 같이, 어닐링 공정의 온도가 증가되는 경우, 게이트 전극 (5) 의 붕소가 N-형 웰 (2) (기판(1)) 내부로 침투하고, 따라서 트랜지스터의 MOS용량이 크게 요동하며, 이것은 트랜지스터의 문턱 전압의 큰 요동을 의미한다.
도 2에서, VG는 게이트 전압이고, 7o7는 게이트 실리콘 산화물층 (4) 의 두께이고, Ae는 게이트 전극 (5) 의 면적이고, 실선은 어닐링 공정이 800°C 에서 10분 동안 수행되는 경우를 나타내며, 점선은 어닐링 공정이 900°C 에서 10 분 동안 수행되는 경우를 나타낸다.
특히, 붕소(B) 이온이 아닌 플루오르화 붕소 (BF2) 이온을 사용하여 붕소
주입이 수행되는 경우에, 붕소 침투 현상은 현저하다. 붕소 (B) 이온보다는 플루오르화 붕소 (BF2) 이온이, 0.35 f7? 이하의 게이트 길이를 갖는 P 채널트랜지스터에서 쇼트 채널 효과를 억제하는 접합 깊이 (junction depth) 를 줄인다는 것에 주목하자.
도 3a 내지 도 3f 는 제 2 종래 기술의 방법을 도시한다.
먼저, 도 3a를 참조하면, N-형 웰 (2) 이 P-형 단결정 실리콘 기판 (1) 상에 형성된다. 그 다음에, 두껑누 필드 실리콘 산화물층 (3) 이 LOCOS프로세스에 의해 성장되어 표면 채널형 P 채널 MOS트랜지스터를 형성하는 영역과 표면 채널형 N 채널 MOS 트랜지,스터 등 (도시되지 않음) 을 형성하는 다른 영역으로 분할된다. 그 다음에, 게이트 실리콘 산화물층 (4) 이 N-형 웰 (2) 을 열적으로 산화시킴으로써 성장된다.
다음으로, 도3b를 참조하면, 게이트 실리콘산화물층 (4) 이 장치에 대 한 질소 어닐링 공정을 수행함으로써 실리콘 질화물층 (11) 으로 변환된다.
다음으로, 도 3c를 금조하면, 다결정 실리콘층이 CVD프로세스에 의해 증착되고, 이 다결정 실리콘층은 포토리소그래피 프로세스에 의해 패턴닝되어 게이트 전극 (5) 을 형성한다. 그 다음에, 붕소(B) 이온 또는 플로오르화붕소 (BF2) 이온이 N-형 웰 (2) 내부로 주입되어 LDD 구조의 열은 불순물 영역 으로 되는 P- 형 불순물 영역 (65 및 6D) 을 형성한다.
다음으로, 도 3d를 참조하면, 도 Ib와 같이, 게이트 실리콘 질화물층 (11)이 게이트 전극 (5) 을 마스크로써 사용하여 식각된다. 그리고, 측벽 실리콘 산화물층 (7) 이 게이트 전극 (5) 의 측벽상에 형성된다.
다음으로, 도 3e를 참조하면, 도 Ic와 같이, 실리콘 산화물층 (8) 이 CVD 프로세스에 의해 전체 표면상에 증착된다.
마지막으로, 도 3f를 참조하면, 도 Id와 같이, 붕소 (B) 이온 또는플루오르화 붕소 (BF7) 이온이 게이트 전극 (5) 및 측벽 실리콘 산화물층 (7) 을 마스크로써 사용하여 N-형 웰 (2) 내부로 주입되어 LDD구조의 풍부한분순물 영역으로되는 P'형 불순물 영역 (95및 9D) 을 형성한다. 그 다음에, 어닐링공정이 수행되어 주입된 불순물들을 활성화시킨다. 그 다음에, 절연층 (도시되지 않음) 이 전체 표면상에 형성되고, 접촉 구조물 (도시되지 않음) 이 그 내부에 형성되어 표면 채널형 P 채널 MOS 트랜지스터를 완성한다.
따라서, 게이트 전극 (5) 에서 N-형 웰 (2) (기판 (1)) 로의 붕소의 침투는 게이트 실리콘 질화물층 (11) 에 의해 억제될 수 있다.
도 3a 내지 도 3f 에 예시된 방법으로 구한 표면 채널형 P 채널 MOS 트랜지스터에사, 게이트 실리콘 질화물층 (11) 이 매우 얇은 경우에는, 게이트 실리콘 질화물층 (11) 의 두께를 제어할 수 없다. 예를 들어, 만일 게이트 길이가 0.35 7n 이하이면, 게이트 실리콘 질화물층 (11) 의 두께는 7nm 이하이고, 따라서 게이트 실리콘 질화물층 (11) 의 두께를 제어할수 없다. 또한, 만일 질소 어닐링 공정에서 질소의 농도가 너무 높으면, 격자 결함이 N-형 웰 (2) (기판 (1)) 내에서 발생할수도 있다. 반면에, 만일 질소 어닐링 공정에서 질소의 농도가 너무 낮으면, 트랜지스터의 퍼포먼스를 떨어뜨리는 Si/si02 계면이 남는다. 또한 어닐링 공정에서 질소의 농도를 제어하기도 어렵고, 그것이 질소 어닐링 공정의 제어를 어렵게 만들고, 따라서 제조 비용을 증가시킨다.
도 4a 내지 도 4f 는 제 3 종래 기술의 방법을 도시한다 (시미쯔 외, "높은
퍼포먼스 및 신뢰성을 위한 0. 15 ? CMOS 프로세스", 국제 전자장치 회의 (lIDM),pp 67-70, 1994 참조).
먼저, 도 4a를 참조하면, 도 la와 유사하게, N-형 웰 (2) 이 P-형 단결정 실리콘 기판 (1) 상에 형성된다. 그 다음에, 두꺼운 필드 실리콘 산화물층 (3) 이 LOCOS 프로세스에 의해 성장되어 표면 채널형 P 채널 MOS 트랜지스터를 형성하는 영역과 표면 채널형 N 채널 MOS 트랜지스터 등 (도시되지 않음) 을 형성하는 다른 영역으로 분할된다. 그 다음에, 게이트 실리콘 산화물층 (4) 이 N-형 웰 (2) 을 열적으로 산화시킴으로써 성장된다. 그 다음에, 다결정실리콘층 (5a) 이 CVD 프로세스에 의해 증착된다
다음으로, 도 4b를 참조하면, 질소 이온들이 다결정 실리콘층 (5a) 내부로 주입된다.
다음으로, 도 4c를 참조하면, 다결정 실리콘층이 포토'리소그래피 프로세스에 의해 패턴닝되어 게이트 전극 (5) 을 형성한다. 그리고; 붕소(B) 이온 또는 플루오르화 붕소 (BF2) 이온이 N-형 웰 (2) 내부로 주입되어 LDD 구조의 낮은 분순물영역으로 되는 P- 형 불순물 영역 (65 및 6D) 을 형성한다.
다음으로, 도 4d를 참조하면, 도 Ib와 같이, 게이트 질리콘 산화물층 (4) 이 게이트 전극 (5) 을 마스크로서 사용하여 식각된다. 그 다음에 측벽 실리콘 산화물층 (7) 이 게이트 전글 (5) 의 측벽상에 형성된다.
다음으로, 도 4e를 참조하면, 도 Ic와 같이, 실리콘 산화물층 (8) 이 CVD 프로세스에 의해 전체 표면상에 증착된다.
마지막으로, 도 4f를 참조하면, 도 Id와 같이, 붕소 (B) 이온 또는 플루오르화 붕소 (BF2) 이온이 게이트 전극 (5) 및 측벽 실리콘 산화물층 (7) 을 마스크로써 사용하여 N-형 웰 (2) 내부로 주입되어 LDD 구조의 높은 분순물 영역으로 되는 P'형 불순물 영역 (95및 9D) 을 형성한다. 그 다음에, 어닐링 공정이 수행되어 주입된 불순물들을 활성화시킨다. 그 다음에, 절연층 (도시되지 않음) 이 전체 표면상에 형성되고, 접촉 구조물 (도시되지 않음) 이 그 내부에 형성되어 표면 채널형 P 채널 MOS 트랜지스터를 완성한다.
따라서, 게이트 전극 (5) 에서 N-형 웰 (2) (기판 (1)) 로의 붕소의 침투는 게이트 전극 (5) 내에 함유된 질소에 의해 억제될 수 있다.
도 4a 내지 도 4f 에 예시된 방법으로 구한 표면 채널형 P 채널 MOS 트랜지스터에서는, 제조 단계의 수가 증가하여 제조 비용을 증가시킨다. 게다가, 게이트 전극 (5) 내의 질소의 높은 농도는 게이트 전극 (5) 에서 붕소의 균일한 분포에 해를 끼친다.
도 5a 내지 도 5d 는 본 발명의 제 1 실시예를 도시한다.
먼저, 도 5a를 참조하면, 도 la와 같이, N-형 웰 (2) 이 P-형 단결정 실리콘 기판 (1) 상에 형성된다. 그 다음에, 두꺼운 필드 실리콘 산화물층 (3) 이 LOCOS 프로세스에 의해 성장되어 표면 채널형 P 채널 MOS 트랜지스터를 형성하는 영역과 표면 채널형 N 채널 MOS 트랜지스터 등 (도시되지 않음) 을 형성하는 다른 영역으로 분할된다. 그 다음에, 대략 2내지 7 nm두께의 게이트 실리콘 산화물층 (4) 이 N-형 웰 (2) 을 열적으로 산화시킴으로써 성장된다. 그 다음에, 다결정 실리콘층이 CVD프로세스에 의해 증착되고, 이 다결정 실리콘층이 포토리소그래피 프로세스에 의해 패턴닝되어 게이트 길이가 0.357이하인 게이트 전극 (5) 을 형성한다. 그 다음에, 붕소(B) 이온 또는 플루오르화 붕소 (BF2) 이온이 N-형 웰 (2) 내부로 주입되어 LDB 구조의 낮은 불순물 영역으로 되는 P- 형 불순물 영역 (65'찢 6D) 을 형성한다.
다음으로, 도 5b를 참조하면, 도 Ib와 같이, 계이트 실리콘 산화물층(4)이 게이트전극(5)을 마스크로써 사용하여 식각된다. 그다음에, 대략 100 nm 두께의 측벽 실리콘 산화물층 (7) 이 게이트 전극 (5) 의 측벽상에 형 성 된다.
다음으로, 도5c를 참조하면, 약20 nm두께의 질소함유층 (21) 이 CVD 프로세스에 의해 전체 표면상에 증착된다. 질소 함유층 (21) 은 질화 실리콘 질화물, 실리콘 옥시도나이트라이드 (oxidonitride), 붕소 질화물, 또는 실리콘 질화물/실리콘 산화물으로 만들어진다.
마지막으로, 도 5d를 참조하면, 도 Id와 같이, 단위 cm'당 약 3 x
1015개의 붕소 (B) 이온 또는 플루오르화 붕소 (BF2) 이온이 대략 30 keV의 에너지에서 게이트 전극 (5) 및 측벽 실리콘 산화물층 (7) 을 마스크로써 사용하여 N-형 웰 (2) 내부로 주입되어 LDD 구조의 높은 불순물 영역으로 되는 P' 형 불순물 영역 (95및 9D) 을 형성한다. 그 다음에, 900 "C에서 약 10분간 어닐링 공정을 수행하여 주입된 불순물들을 활성화시킨다. 그 다음에, 절연층 (도시되지 않음) 이 전체 표면상에 형성되고, 접촉 구조물 (도시되지 않음) 이 그 내부에 형성되어 표면 채널형 P 채널 MOS 트랜지스터를 완성한다.
토 5d에서, 붕소 이온 또는 플루오르화붕소 이온이 게이트 전극 (5) 내
부로 주입되는 경우에, 질소 함유층 (21) 의 질소도 또한 게이트 전극 (5) 내부로 주입된다. 그 결과, 주입된 질소가 게이트 전극 (5) 내에서 붕소와 반응하고, 게이트 전극 (50 내에서 붕소의 확산을 막는다. 또한, 질소 함유 (21) 의 질소는 N-형 웰 (2) (기판 (1)) 내부로도 주입된다. 그 결과, 주된 질소가 N-형 웰 (2) (기판 (1)) 내에서 붕소와 반응하여 N-형 웰 (2) (기판 (1)) 내에서 붕소를 비활성화 시킨다. 따라서, 얕은 (shallow) 접합이 형성되어 쇼트 채널 효과를 억제한다.
제 1 실시예에서, 만일 게이트 전극 (5) 내에서 붕소의 농도가 약 3
1020㎝-3인 게이트 전극 (5) 에서 질소의 농도는 1017㎝-3내지 1020㎝-3인것이 바람직하다. 즉, 게이트 전극 (5) 에서 질소의 농도가 너무 낮은 경우에는, 붕소 침투 현상의 억제를 기대할수 없다. 반면에, 게이트 전극 (5) 에서 질소의 농도가 너무 높은 경우에는, 질소가 붕소와 지나치게 반응하고, 이러한 것이 게이트 전극 (5) 내에서 붕소의 균일한 분포에 해를 끼친다.
게이트 전극 (5), 게이트 실리콘 산화물층 (4) 및 N- 형 웰 (2) 에 SIMS 분석을 이용한 붕소와 질소의 분포에 대한 실험적인 결과가 도 6 에 도시되어 있다. 즉, 붕소의 농도는 게이트 전극 (5) 의 표면과 게이트 실리콘 산화물층 (4) 내에서 높고, 질소의 농도는 상대적으로 낮다. 그 결과, 게이트 전극 (5) 에서 붕소의 열 확산이 실리콘 산화물층 (4) 에서의 질소의 높은 농도에 의해 억제되고, 그래서 N- 형 웰 (2) (기판 (1)) 로의 붕소의 침투를 억제한다. 또한, 게이트 전극 (5) 에서 붕소의 분포도 균일하게 된다.
따라서, 도 2에 대응하는 도 7에 도시된 바와 같이, 어닐링 온도가 증가하는 경우에도, 게이트 전극 (5) 의 붕소는 거의 N-형 웰 (2) (기판 (1)) 내부로 침투하지 못하고, 그래서 트랜지스터의 MOS용량도 거의 요동하지 않으며, 이것은 트랜지스터의 문턱 전압의 작은 요동을 의미한다.
도 8a 내지 도 8f 는 본 발명의 제 1 실시예의 변형을 도시한다.
먼저, 도 8a를 참조하면, N-형 웰 (2) 이 P-형 단결정 실리콘 기판 (1) 상에 형성된다. 그 다음에, 두꺼운 필드 실리콘 산화물층 (3) 이 LOCOS 프로세스에 의해 성장되어 표면 채널형 P 채널 MOS 트랜지스터를 형성하는 영역과 표면 채널형N 채널 MOS 트랜지스터 등 (도시되지 않음) 을 형성하는 다른 영역으로 분할된다. 그 다음에, 대략2 내지 7 nm두께의 게이트 실리콘 산화물층 (4) 이 N-항 웰 (2) 을 열적으로 산화시킴으로써 성장된다. 그 다음에, 다결정 실리콘층 (5a) 이 CVD프로세스에 의해 증착된다. 그 다음에, 약 20 nm 두께의 질소 함유층 (21) 이 CVD 프로세스에 의해 전체 표면상에 증착된다. 이 질소 함유 실리콘층 (21) 은 실리콘 질화물, 실리콘 산화물/질화물, 붕소 질화물, 또는 실리콘 질'화물/실리콘 산화물로 만들어진다.
다음으로, 도 8b 를참조하면, 질소함유층 (21)뿐만아니라다결정 실리콘층 (5a) 도 포토리소그래피 프로세스에 의해 괘턴닝되어 게이트 길이가 7.357이하인 게이트 전극 (5) 을 형성한다. 그 다음에, 붕소(B) 이온 또는 플루오르화 붕소 (BF2) 이온이 N-형 웰 (2) 내부로 주입되어 LDD 구조의 낮은 불순물 영역으로 되는 P- 형 불순물 영역 (65 및 6D) 를 형성한다.
다음으로, 도 8c를 참조하면, 도 5b와 같이, 게이트 실리콘 산화물층
(4) 이 게이트 전극 (5) 을 따스크로써 사용하여 식각된다. 그 다음에.
대략 100 nm 두께의 측벽 실리콘 산화물층 (7) 이 게이트 전극 (5) 의 측벽 및 질소 함유층 (21) 상에 형성된다.
다음으로, 도 8d를 참조하면, 실리콘 산화물층 (8) 이 CVD프로세스에 의해 전체 표면상에 증착된다.
마지막으로, 도 8d를 참조하면, 도 5d와 같이, 단위 ㎠당 약 3 x1015개의 붕소 (B) 이온 또는 플루오르화 붕소 (BF2) 이온이 대략 30 leV 의 에너지에서 질소 함유층 (21), 게이트 전극 (5) 및 측벽 실리콘 산화물층 (7) 을 마스크로써 사용하여 N-형 웰 (2) 내부로 주입되어 LDD 구조의 높은 불순물 영역으로되는 P+형 불순물 영역 (9S 및 9D) 을 형성한다. 그 다음에, 약 900°C 에서 약 10 분간 어닐링 공정을 수행하여 주입된 불순물들을 활성화시킨다. 그 다음에, 절연층 (도시되지 않음) 이 전체 표면상에 형성되고, 접촉 구조물 (도시되지 않음) 이 그 내부에 형성되어 표면 채널형 P채널.MOS튼랜지스터를 완성한다. 제 1 실시예의 변형에서는, 질소 함유층 (21) 이 게이트 전극 (5) 상에 형성되기 때문에, 제 1 실시예의 경우와 동일한 효과를 기대할 수 있다.
도 9a 내지 도 9d 는 본 발명의 제 2 실시예의 변형을 도시한다.
먼저, 도 9a를 참조하면, 도 la와 같이, N-형 웰 (2) 이 P-형 단결정 실리콘 기판 (1) 상에 형성된다. 그 다음에, 두꺼운 필드 실리콘 산화물층 (3) 이 LOCOS 프로세스에 의해 성장되어 표면 채널형 P 채널 MOS 트랜지스터를 형성하는 영역과 표면 채널형 N 채널 MOS 트랜지스터 등 (도시되지 않음) 을
형성하는 다른 영역으로 분할된다. 그 다음에, 대략 2내지 7 nm두께의
게이트 실리콘 산화물층 (4) 이 N-형 웰 (2) 을 열적으로 산화시킴으로써 성장된다. 그 다음에, 다결정 실리콘층이 CVD프로세스에 의해 증착되고, 이 다결정 실리콘층이 포토리소그래피 프로세스에 의해 패턴닝되어 게이트 길이가 0.357이하인 게이트 전극 (5) 을 형성한다. 그 다음에, 붕소(B) 이온 또는 플루오르화 붕소(BF2) 이온이 N-형 웰 (2) 내부로 주입되어 LDD 구조의 낮은 불순물 영역으로 되는 P- 형 불순물 영역 (65 및 6D) 를 형성한다.
다음으로, 도 9b를 참조하면, 도 1b와 같이, 게이트 실리콘 산화물층 (4) 이 게이트 전극 (5)을 마스크로써 사용하여 식각된다. 그 다음에, 대략 100 nm 두께의 측벽 실리콘 산화물층 (7) 이 게이트 전극 (5) 의 측벽상에 형성된다.
다음으로 도 9c를 참조하면, 도 1c의 경우와 유사하게, 대략 20㎚두께의 실리콘 산화물층 (8) 이 CVB프로세스에 의해 전체 표면상에 증착된다. 그 다음에, 단위㎠ 당 대략 1 × 1015개의 인 (phosphorus) 이온 또는 비소 이온이 대략 30 leV 의 에너지에서 주입된다.
마지막으로, 토 9d를 참조하면, 도 1d와 같이, 단위 ㎠당 약 3 x1015개의 붕소 (B) 이온 또는 플루오르화 붕소 (BF2) 이온이 대략 30 keV의 에너지에서 게이트 전극 (5) 띤 측벽 실리콘 산화물층 (7) 을 마스크로써 사용하여 N-형 웰 (2) 내부로 주입되어 LDD 구조의 높은 불순물 영역으로 되는 P+형 불순물 영역 (9S 및 9D) 을 형성한다. 그 다음에, 약900°C에서 약 10분간 어닐링공정을 수행하여 주입된 불순물들을 활성화시킨다. 그 다음에, 절연층 (도시되지 않음) 이 전체 표면상에 형성되고, 접촉 구조물 (도시되지 않음) 이 그 내부에 형성되어 표면 채널형 P 채널 MOS 트랜지스터를 완성한다.
제 2 실시예에서는, 만일 게이트 전극 (5) 내에서 붕소의 농도가 대략 3
x 1020㎝-3이면, 게이트 전극 (5) 내에서 인의 농도는 1019㎝-3내지 1020㎝-3인 것이 바람직하다. 게이트 전극 (5) 내에서 인의 농도가 너무 낮으면, 붕소 침투 현강의 억제를 기대할수 없다. 반면에, 게이트 전극 (5) 내에서 인의 농도가 너무 높으면, 게이트 전극내에서 인의 극성 (polarity) 이 그것의 전기적인 성질들에 영향을 끼친다.
유사하게, 만일 게이트 전극 (5) 내에서 붕소의 농도가 대략 3 × 1020이면, 게이트 전극 (5) 내에서 비소의 농도는 5 × 1010㎝-3내지 1 × 1020㎝-3인 것이 바람직하다. 즉, 게이트 전극 (5) 내에서 비소의 농도가 너무 낮으면, 붕소 침투 현상의 억제를 기대할수 없다. 반면에, 게이트 전극 (5) 내에서 비소의 농도가 너무 높으면, 게이트 전극내에서 비소의 극성이그것의 전기적인 성질들에 영향을 끼친다.
따라서, 붕소 이온 또는 플루오르화 붕소 이온의 주입량은 인 이온 또는
비소 이온의 주입량의 2 배이상이다.
제 2 실시예에서는, 인 또는 비소가 게이트 전극 (5) 의 다결정 실리콘의
그레인 (grain) 경계 및 게이트 전극 (5) 과 게이트 실리콘 산화물층 (4) 사이의 계면에서 격리되고, 게이트 전극 (5) 내에서 붕소의 열 확산을 억제한다. 이러한 것이 N-형 웰 (2) (기판 (1)) 로의 붕소의 침투를 억제한다. 또한,게이트 전극 (5) 내에서 붕소의 분포도 균일하게 된다. 게다가, 만일 인또는 비소의 이온 주입이 N 채널 MOS 트랜지스터의 게이트 전극에 대한 이온 주입과 동시에 수행되면, 이러한 이온 주입은 제조 단계의 수를 증가시키지 않고, 그러므로 제조 비용도 증가시키지 않는다.
따라서, 도 2에 대응하는 도 10에 도시된 바와 같이, 어닐링 공정의 온
도가 증가되어도, 게이트 전극 (5) 의 붕소는 N- 형 웰 (2) (기판 (1)) 로 거의
침투되지 않고, 그래서 트랜지스터의 MOS용량도 거의 요동하지 않으며, 이것은 트랜지스터의 문턱 전압의 작은 요동을 의미한다.
도 11a 내지 도 l1d 는 본 발명의 제 2 실시예의 절형을 나타낸다.
먼저, 도 11a를 참조하면, 도 9a와 유사하게, N-형 웰 (2) 이 P-형 단결정 실리콘 기판 (1) 상에 형성된다. 그 다음에, 두꺼운 필드 실리콘 산화물층 (3) 이 LOCOS 프로세스에 의해 성장되어 표면 채널형 P 채널 MOS 트랜지스터를 형성하는 영역과 표면 채널형 N 채널 MOS 트랜지스터 등 (도시되지 않음) 을 형성하는 다른 떵역으로 분할된다. 그 다음에, 대략 2내지 7 nm두께의 게이트 실리콘 산화물층 (4) 이 N- 형 웰 (2) 을 열적으로 산화시킴으로써 성장된다. 그 다음에, 단위 ㎝-3당 1 × 1020개의 인 이온 또는 비소 이온을 도핑하는 동안 다결정 실리콘층이 CVD프로세스에 의해 증착된다. 이러한 경우에, 비도핑 다결정 실리콘층이 형성된 후, 인 또는 비소가 증기 확산에 의해 그 내부로 도핑될 수 있다.
다음으로, 도 lIb를 참조하면, 다결정 실리콘층이 포토치소그래피 프로세스에 의해 패턴닝되어 게이트 길이가 0. 35 In 이하인 게이트 전극 (5) 을 형성한다.그 다음에, 붕소(B) 이온 또는 플루오르화붕소 (BF2) 이온이 N-형 웰 (2) 내부로 주입되어 LDD 구조의 낮은 불순물 영역으로 되는 P-형 불순물 영역 (65 및 6D) 을 형성한다.
다음으로, 도 11c 를 참조하면, 도 9b와 같이, 게이트 실리콘 산화물층 (4) 이 게이트 전극 (5) 을 마스크로써 사용하여 식각된다. 그 다음에, 대략 100 nm 두께의 측벽 실리콘 산화물층 (7) 이 게이트 전극 (5) 의 측벽상에 형성 된다.
마지막으로, 도 lId를 참조하면, 도9d와유사하게, 대략20 nm두께의 실리콘 산화물층 (8) 이 CVD 프로세스에 의해 전체 표면상에 증착된다. 그 다음에, 단위 cu' 당 약 3 × 10's 개의 붕소 (B) 이온 또는 플루오르화 붕소 (BF2) 이온이 대략 30 keV의 에너지에서 게이트 전극 (5) 및 측벽 실리콘 산화물층 (7) 을 따스크로써 사용하여 N-형 웰 (2) 내부로 주입되어 LDD 구조의 높은 불순물 영역으로 되는 P'형 불순물 영역 (95및 9D) 을 형성한다. 그 다음에, 약 900'c 에서 약 10 분간 어닐링 공정을 수행하여 주입된 불순물들을 활성화시킨다. 그 다음에, 절연층 (도시되지 않음) 이 전체 표면상에 형성되고, 접촉 구조물 (도시되지 않음) 이 그 내부에 형성되어 표면 채널형 P 채널 MOS 트랜지스터를 완성한다.
제 2 실시예의 변형에서도, 제 2 실시예의 경우와 동일한 효과를 기대할 수 있다.
상술된 바와 같이, 본 발명에 따르면, 붕소 침투 현상을 억제할수 있고
게이트 절연층의 두에도 제조 비용의 증가없이 줄일 수 있다.

Claims (13)

  1. 반도체 기판(1) 상에 N 형 웰(2)을 형성하는 단계;
    상기 엘(2)상에 게이트 절연층(4)을 형성하는 단계;
    상기 게이트 절연층상에 게이트 전극(5)을 형성하는 단계;
    붕소포함 이온을 상기 웰(2) 내부로 주입하여 P 형 불순물 영역을 형성 하는 단계 ;
    상기 게이트 전극의 측벽상에 소정 두께의 실리콘 산화물층을 형성하는 단계;
    상기 게이트 전극상에 P 형 불순물 확산을 방지하기 위하여 상기 게이트 전극을 포함하는 전체 표면상에 질소 함유층(21)을 형성하는 단계; 및
    상기 질소 함유층을 형성한 후, 상기 게이트 전극으로 P 형 불순물들을 주입하는 단계를 포함하는 것을 특징으로 하는 표면 채널형 P 채널 MOS 트랜지스터를 제조하는 방법.
  2. 제 1 항에 있어서, 상기 게이트 전극을 형성하는 단계는
    상기 게이트 절연층상에 다결정 실리콘층 (5a) 을 형성하는 단계; 및
    상기 다결정 실리콘층을 패턴닝하여 상기 게이트 전극을 형성하는 단계를 포함하며,
    상기 질소 함유층을 형성하는 단계가 상기 다결정 실리콘층상에 질소 함유층을 형성하는 단계를 구비하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 질소 함유층이 실리콘 질화물, 실리콘 옥시도니트리드, 붕소 질화물 및 실리콘 질화물/실리콘 산화물 중 어느 하나로 만들어지는 것을 특징으로 하는 방법.
  4. 반도체 기판(1) 상에 N 형 웰(2)을 형성하는 단계;
    상기 웩(2)상에 게이트 절연층(4)을 형성하는 단계;
    상기 게이트 절연층상에 게이트 전극(5)을 형성하는 단계;
    붕소포함 이온을 상기 웰 내부로 주입하여 P 형 불순물 영역을 형성하는 단계 ;
    상기 게이트 전극상에서 P 형 불순물 확산방지를 위하여 상기 게이트 전극을 형성하면서 상키 게이트 전극으로 N 형 불순물을 도핑하는 단계, 및
    상기 N 형 불순물을 도핑한 후, 상기 게이트 전극으로 P 형 불순물들을 주입하는 단계를 포함하는 것을 특징으로 하는 표면 채널형 P 채널 MOS트랜지스터를 제조하는 방법.
  5. 제 4항에 있어서, 상기 게이트 전극에서 상기 P형 불순물들의 농도가 상기 게이트 전극에서 상기 N형 불순물들의 농도의 2매 이상인 것을 특징으로 하는 방법.
  6. 반도체 기판(1) 상에 N 형 웰(2)을 형성하는 단계;
    상기 웰(2)상에 게이트 절연층(4)을 형성하는 단계;
    상기 게이트 절연층상에 게이트 전극(5)을 형성하는 단계;
    붕소포함 이온을 상기 웰 내부로 주입하여 P 형 불순물 영역을 형성하는 단계 ;
    상기 게이트 전극상에서 P 형 불순물 확산 방지를 위하여 상기 게이
    트 전극으로 N 형 불순물들을 도핑하는 단계; 및
    상기 N 형 불순물들물 도핑한 후, 상기 게이트 전극으로 P 형 불순물들을 주입하는 단계를 포함하는 것을 특징으로 하는 표면 채널형 P 채널 MOS 트랜지스터를 제조하는 방법.
  7. 제 6항에 있어서, 상기 게이트 전극에서 상기 F형 불순물들의 농도가 상기 게이트 전극에서 상기 N형 불순물들의 농도의 2배 이상인 것을 특징으로 하는 방법.
  8. 제 6 항에 있어서, 상기 게이트 전극에서 상기 P 형 불순물의 농도가 상기 게이트 전극에서 상기 N 형 불순물의 농도의 2 배 이상인 것을 특징으로 하는 방법.
  9. 제 1 항, 제 4 항 또는 제 6 항에 있어서, 상기 게이트 전극을 형성하는 단계가,
    상기 게이트 절연층에 다결정 실리콘층(5a)을 형성하는 단계; 및
    상기 다결정 실리콘층을 패터닝하여 상기 게이트 전극을 형성하는 단계를 포함하며 ,
    상기 P 형 불순물 확산 방지는 상기 다결정 실리콘층을 형성하면서 상기 다결정 실리콘층으로 N 형 불순물들을 도핑하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 상기 게이트 전극에서 상기 P형 불순물들의 농도가 상기 게이트 전극에서 상기 N형 불순물의 농도의 2배 이상인 것을 특징으로 하는 방법.
  11. 반도체 기판(1)상에 N 형 웰(2)을 형성하는 단계,
    상기 웰(2)상에 게이트 절연층(4)을 형성하는 단계;
    상기 게이트 절연층상에 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층상에 질소 함유층(21)을 형성하는 단계;
    상기 질소 함유층 및 상기 다결정 실리콘층을 패터닝하여 게이트전극(5)을 형성하는 단계;
    붕소포함 이온을 상기 웰 내부로 주입하여 P 형 불순물 영역을 형성
    하는 단계 ;
    상기 게이트 전극(5)의 측벽 및 상기 질소 함유층상에 실리콘 산화물
    층을 형성하는 단계; 및
    상기 게이트 전극으로 P 형 불순물들을 주입하는 단계를 포함하는 것
    을 특징으로 하는 표면 채널형 P 채널 MOS 트랜지스터를 제조하는 방법
  12. 반도체 기판(1)상에 N 형 웰(2)을 형성하는 단계;
    상기 웰(2) 상에 게이트 절연층(4)을 형성하는 단계;
    상기 게이트 절연층상에 게이트 전극(5)을 형성하는 단계;
    상기 게이트 전극으로 N 형 불순물들을 주입하는 단계, 및상기 N 형 불순물들이 주입된 후, 상기 게이트 전극으로 P 형 불순물들을 주입하는 단계를 포함하며,
    상기 게이트 전극에서 상기 P 형 불순물들의 농도가 상기 게이트 전극에서 상기 N 형 불순물들의 농도보다 높은 것을 특징으로 하는 표면 채널형 P 채널 MOS 트랜지스터를 제조하는 방법.
  13. 반도체 기판(1)상에 N 형 웰(2)을 형성하는 단계;
    상기 웩(2) 상에 게이트 절연층(4)을 형성하는 단계;
    상기 게이트 절연층상에 N 형 불순물로 도핑된 다결정 실리콘층(5a)을 형성하는 단계;
    상기 다절정 실리콘층을 패터닝하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 측벽상에 소정 두께의 실리콘 는화물층을 형성하
    는 단계; 및
    상기 게이트 전극으로 P 형 불순물들을 주입하는 단계를 포함하며,
    상기 게이트 전극에서 상기 P 형 불순물들의 농도가 상기 게이트 전극에서 상기 N 형 불순물들의 농도보다 높은 것을 특징으로 하는 표면 채널형 P 채널 MOS 트랜지스터를 제조하는 방법.
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