JP2019046902A - 半導体装置、電子機器及び半導体装置の製造方法 - Google Patents

半導体装置、電子機器及び半導体装置の製造方法 Download PDF

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Abstract

【課題】ゲート電極の形状にとらわれることなく、ＲＴＮによる影響を低減させる半導体装置、電子機器及び半導体装置の製造方法を提供する。
【解決手段】ソース領域及びドレイン領域を含み、前記ソース領域及び前記ドレイン領域の間にチャネル領域が存在する素子領域と、前記ソース領域、前記チャネル領域及び前記ドレイン領域が配列する方向と直交する方向の両側に少なくとも設けられた素子分離領域を有する基板と、前記素子分離領域の一側から他側に亘って前記基板の前記素子領域上に少なくとも設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、を備え、前記ゲート絶縁膜は、不純物を含み、前記素子領域及び前記素子分離領域の境界上を含む境界領域の前記不純物濃度は、前記ゲート絶縁膜の中央領域の前記不純物濃度と異なる、半導体装置
【選択図】図５

Description

本開示は、半導体装置、電子機器及び半導体装置の製造方法に関する。
半導体装置として、電界効果トランジスタ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）が知られている。
電界効果トランジスタ（以下、単にトランジスタとも称することもある）は、半導体基板の素子領域上に設けられたゲート電極と、ゲート電極を挟むように素子領域内に設けられたソース領域及びドレイン領域とを有する。電界効果トランジスタでは、ゲート電極に電圧を加えることでソース領域及びドレイン領域間にチャネル領域を形成し、形成されたチャネル領域にてキャリア（電子又は正孔）を移動させることにより、ドレイン領域からソース領域に電流を流すことができる。
一方、集積回路等では、トランジスタ等が形成される素子領域を素子分離領域で離隔することで、各トランジスタ等を互いに電気的に絶縁している。素子分離領域は、例えば、エッチングを用いて基板表面に開口を形成し、形成された開口に絶縁体を埋め込むＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いることで形成することができる。
ここで、特許文献１に示されるように、ＳＴＩを用いた電界効果トランジスタでは、ＲＴＮ（Ｒａｎｄａｍ Ｔｅｌｅｇｒａｐｈ Ｎｏｉｓｅ）と呼ばれるノイズが発生することがある。ＲＴＮは、キャリアがランダムにトラップ・デトラップされることにより発生し、特に、ＳＴＩにて形成した素子分離領域と、素子領域との境界付近にて発生する。ＲＴＮは、電界効果トランジスタの誤作動の原因となるため、ＲＴＮを抑制するために様々な取り組みがなされている。
特許文献１には、ゲート電極の形状を変えることで、ＲＴＮの影響を抑制する技術が開示されている。具体的には、ＲＴＮの原因となるキャリアのランダムな動きは、素子分離領域と素子領域との境界付近にて発生する場合が多いため、特許文献１に記載の技術では、該境界付近の領域のゲート電極の形状をゲート長方向に張り出させている。これにより、該境界付近の領域で電流が流れにくくなるため、ＲＴＮの影響を低減することができる。
特開２０１７−６９２３１号公報
しかしながら、近年、半導体装置の微細化及び集積化がより求められるようになっており、電界効果トランジスタのさらなる縮小が求められている。特許文献１に開示されるような形状を有するゲート電極では、ゲート長に加えて、さらにゲート長方向に張り出す分の長さが必要となるため、ゲート電極の縮小には限界があった。また、さらなる微細化に伴い、ゲート電極の複雑な形状加工はますます難しくなるため、特許文献１に記載の技術では、ＲＴＮによる影響を抑制することはより困難となることが想定される。
上記事情に鑑みれば、ゲート電極の形状にとらわれることなく、ＲＴＮによる影響を低減させることが望ましい。
本開示によれば、ソース領域及びドレイン領域を含み、前記ソース領域及び前記ドレイン領域の間にチャネル領域が存在する素子領域と、前記ソース領域、前記チャネル領域及び前記ドレイン領域が配列する方向と直交する方向の両側に少なくとも設けられた素子分離領域を有する基板と、前記素子分離領域の一側から他側に亘って前記基板の前記素子領域上に少なくとも設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、を備え、前記ゲート絶縁膜は、不純物を含み、前記素子領域及び前記素子分離領域の境界上を含む境界領域の前記不純物濃度は、前記ゲート絶縁膜の中央領域の前記不純物濃度と異なる、半導体装置が提供される。
また、本開示によれば、ソース領域及びドレイン領域を含み、前記ソース領域及び前記ドレイン領域の間にチャネル領域が存在する素子領域と、前記ソース領域、前記チャネル領域及び前記ドレイン領域が配列する方向と直交する方向の両側に少なくとも設けられた素子分離領域を有する基板と、前記素子分離領域の一側から他側に亘って前記基板の前記素子領域上に少なくとも設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、を備え、前記ゲート絶縁膜は、不純物を含み、前記素子領域及び前記素子分離領域の境界上を含む境界領域の前記不純物濃度は、前記ゲート絶縁膜の中央領域の前記不純物濃度と異なる、電子機器が提供される。
また、本開示によれば、基板に、素子領域と、前記素子領域の少なくとも両側に設けられた素子分離領域と、を設けることと、少なくとも前記素子分離領域の一側から他側に亘って、前記基板の少なくとも前記素子領域上にゲート絶縁膜を設けることと、前記ゲート絶縁膜上に所定のマスクを設けることと、前記ゲート絶縁膜及び前記マスクの上に、不純物を含む膜を成膜し、熱処理を行うことで、前記マスクで覆われていない前記ゲート絶縁膜に前記不純物を拡散させることと、前記マスクを除去することと、前記ゲート絶縁膜の上にゲート電極を設けることと、前記ゲート電極を挟む前記素子領域にソース領域及びドレイン領域を設けることと、を含む、半導体装置の製造方法が提供される。
本開示によれば、ゲート絶縁膜中の不純物濃度を局所的に変化させることで閾値電圧を局所的に変化させ、これにより、チャネル領域に流れる電流を局所的に変化させることができる。特に、素子領域と素子分離領域との境界付近にて流れる電流を局所的に変化させることで、素子領域と素子分離領域との境界付近で発生するＲＴＮによる影響を低減することができる。
以上説明したように本開示によれば、ゲート電極の形状にとらわれることなく、ＲＴＮによる影響を低減させることができる。
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
一般的な電界効果トランジスタの概略平面図である。 図１に示す電界効果トランジスタのＡ−Ａ断面図である。 比較例に係る電界効果トランジスタの平面図である。 図１及び図２で示す電界効果トランジスタの特性図である。 本開示の第１の実施形態に係る電界効果トランジスタの構成を示す平面図である。 図５に示す電界効果トランジスタのＢ−Ｂ断面図である。 境界領域（境界から中央領域の方向に２０ｎｍまでの範囲）における閾値電圧の差と、流れる電流の変化率との関係をシミュレーションした結果を示すグラフ図である。 本開示の第２の実施形態に係る電界効果トランジスタの構成を示す平面図である。 図８に示す電界効果トランジスタのＣ−Ｃ断面図である。 本開示の第１及び第２の実施形態に係る電界効果トランジスタの変形例を示す図である。 本開示の第１の実施形態に係る電界効果トランジスタの製造方法の一工程を説明する模式的な断面図である。 同電界効果トランジスタの製造方法の一工程を説明する模式的な断面図である。 同電界効果トランジスタの製造方法の一工程を説明する模式的な断面図である。 同電界効果トランジスタの製造方法の一工程を説明する模式的な断面図である。 同電界効果トランジスタの製造方法の一工程を説明する模式的な断面図である。 同電界効果トランジスタの製造方法の一工程を説明する模式的な断面図である。 同電界効果トランジスタの製造方法の一工程を説明する模式的な断面図である。 同電界効果トランジスタの製造方法の一工程を説明する模式的な断面図である。 同電界効果トランジスタの製造方法の一工程を説明する模式的な断面図である。 同電界効果トランジスタの製造方法の一工程を説明する模式的な断面図である。 本開示に係る技術を適用したＡＤコンバータのコンパレータ回路を示した等価回路図である。 本開示に係る技術を適用したＣＩＳの画素回路を示した等価回路図である。 本開示の技術が適用されうる電子機器の一例を示す外観図である。 本開示の技術が適用されうる電子機器の他の例を示す外観図である。 本開示の技術が適用されうる電子機器の他の例を示す外観図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
なお、以下の説明にて参照する各図面では、説明の便宜上、一部の構成部材の大きさを誇張して表現している場合がある。したがって、各図面において図示される構成部材同士の相対的な大きさは、必ずしも実際の構成部材同士の大小関係を正確に表現するものではない。また、以下の説明では、基板又は層が積層される方向を上方向と表すことがある。
なお、説明は以下の順序で行うものとする。
１．電界効果トランジスタの概要
１．１．電界効果トランジスタの基本構成
１．２．電界効果トランジスタの特性
２．第１の実施の形態
３．第２の実施の形態
４．変形例
５．製造方法
６．適用例
６．１．ＡＤコンバータ
６．２．ＣＩＳ
６．３．電子機器
７．まとめ
＜１．電界効果トランジスタの概要＞
（１．１．電界効果トランジスタの基本構成）
まず、図１及び図２を参照して、電界効果トランジスタの基本構成について説明する。図１は、一般的な電界効果トランジスタの平面構成を示す模式的な平面図である。図２は、図１で示す電界効果トランジスタをＡ−Ａ線で切断した断面構成を示す縦断面図である。
図１及び図２に示すように、電界効果トランジスタ１は、半導体基板５０と、ソース領域１０ａと、ドレイン領域１０ｂと、チャネル領域１０ｃと、ゲート絶縁膜３０と、ゲート電極４０と、を備える。なお、ソース領域１０ａ及びドレイン領域１０ｂは、互いに入れ替わっていてもよい。
半導体基板５０は、例えば、シリコン基板であり、半導体基板５０の上に電界効果トランジスタ１等の半導体装置が形成される。半導体基板５０には、エッチングによる開口に絶縁物が埋め込まれることで形成された素子分離領域２０と、素子分離領域２０にて区画され、かつ導電型不純物が導入された素子領域１０とが設けられる。図１を参照すると、素子領域１０は、ソース領域１０ａ及びドレイン領域１０ｂを有し、ソース領域１０ａ及びドレイン領域１０ｂの間には、チャネル領域１０ｃが設けられる。チャネル領域１０ｃ上には、ソース領域１０ａ、ドレイン領域１０ｂ及びチャネル領域１０ｃが配列する方向と直交する方向の素子分離領域２０の一側から他側に亘って、ゲート絶縁膜３０が設けられる。さらに、ゲート電極４０は、ゲート絶縁膜３０の上に設けられる。
図１に示すように、このような電界効果トランジスタ１では、電流のリーク及びクロストーク等を防止するために、素子領域１０の周囲を素子分離領域２０で囲むことで、電界効果トランジスタ１の各々を電気的に絶縁させている。
なお、図１及び図２で示す電界効果トランジスタは、ソース領域１０ａ及びドレイン領域１０ｂの間に流れる電流に寄与するキャリアの種類によってＮ型及びＰ型に大別される。Ｎ型電界効果トランジスタでは、キャリアは電子であるため、素子領域１０にはＰ型不純物が添加され、ソース領域１０ａ及びドレイン領域１０ｂには、Ｎ型不純物が添加される。一方、Ｐ型電界効果トランジスタでは、キャリアは、正孔であるため、素子領域１０にはＮ型不純物が添加され、ソース領域１０ａ及びドレイン領域１０ｂには、Ｐ型不純物が添加される。
このような電界効果トランジスタでは、ゲート電極４０に閾値電圧以上となる電圧を印加することで、ソース領域１０ａ及びドレイン領域１０ｂ間で、キャリアとして電子又は正孔を移動させて、電流を流すことができる。
上述した構成を有する電界効果トランジスタでは、ＳＴＩ法を用いて、素子領域１０を画定する素子分離領域２０が形成される。ＳＴＩ法を用いて形成された素子分離領域２０と、素子領域１０との境界付近では、キャリアトラップによるＲＴＮが多く発生する。ＲＴＮは、電界効果トランジスタ１の誤作動の原因となるため、ＲＴＮを抑制するために様々な取り組みがなされている。
例えば、図３は、比較例に係る電界効果トランジスタ（特許文献１に開示される電界効果トランジスタ）の平面構造を示す上面図である。
図３に示すように、比較例に係る電界効果トランジスタ２では、ゲート電極４１の形状を変形させることでＲＴＮによる影響を低減させようとしている。上述したように、キャリアトラップは、主として、素子領域１０と素子分離領域２０との境界付近にて多く発生する。そのため、比較例に係る電界効果トランジスタ２では、図３に示すように、ゲート電極４１は、素子領域１０と素子分離領域２０との境界上において、ゲート長方向（ソース領域１０ａ及びドレイン領域１０ｂが配列した方向）に長く張り出した形状にて構成される。この構成によれば、素子領域１０と素子分離領域２０との境界付近では、ゲート電極４１の中央部よりも電流が流れにくくなるため、キャリアトラップにてトラップされる電子を減らすことができる。これにより、比較例に係る電界効果トランジスタ２では、ＲＴＮによる影響の低減を試みている。
しかしながら、電界効果トランジスタ２のゲート電極４１は、ゲート長に加えてゲート長方向に張り出した分の長さが必要となるため、電界効果トランジスタの微細化に不利である。その上、電界効果トランジスタ２の微細化が進む中で、複雑な形状のゲート電極４１の加工は、ますます困難になることが想定される。したがって、比較例に係る電界効果トランジスタ２の構造では、構造の微細化が進むにつれて、ＲＴＮの影響を抑制することは困難となることが想定される。
（１．２．電界効果トランジスタの特性）
ここで、図４を参照して、図１及び図２で示した電界効果トランジスタ１の特性について説明する。図４は、図１及び図２で示した電界効果トランジスタ１におけるゲートに印加される電圧（ＶＧ）と、ドレインに流れる電流（ＩD）との関係を示すグラフ図である。
図４では、電界効果トランジスタの理想的な特性を破線で示し、実際の特性を実線で示す。
図４に示すように、理想的には、ドレイン電流は、ゲート電圧が閾値電圧（Ｖｔｈ）に到達するまで、ゲート電圧の上昇に従い、一定の傾向で増加する。しかし、実際には、ドレイン電流は、理想的なグラフの直線から上振れして、より多く流れてしまうことがある。これは、ハンプ（Ｈｕｍｐ）によるものである。ハンプは、ＳＴＩ法を用いた電界効果トランジスタに現れるものであり、ＳＴＩ構造の上部エッジの酸化膜が薄くなる細線化（Ｔｈｉｎｎｉｎｇ）、又は素子領域と素子分離領域との境界付近におけるへこみ（ｄｅｎｔ）等によって構造的に引き起こされる。このハンプの発生は、閾値電圧付近での特性ばらつきの増加、相対特性（マッチング特性とも称する）の低下、及び漏れ電流の発生につながり、ＲＴＮと同様に電界効果トランジスタ１の誤作動につながってしまう。したがって、上述したようなＲＴＮを抑制するために素子領域と素子分離領域との境界付近を流れる電流を抑制することは、ハンプ発生の抑制にも効果がある。
本発明者は、上記事情を一着眼点にして、本開示に係る技術を創作するに至った。本開示に係る技術によれば、ゲート電極の形状にとらわれることなく、ＲＴＮを低減させることが可能である。また、本開示に係る技術によれば、素子領域と素子分離領域との境界付近を流れる電流を抑制することによって、電界効果トランジスタの特性に発生するハンプを抑制することが可能である。以下、このような効果を発揮する本開示の一実施形態に係る電界効果トランジスタの構成を順次詳細に説明する。
＜２．第１の実施形態＞
まず、図５及び図６を参照して、本開示の第１の実施形態に係る電界効果トランジスタの構成について説明する。図５は、本実施形態に係る電界効果トランジスタの構成を示す平面図である。図６は、図５における電界効果トランジスタのＢ−Ｂ断面図である。
図５及び図６に示すように、本実施形態に係る電界効果トランジスタ１００は、素子領域１１０及び素子分離領域１２０が形成された半導体基板１５０と、ゲート絶縁膜１３０と、ゲート電極１４０と、を備える。本実施形態に係る電界効果トランジスタ１００は、例えば、Ｎ型電界効果トランジスタである。
半導体基板１５０は、電界効果トランジスタ１００が形成される基板である。半導体基板１５０には、電界効果トランジスタ１００のソース領域１１０ａ、ドレイン領域１１０ｂ及びチャネル領域１１０ｃを含む素子領域１１０と、素子領域１１０を画定する素子分離領域１２０とが設けられる。また、素子領域１１０及び素子分離領域１２０との境界では、半導体基板１５０の表層近傍にてキャリアトラップが発生し得る。図６では、キャリアトラップが多く発生する代表的な箇所をＸ印にて示した。
半導体基板１５０は、例えば、単結晶のシリコン（Ｓｉ）基板である。または、半導体基板１５０は、上記のシリコン基板の内部にＳｉＯ２などの絶縁膜を挟み込んだ、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であってもよい。さらには、半導体基板１５０は、例えば、ガリウムヒ素（ＧａＡｓ）基板、窒化ガリウム（ＧａＮ）基板又はシリコンカーバイド（ＳｉＣ）基板等の化合物半導体基板が用いられてもよく、サファイア等の半導体材料以外の基板にシリコン（Ｓｉ）等の半導体層を成膜した基板であってもよい。
素子領域１１０は、半導体基板１５０に導電型不純物を導入することで形成される。本実施形態に係る電界効果トランジスタ１００は、Ｎ型電界効果トランジスタであるため、素子領域１１０は、イオン注入法などを用いて、半導体基板１５０にＰ型不純物（ホウ素又はアルミニウムなど）を導入することで形成される。
素子領域１１０には、ゲート絶縁膜１３０及びゲート電極１４０を挟んで、更にソース領域１１０ａ及びドレイン領域１１０ｂが設けられる。ソース領域１１０ａ及びドレイン領域１１０ｂは、Ｎ型不純物（例えば、リン又はヒ素など）を導入することで形成される。ゲート絶縁膜１３０及びゲート電極１４０の下の素子領域１１０は、チャネル領域１１０ｃとなる。
素子分離領域１２０は、絶縁性材料で形成され、半導体基板１５０の表面から内部に向かって設けられる。素子分離領域１２０は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または酸窒化シリコン（ＳｉＯＮ）などの絶縁性の無機酸窒化物で形成されてもよい。具体的には、素子分離領域１２０は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて、素子領域１１０を画定する所定の領域の半導体基板１５０の一部をエッチング等で除去した後、エッチングにて形成された開口を酸化シリコン（ＳｉＯｘ）などで埋め込むことで形成することができる。
素子分離領域１２０は、半導体基板１５０の素子領域１１０を互いに離隔することで、半導体基板１５０に設けられる電界効果トランジスタ１００等を互いに電気的に絶縁する。なお、素子分離領域１２０は、ソース領域１１０ａ及びドレイン領域１１０ｂが配列する方向と直交する方向にて、素子領域１１０の両側に少なくとも設けられる。また、素子分離領域１２０は、素子領域１１０の周囲を囲むように設けられてもよい。素子領域１１０の周囲を素子分離領域１２０で囲むことによって、電界効果トランジスタ１００からのリーク電流をより抑制することができる。
ゲート電極１４０は、導電材料にてゲート絶縁膜上に形成される。ゲート電極１４０は、例えば、平面視にて、後述するゲート絶縁膜１３０と同様の矩形形状として形成されてもよい。
例えば、ゲート電極１４０は、ポリシリコンにて形成されてもよい。このような場合、ゲート電極１４０は、Ｎ型不純物を導入されたポリシリコンにて、Ｎ型電極として形成されてもよい。または、ゲート電極１４０は、金属材料で形成されてもよく、例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）及び銅（Ｃｕ）等の金属、又はこれらの合金若しくは金属化合物にて形成されてもよい。または、ゲート電極１４０は、上述した材料からなる層を複数種積層した多層構造にて形成されてもよい。このような多層構造によれば、ゲート電極１４０は、配線抵抗を低下させる等の効果を得ることが可能である。
ゲート絶縁膜１３０は、素子分離領域１２０の一側から他側に亘って、素子領域１１０上を横断するように半導体基板１５０の上に設けられる。具体的には、ゲート絶縁膜１３０は、平面視で矩形となる形状にて設けられ、ゲート絶縁膜１３０両端が素子分離領域１２０の上に存在するように素子領域１１０の上に跨って設けられる。すなわち、ゲート絶縁膜１３０は、ソース領域１１０ａ、チャネル領域１１０ｃ及びドレイン領域１１０ｂが配列する方向と直交する方向に延伸するように設けられてもよい。これにより、ゲート絶縁膜１３０は、素子領域１１０と素子分離領域１２０との境界上に存在するように設けられることになる。
ゲート絶縁膜１３０は、無機絶縁体にて構成されてもよい。例えば、ゲート絶縁膜１３０は、無機酸化物又は無機窒化物で構成されてもよく、具体的には、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）又は酸化チタン（ＴｉＯ２）などで構成されてもよい。さらには、ゲート絶縁膜１３０は、強誘電体材料などで構成されてもよい。ゲート絶縁膜１３０は、半導体基板１５０の上に、上述したような無機絶縁体を成膜することで形成することが可能である。また、ゲート絶縁膜１３０は、半導体基板１５０の表面を酸化することで形成することも可能である。
ここで、本実施形態に係る電界効果トランジスタ１００では、ゲート絶縁膜１３０は、少なくとも一部領域に不純物を含んで構成される。具体的には、ゲート絶縁膜１３０において、素子領域１１０及び素子分離領域１２０の境界上を含む境界領域１３０ａの不純物濃度は、ゲート絶縁膜１３０の中央領域１３０ｂの不純物濃度と異なるように設けられる。ゲート絶縁膜１３０の境界領域１３０ａとは、キャリアトラップの発生が多く見られる領域であり、素子領域１１０と素子分離領域１２０との境界上を含むゲート絶縁膜１３０の両端側の領域である。ゲート絶縁膜１３０の境界領域１３０ａと中央領域１３０ｂとで不純物濃度が異なることにより、電界効果トランジスタ１００は、境界領域１３０ａ及び中央領域１３０ｂにて、閾値電圧の高さを局所的に制御することが可能となる。これによれば、本実施形態に係る電界効果トランジスタ１００では、キャリアトラップの発生の可能性がある境界領域１３０ａにて局所的な閾値電圧を上昇させ、境界領域１３０ａで流れる電流の大きさを低減させることができる。したがって、本実施形態に係る電界効果トランジスタ１００では、キャリアトラップによるＲＴＮを低減することができる。また、本実施形態に係る電界効果トランジスタ１００では、トランジスタ特性のハンプを低減することも可能であるため、トランジスタ特性のバラつきを低減することもできる。
局所的な閾値電圧は、ゲート絶縁膜１３０に含有される不純物の種類及び濃度によって制御することが可能である。例えば、本実施形態である電界効果トランジスタでは、素子領域１１０及び素子分離領域１２０の境界上を含む境界領域１３０ａは、中央領域１３０ｂによりも不純物を高濃度に含んでいてもよい。
ゲート絶縁膜１３０に含まれる上記の不純物は、例えば、金属不純物であり、具体的には、Ｈｆ、Ｔａ、Ｗなどの遷移金属であり、より具体的には、Ｈｆである。特に、Ｈｆは、半導体の製造工程では一般的に用いられる材料であり、ゲート絶縁膜１３０等に不純物として含まれた場合でも、信頼性を著しく低下させないため、電界効果トランジスタ１００の製造コストを抑制することが可能である。このような不純物を、中央領域１３０ｂよりも高濃度で境界領域１３０ａに導入することにより、Ｎ型電界効果トランジスタでは、キャリアトラップが多く発生する境界領域１３０ａの局所的な閾値電圧を中央領域１３０ｂよりも上昇させることができる。したがって、電界効果トランジスタ１００では、境界領域１３０ａにて流れる電流量が低減するため、キャリアトラップによるＲＴＮを低減することができる。また、電界効果トランジスタ１００では、トランジスタ特性のハンプを低減することも可能であるため、トランジスタ特性のバラつきを低減することもできる。
なお、境界領域１３０ａの方が中央領域１３０ｂよりも不純物の濃度が高ければ、中央領域１３０ｂには不純物が含まれていなくともよい。かかる構成によれば、中央領域１３０ｂに流れる電流を抑制せずに、境界領域１３０ａにおけるＲＴＮの影響を低減することができる。また、かかる構成によれば、ゲート絶縁膜１３０に含有させる不純物の総量を削減することで、電界効果トランジスタ１００の局所的な閾値電圧をより低コストで制御することができる。
例えば、電界効果トランジスタ１００において、不純物としてＨｆを選択し、境界領域１３０ａに対して、Ｈｆを１．０×１０１４個／ｃｍ２の濃度で添加してもよい。これによれば、Ｈｆの濃度が高い境界領域１３０ａの局所的な閾値電圧を上昇させることができる。したがって、電界効果トランジスタ１００の動作時に、境界領域１３０ａを流れる電流が減少するため、Ｈｕｍｐを抑制し、トランジスタ特性のバラつきを低減することができる。また、電界効果トランジスタ１００において、キャリアトラップにおけるランダムなトラップ・デトラップによって発生するＲＴＮの影響を低減することができる。
閾値電圧の上昇に従って流れる電流が低減される効果について、図７に示すシミュレーション結果を参照して説明する。図７は、境界領域（境界から中央領域の方向に２０ｎｍまでの範囲）における閾値電圧の差と、流れる電流の変化率との関係をシミュレーションした結果を示すグラフ図である。
図７に示すように、境界領域（境界から中央領域の方向に２０ｎｍまでの範囲）において閾値電圧を変化させた場合、境界領域１３０ａで流れる電流は、閾値電圧の差の増加に伴って減少することがわかる。具体的には、境界領域１３０ａの閾値電圧が基準とする閾値電圧から１００ｍＶ上昇することで、境界領域１３０ａで流れる電流量は、基準とする閾値電圧の際に得られた電流量の７０％程度に減少することがわかる。
なお、以上にて本実施形態に係る電界効果トランジスタ１００について説明したが、不純物によっては、Ｎ型電界効果トランジスタのゲート絶縁膜１３０に導入されることで、導入された領域の局所的な閾値電圧を低下させるものがあり得る。このような不純物を用いる場合、ゲート絶縁膜１３０は、中央領域１３０ｂの不純物濃度が境界領域１３０ａの不純物濃度よりも高くなるように設けられる。この構成によっても、境界領域１３０ａの局所的な閾値電圧を中央領域１３０ｂの局所的な閾値電圧よりも高くすることができるため、電界効果トランジスタ１００は、境界領域１３０ａに流れる電流を減少させることができる。このようなＮ型電界効果トランジスタにおいて、導入された領域の局所的な閾値電圧を低下させる不純物としては、例えば、Ｓｒ、Ｂａなどのアルカリ金属又はアルカリ土類金属を例示することができる。
＜３．第２の実施形態＞
次に、図８及び図９を参照して、本開示の第２の実施形態に係る電界効果トランジスタの構成について説明する。図８は、本実施形態に係る電界効果トランジスタの構成を示す平面図である。図９は、図８における電界効果トランジスタのＣ−Ｃ断面図である。
本実施形態に係る電界効果トランジスタ２００は、第１の実施形態に係る電界効果トランジスタ１００に対して、Ｐ型電界効果トランジスタである点が主として異なる。本実施形態に係る電界効果トランジスタ２００において、素子領域２１０及びゲート絶縁膜２３０以外の構成については、実質的に第１の実施形態にて説明した同名の構成と同様であるため、ここでの説明は簡略化する。
図８に示すように、本実施形態に係る電界効果トランジスタ２００は、素子領域２１０及び素子分離領域２２０が形成された半導体基板２５０と、ゲート絶縁膜２３０と、ゲート電極２４０と、を備える。本実施形態に係る電界効果トランジスタ２００は、上述したように、Ｐ型電界効果トランジスタである。
半導体基板２５０は、電界効果トランジスタ２００等が形成される基板である。半導体基板２５０は、例えば、単結晶のシリコン（Ｓｉ）基板である。半導体基板２５０には、電界効果トランジスタ２００のソース領域２１０ａ、ドレイン領域２１０ｂ及びチャネル領域２１０ｃを含む素子領域２１０と、素子領域２１０を画定する素子分離領域２２０とが設けられる。また、素子領域２１０及び素子分離領域２２０との境界では、半導体基板２５０の表層近傍にてキャリアトラップが発生し得る。図９では、キャリアトラップが多く発生する代表的な箇所をＸ印にて示した。
素子領域２１０は、半導体基板２５０に導電型不純物を導入することで形成される。本実施形態に係る電界効果トランジスタ２００は、Ｐ型電界効果トランジスタであるため、素子領域２１０は、イオン注入法などを用いて、半導体基板２５０にＮ型不純物（リン又はヒ素など）を導入することで形成される。
素子領域２１０には、ゲート絶縁膜２３０及びゲート電極２４０を挟んで、更にソース領域２１０ａ及びドレイン領域２１０ｂが設けられる。ソース領域２１０ａ及びドレイン領域２１０ｂは、Ｐ型不純物（例えば、ホウ素又はアルミニウムなど）を導入することで形成される。ゲート絶縁膜２３０及びゲート電極２４０の下の素子領域２１０は、チャネル領域２１０ｃとなる。
素子分離領域２２０は、絶縁性材料で形成され、半導体基板２５０の表面から内部に向かって設けられる。素子分離領域２２０は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または酸窒化シリコン（ＳｉＯＮ）などの絶縁性の無機酸窒化物で形成されてもよい。素子分離領域２２０は、半導体基板２５０の素子領域２１０を互いに離隔することで、半導体基板２５０に設けられる電界効果トランジスタ２００等を互いに電気的に絶縁する。なお、素子分離領域２２０は、ソース領域２１０ａ及びドレイン領域２１０ｂが配列する方向と直交する方向にて、素子領域２１０の両側に少なくとも設けられる。また、素子分離領域２２０は、素子領域２１０の周囲を囲むように設けられてもよい。
ゲート電極２４０は、導電材料にてゲート絶縁膜２３０上に形成される。ゲート電極２４０は、例えば、平面視にて、後述するゲート絶縁膜２３０と同様の矩形形状として形成されてもよい。例えば、ゲート電極２４０は、ポリシリコンにて形成されてもよい。このような場合、ゲート電極２４０は、Ｐ型不純物を導入されたポリシリコンにて、Ｐ型電極として形成されてもよい。または、ゲート電極２４０は、金属材料で形成されてもよい。
ゲート絶縁膜２３０は、無機絶縁体にて構成されてもよい。例えば、ゲート絶縁膜２３０は、無機酸化物又は無機窒化物で構成されてもよい。
ここで、本実施形態に係る電界効果トランジスタ２００では、第１の実施形態と同様に、ゲート絶縁膜２３０が少なくとも一部領域に不純物を含んで構成される。具体的には、ゲート絶縁膜２３０では、中央領域２３０ｂの不純物濃度は、素子領域２１０及び素子分離領域２２０の境界上を含む境界領域２３０ａの不純物濃度よりも高くなるように設けられる。ゲート絶縁膜２３０に含まれる上記の不純物は、例えば、金属不純物であり、具体的には、Ｈｆ、Ｔａ、Ｗ、Ｔｉ若しくはＺｒなどの遷移金属、又はＡｌなどの卑金属であり、より具体的には、Ｈｆである。
すなわち、本実施形態に係る電界効果トランジスタ２００では、キャリアが正孔であるため、キャリアが電子である第１の実施形態とは異なり、ゲート絶縁膜２３０に含まれる不純物の濃度の相対関係が境界領域２３０ａ及び中央領域２３０ｂで反転することになる。
これによれば、境界領域２３０ａよりも高濃度の不純物を中央領域２３０ｂに導入することにより、Ｐ型電界効果トランジスタでは、キャリアトラップが発生する境界領域２３０ａの局所的な閾値電圧を中央領域２３０ｂよりも低下させることができる。これによれば、電界効果トランジスタ２００では、動作時に境界領域２３０ａにて流れる電流量が減少するため、キャリアトラップによるＲＴＮを低減することができる。また、電界効果トランジスタ２００では、トランジスタ特性のハンプを低減することも可能であるため、トランジスタ特性のバラつきを低減することもできる。
なお、中央領域２３０ｂの方が境界領域２３０ａよりも不純物の濃度が高ければ、境界領域２３０ａには不純物が含まなくてもよい。かかる構成によれば、ゲート絶縁膜２３０に含有させる不純物の総量を削減することで、電界効果トランジスタ２００の局所的な閾値電圧をより低コストで制御することができる。
ただし、不純物によっては、Ｐ型電界効果トランジスタのゲート絶縁膜２３０に導入されることで、導入された領域の局所的な閾値電圧を低下させるものがあり得る。このような不純物を用いる場合、ゲート絶縁膜２３０は、境界領域２３０ａの不純物濃度が中央領域２３０ｂの不純物濃度よりも高くなるように設けられる。この構成によっても、境界領域２３０ａの局所的な閾値電圧を中央領域２３０ｂの局所的な閾値電圧よりも低くすることができるため、電界効果トランジスタ２００は、境界領域２３０ａに流れる電流を減少させることができる。このようなＰ型電界効果トランジスタにおいて、導入された領域の局所的な閾値電圧を低下させる不純物としては、例えば、Ｓｒ、Ｂａなどのアルカリ金属又はアルカリ土類金属を例示することができる。
以上、本開示の第１及び第２の実施形態に係る電界効果トランジスタについて詳細に説明した。
＜４．変形例＞
続いて、図１０を参照して、本開示の第１及び第２の実施形態に係る電界効果トランジスタの変形例について説明する。図１０は、本変形例に係る電界効果トランジスタの構成を示す平面図である。
図１０に示すように、本変形例に係る電界効果トランジスタ３０１、３０２は、素子分離領域３２０に囲まれた１つの素子領域３１０に複数設けられてもよい。例えば、電界効果トランジスタ３０１、３０２が直列に接続されている場合（すなわち、電界効果トランジスタ３０２のソースが電界効果トランジスタ３０１のドレインと接続されている場合）、素子領域３１０には、複数の電界効果トランジスタが設けられ得る。なお、本開示に係る技術は、電界効果トランジスタ３０１、３０２の少なくともいずれかに適用されていればよい。
＜５．製造方法＞
次に、図１１Ａ〜図１１Ｊを参照して、第１の実施形態に係る電界効果トランジスタ１００の製造方法について説明する。図１１Ａ〜図１１Ｊは、本実施形態に係る電界効果トランジスタ１００の製造方法の一工程を説明する模式的な断面図である。
以下では、第１の実施形態に係る電界効果トランジスタ１００（すなわち、Ｎ型電界効果トランジスタ）の製造方法について説明する。第２の実施形態に係る電界効果トランジスタ２００（すなわち、Ｐ型電界効果トランジスタ）の製造方法は、不純物の導入箇所が異なる以外は、実質的に同様であるため、説明は省略する。
まず、図１１Ａに示すように、半導体基板１５０に、Ｎ型不純物を導入することで素子領域１１０を形成した後、ＳＴＩ法を用いて素子分離領域１２０を形成する。具体的には、シリコンからなる半導体基板１５０の所定の領域に、イオン注入法を用いてＮ型不純物（リン又はヒ素）を導入することで、素子領域１１０を形成する。その後、エッチングによって、素子領域１１０を囲むように開口を形成し、形成した開口を酸化シリコンなどの絶縁物で埋め込むことで、素子分離領域１２０を形成する。
次に、図１１Ｂに示すように、半導体基板１５０の全面に亘ってゲート絶縁膜１３０を形成する。具体的には、半導体基板１５０の全面の表層を酸化することでＳｉＯ２等からなるゲート絶縁膜１３０を形成する。
続いて、図１１Ｃに示すように、ゲート絶縁膜１３０上にマスク１６０を成膜する。具体的には、半導体基板１５０の全面に亘って、ＴｉＮ又はＴａＮを成膜することでマスク１６０を形成する。マスク１６０の膜厚は、例えば、１０ｎｍ〜５０ｎｍであってもよい。
次に、図１１Ｄに示すように、マスク１６０の上にフォトレジスト膜１７０を成膜し、フォトレジスト膜１７０をパターニングする。具体的には、まず、マスク１６０の上にスピンコート法などを用いてフォトレジスト膜１７０を成膜する。その後、フォトリソグラフィ法を用いて、フォトレジスト膜１７０をパターニングし、ゲート絶縁膜１３０の中央領域１３０ｂに対応する領域以外のフォトレジスト膜１７０を除去する。ここで、ゲート絶縁膜１３０の中央領域１３０ｂに対応する領域とは、素子領域１１０と素子分離領域１２０との境界上を含まない領域である。
なお、図１１Ｄでは、Ｎ型である第１の実施形態に係る電界効果トランジスタ１００の製造方法を示している。一方で、Ｐ型である第２の実施形態に係る電界効果トランジスタ２００では、フォトレジスト膜１７０が残存する領域が異なる。具体的には、電界効果トランジスタ２００では、素子領域２１０と素子分離領域２２０の境界上を含む境界領域２３０ａにフォトレジスト膜１７０が残存するようにパターニングされる。すなわち、電界効果トランジスタ１００と、電界効果トランジスタ２００とでは、フォトレジスト膜１７０の残存領域が反転する。
続いて、図１１Ｅに示すように、ドライエッチングを行うことにより、フォトレジスト膜１７０で覆われている領域以外のマスク１６０を選択的に除去する。具体的には、例えば反応性ガスエッチング又はイオンビームエッチング等を用いることで、フォトレジスト膜１７０で覆われてない領域のマスク１６０を選択的に除去する。
更に、図１１Ｆに示すように、酸素プラズマ等により、フォトレジスト膜１７０を剥離する。
その後、図１１Ｇに示すように、ゲート絶縁膜１３０及びマスク１６０の上に金属不純物を含む不純物導入膜１８０を成膜する。具体的には、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ゲート絶縁膜１３０及びマスク１６０の上に、半導体基板１５０の全面に亘って不純物導入膜１８０としてＨｆ膜又はＨｆ化合物膜を成膜する。
更に、図１１Ｈに示すように、熱処理により不純物導入膜１８０中の不純物をゲート絶縁膜１３０に拡散させる。具体的には、６５０℃〜９５０℃、かつ１０秒〜１分間のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）によって、不純物導入膜１８０中のＨｆをゲート絶縁膜１３０の中央領域１３０ｂに拡散させてもよい。
その後、図１１Ｉに示すように、ウェット処理によって、不純物導入膜１８０及びマスク１６０を除去する。具体的には、ＨＣｌ及びＨ２Ｏ２水溶液、又はＨ２ＳＯ２及びＨ２Ｏ２水溶液等を用いたウェット洗浄処理により、不純物導入膜１８０及びマスク１６０を半導体基板１５０から剥離する。
続いて、図１１Ｊに示すように、ゲート絶縁膜１３０の上にゲート導電膜を成膜した後、ゲート絶縁膜１３０及びゲート導電膜をパターニングすることで、ゲート電極１４０を形成する。具体的には、ゲート絶縁膜１３０の上にポリシリコンからなるゲート導電膜を形成した後、ゲート導電膜にＮ型不純物（例えば、リン又はヒ素など）を導入する。その後、ゲート絶縁膜１３０及びゲート導電膜をリソグラフィ及びエッチングすることで、所定の領域にゲート絶縁膜１３０及びゲート電極１４０を形成することができる。
さらに、図示はしないが、図１１Ａ〜図１１Ｊの紙面に向かう方向の素子領域１１０に対して、Ｎ型不純物（例えば、リン又はヒ素など）を導入することで、ソース領域１１０ａ及びドレイン領域１１０ｂを形成する。以上の工程により、電界効果トランジスタ１００を形成することができる。
なお、上記に加えて、電界効果トランジスタ１００では、ドレイン近傍の電界を緩和するためにＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域、及び該ＬＤＤ領域を形成するためのサイドウォール等が形成されてもよい。
その後、電界効果トランジスタ１００を埋め込むように、層間絶縁膜の成膜、層間絶縁膜の表面平坦化、ソース領域１１０ａ、ドレイン領域１１０ｂ及びゲート電極１４０等からの電極取り出し、並びに該電極からの配線形成が行われることで、電界効果トランジスタ１００を含む半導体装置の形成が行われる。
上記の製造方法では、ゲート絶縁膜１３０への不純物の導入を不純物導入膜１８０からの熱拡散によって行ったが、本開示に係る技術は上記に限定されない。例えば、ゲート絶縁膜１３０への不純物の導入は、スパッタ（Ｓｐｕｔｔｅｒ）によっても行うことが可能である。
＜６．適用例＞
次に、本開示の各実施形態に係る電界効果トランジスタの適用例について説明する。本開示に係る技術は、ノイズ源となるＲＴＮを低減することができるため、ノイズによる影響が顕著に現れるアナログ信号を扱う回路に特に適用することができる。かかる適用例について、図１２及び図１３を参照して説明する。
（６．１．ＡＤコンバータへの適用）
本開示の各実施形態に係る電界効果トランジスタは、例えば、図１２に示すように、ＡＤコンバータに適用することができる。図１２は、本開示に係る技術を適用したＡＤコンバータのコンパレータ回路を示した等価回路図である。
図１２に示すように、ＡＤコンバータの初段回路であるアンプＧｍは、Ｎ型電界効果トランジスタからなる差動対トランジスタＱｎ１、Ｑｎ２を有する。差動対トランジスタＱｎ１、Ｑｎ２のソース共通接続ノードは、電流源ＣＯＭＰを介して定電位側電源に接続される。また、電源ＶＤＤ側には、カレントミラー回路を構成するＰ型電界効果トランジスタＱｐ１、Ｑｐ２が設けられる。これらの電界効果トランジスタＱｎ１、Ｑｎ２、Ｑｐ１、Ｑｐ２には、本開示の各実施形態に係る電界効果トランジスタが適用されてもよい。
本開示の各実施形態に係る電界効果トランジスタによれば、コンパレータを形成する電界効果トランジスタのばらつき及びノイズを低減することができるため、コンパレータの精度を向上させることができる。したがって、本開示の各実施形態に係る電界効果トランジスタによれば、より高精度のＡＤコンバータを実現することが可能である。このようなＡＤコンバータは、例えば、ＣＩＳ（ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ）などにおいて、各画素から得られたアナログ信号をデジタル信号に変換するために重要な回路である。
（６．２．ＣＩＳへの適用）
本開示の各実施形態に係る電界効果トランジスタは、例えば、図１３に示すように、ＣＩＳの画素回路に適用することができる。図１３は、本開示に係る技術を適用したＣＩＳの画素回路を示した等価回路図である。
図１３に示すように、ＣＩＳの画素回路では、転送トランジスタＴＲＧは、フォトダイオードＰＤに蓄積された電子をフローティングディフュージョンＦＤに転送し、アンプトランジスタＡＭＰを作動させる。アンプトランジスタＡＭＰは、フローティングディフュージョンＦＤに蓄積された電子によって作動し、フローティングディフュージョンＦＤに蓄積された電子に応じた電流をドレインからソースに流す。選択トランジスタＳＥＬは、アンプトランジスタＡＭＰによって増幅された信号をスイッチングによって選択的に取り出す。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電子を排出することで、フローティングディフュージョンＦＤの電位を所定の値にセット又はリセットする。各画素から取り出された信号は、垂直信号線ＶＳＬに出力され、垂直信号線ＶＳＬは、トランジスタＬｏａｄＴｒを介して定電流源と接続される。例えば、アンプトランジスタＡＭＰ、選択トランジスタＳＥＬ又はトランジスタＬｏａｄＴｒには、本開示の各実施形態に係る電界効果トランジスタが適用されてもよい。
本開示の各実施形態に係る電界効果トランジスタをアンプトランジスタＡＭＰ又は選択トランジスタＳＥＬに適用することにより、電界効果トランジスタの特性ばらつきに起因する画素間の感度ばらつきを抑制することができる。また、本開示の各実施形態に係る電界効果トランジスタによれば、アンプトランジスタＡＭＰにて生じ得るランダムノイズを低減することができるため、より高品質のＣＩＳ画素回路を実現することが可能である。
また、本開示の各実施形態に係る電界効果トランジスタをトランジスタＬｏａｄＴｒに適用することにより、垂直信号線ＶＳＬ間のばらつきを抑制することができると共に、垂直信号線ＶＳＬで発生し得るノイズによる画像ノイズを低減することができる。したがって、本開示の各実施形態に係る電界効果トランジスタによれば、より高品質のＣＩＳ画素回路を実現することが可能である。
（６．３．電子機器への適用）
さらに、本開示の各実施形態に係る電界効果トランジスタは、様々の電子機器に搭載される回路内のトランジスタに適用することができる。続いて、図１４Ａ〜図１４Ｃを参照して、本開示の各実施形態に係る電界効果トランジスタが適用され得る電子機器の例について説明する。図１４Ａ〜図１４Ｃは、本開示の各実施形態に係る電界効果トランジスタが適用され得る電子機器の一例を示す外観図である。
例えば、本開示の各実施形態に係る電界効果トランジスタは、スマートフォンなどの電子機器に搭載される回路内のトランジスタに適用することができる。具体的には、図１４Ａに示すように、スマートフォン９００は、各種情報を表示する表示部９０１と、ユーザによる操作入力を受け付けるボタン等から構成される操作部９０３と、を備える。ここで、スマートフォン９００の各種動作を制御する制御回路内のトランジスタには、本開示の各実施形態に係る電界効果トランジスタが適用されてもよい。
例えば、本開示の各実施形態に係る電界効果トランジスタは、デジタルカメラなどの電子機器に搭載される回路内のトランジスタに適用することができる。具体的には、図１４Ｂ及び図１４Ｃに示すように、デジタルカメラ９１０は、本体部（カメラボディ）９１１と、交換式のレンズユニット９１３と、撮影時にユーザによって把持されるグリップ部９１５と、各種情報を表示するモニタ部９１７と、撮影時にユーザによって観察されるスルー画を表示するＥＶＦ（Ｅｌｅｃｔｒｏｎｉｃ Ｖｉｅｗ Ｆｉｎｄｅｒ）９１９と、を備える。なお、図１４Ｂは、デジタルカメラ９１０を前方（すなわち、被写体側）から眺めた外観図であり、図１４Ｃは、デジタルカメラ９１０を後方（すなわち、撮影者側）から眺めた外観図である。ここで、デジタルカメラ９１０の各種動作を制御する制御回路内のトランジスタには、本開示の各実施形態に係る電界効果トランジスタが適用されてもよい。
なお、本開示の各実施形態に係る電界効果トランジスタが適用される電子機器は、上記例示に限定されない。本開示の各実施形態に係る電界効果トランジスタは、あらゆる分野の電子機器に搭載される回路内のトランジスタに適用することが可能である。このような電子機器としては、例えば、眼鏡型ウェアラブルデバイス、ＨＭＤ（Ｈｅａｄ Ｍｏｕｎｔｅｄ Ｄｉｓｐｌａｙ）、テレビジョン装置、電子ブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータ、ビデオカメラ又はゲーム機器等を例示することができる。
＜７．まとめ＞
以上にて説明したように、本開示の各実施形態に係る電界効果トランジスタは、ゲート絶縁膜に含まれる不純物の濃度を中央領域と境界領域とで制御することによって、局所的な閾値電圧を制御することが可能である。これによれば、本実施形態に係る電界効果トランジスタは、素子領域及び素子分離領域の境界付近で流れる電流を低減することができるため、ゲート電極の形状にとらわれることなく、ＲＴＮによる影響を低減させることができる。また、本開示の各実施形態に係る電界効果トランジスタによれば、素子領域と素子分離領域との境界付近を流れる電流を抑制することによって、電界効果トランジスタの特性に発生するハンプを抑制することが可能である。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
ソース領域及びドレイン領域を含み、前記ソース領域及び前記ドレイン領域の間にチャネル領域が存在する素子領域と、前記ソース領域、前記チャネル領域及び前記ドレイン領域が配列する方向と直交する方向の両側に少なくとも設けられた素子分離領域を有する基板と、
前記素子分離領域の一側から他側に亘って前記基板の前記素子領域上に少なくとも設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
を備え、
前記ゲート絶縁膜は、不純物を含み、前記素子領域及び前記素子分離領域の境界上を含む境界領域の前記不純物濃度は、前記ゲート絶縁膜の中央領域の前記不純物濃度と異なる、半導体装置
（２）
前記不純物は金属不純物である、前記（１）に記載の半導体装置。
（３）
前記金属不純物はＨｆ、Ｔａ、Ｗ、Ｔｉ、Ｚｒ、Ａｌである、前記（２）に記載の半導体装置。
（４）
前記金属不純物はＨｆである、前記（３）に記載の半導体装置。
（５）
前記素子領域はＮ型であり、
前記ゲート絶縁膜の前記境界領域の前記不純物濃度が、前記ゲート絶縁膜の前記中央領域の前記不純物濃度よりも高い、前記（１）〜（４）のいずれかに記載の半導体装置。
（６）
前記ゲート絶縁膜の前記中央領域には前記不純物が含まれない、前記（５）に記載の半導体装置。
（７）
前記素子領域はＰ型であり、
前記ゲート絶縁膜の前記中央領域の前記不純物濃度が、前記ゲート絶縁膜の前記境界領域の前記不純物濃度よりも高い、前記（１）〜（４）のいずれかに記載の半導体装置。
（８）
前記ゲート絶縁膜の前記境界領域には、前記不純物が含まれない、前記（７）に記載の半導体装置。
（９）
前記素子領域は、前記素子分離領域に囲まれる、前記（１）〜（８）のいずれかに記載の半導体装置。
（１０）
前記ゲート絶縁膜及び前記ゲート電極の平面形状は矩形である、前記（１）〜（９）のいずれかに記載の半導体装置。
（１１）
ソース領域及びドレイン領域を含み、前記ソース領域及び前記ドレイン領域の間にチャネル領域が存在する素子領域と、前記ソース領域、前記チャネル領域及び前記ドレイン領域が配列する方向と直交する方向の両側に少なくとも設けられた素子分離領域を有する基板と、
前記素子分離領域の一側から他側に亘って前記基板の前記素子領域上に少なくとも設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、
を備え、
前記ゲート絶縁膜は、不純物を含み、前記素子領域及び前記素子分離領域の境界上を含む境界領域の前記不純物濃度は、前記ゲート絶縁膜の中央領域の前記不純物濃度と異なる、電子機器。
（１２）
基板に、素子領域と、前記素子領域の少なくとも両側に設けられた素子分離領域と、を設けることと、
少なくとも前記素子分離領域の一側から他側に亘って、前記基板の少なくとも前記素子領域上にゲート絶縁膜を設けることと、
前記ゲート絶縁膜上に所定のマスクを設けることと、
前記ゲート絶縁膜及び前記マスクの上に、不純物を含む膜を成膜し、熱処理を行うことで、前記マスクで覆われていない前記ゲート絶縁膜に前記不純物を拡散させることと、
前記マスクを除去することと、
前記ゲート絶縁膜の上にゲート電極を設けることと、
前記ゲート電極を挟む前記素子領域にソース領域及びドレイン領域を設けることと、
を含む、半導体装置の製造方法。
１００、２００、３０１、３０２ 電界効果トランジスタ
１１０、２１０、３１０ 素子領域
１１０ａ、２１０ａ ソース領域
１１０ｂ、２１０ｂ ドレイン領域
１２０、２２０、３２０ 素子分離領域
１３０、２３０ ゲート絶縁膜
１３０ａ、２３０ａ 境界領域
１３０ｂ、２３０ｂ 中央領域
１４０、２４０ ゲート電極
１５０、２５０ 半導体基板
１６０ マスク
１７０ フォトレジスト膜
１８０ 不純物導入膜

Claims (12)

  1. ソース領域及びドレイン領域を含み、前記ソース領域及び前記ドレイン領域の間にチャネル領域が存在する素子領域と、前記ソース領域、前記チャネル領域及び前記ドレイン領域が配列する方向と直交する方向の両側に少なくとも設けられた素子分離領域を有する基板と、
    前記素子分離領域の一側から他側に亘って前記基板の前記素子領域上に少なくとも設けられたゲート絶縁膜と、
    前記ゲート絶縁膜の上に設けられたゲート電極と、
    を備え、
    前記ゲート絶縁膜は、不純物を含み、前記素子領域及び前記素子分離領域の境界上を含む境界領域の前記不純物濃度は、前記ゲート絶縁膜の中央領域の前記不純物濃度と異なる、半導体装置。
  2. 前記不純物は金属不純物である、請求項１に記載の半導体装置。
  3. 前記金属不純物はＨｆ、Ｔａ、Ｗ、Ｚｒ、Ａｌである、請求項２に記載の半導体装置。
  4. 前記金属不純物はＨｆである、請求項３に記載の半導体装置。
  5. 前記素子領域はＮ型であり、
    前記ゲート絶縁膜の前記境界領域の前記不純物濃度が、前記ゲート絶縁膜の前記中央領域の前記不純物濃度よりも高い、請求項１に記載の半導体装置。
  6. 前記ゲート絶縁膜の前記中央領域には前記不純物が含まれない、請求項５に記載の半導体装置。
  7. 前記素子領域はＰ型であり、
    前記ゲート絶縁膜の前記中央領域の前記不純物濃度が、前記ゲート絶縁膜の前記境界領域の前記不純物濃度よりも高い、請求項１に記載の半導体装置。
  8. 前記ゲート絶縁膜の前記境界領域には、前記不純物が含まれない、請求項７に記載の半導体装置。
  9. 前記素子領域は、前記素子分離領域に囲まれる、請求項１に記載の半導体装置。
  10. 前記ゲート絶縁膜及び前記ゲート電極の平面形状は矩形である、請求項１に記載の半導体装置。
  11. ソース領域及びドレイン領域を含み、前記ソース領域及び前記ドレイン領域の間にチャネル領域が存在する素子領域と、前記ソース領域、前記チャネル領域及び前記ドレイン領域が配列する方向と直交する方向の両側に少なくとも設けられた素子分離領域を有する基板と、
    前記素子分離領域の一側から他側に亘って前記基板の前記素子領域上に少なくとも設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、
    を備え、
    前記ゲート絶縁膜は、不純物を含み、前記素子領域及び前記素子分離領域の境界上を含む境界領域の前記不純物濃度は、前記ゲート絶縁膜の中央領域の前記不純物濃度と異なる、電子機器。
  12. 基板に、素子領域と、前記素子領域の少なくとも両側に設けられた素子分離領域と、を設けることと、
    少なくとも前記素子分離領域の一側から他側に亘って、前記基板の少なくとも前記素子領域上にゲート絶縁膜を設けることと、
    前記ゲート絶縁膜上に所定のマスクを設けることと、
    前記ゲート絶縁膜及び前記マスクの上に、不純物を含む膜を成膜し、熱処理を行うことで、前記マスクで覆われていない前記ゲート絶縁膜に前記不純物を拡散させることと、
    前記マスクを除去することと、
    前記ゲート絶縁膜の上にゲート電極を設けることと、
    前記ゲート電極を挟む前記素子領域にソース領域及びドレイン領域を設けることと、
    を含む、半導体装置の製造方法。
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