JP2012124490A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】信頼性の劣化及び素子のばらつきを抑制しつつ、所望の閾値電圧を実現する。
【解決手段】実施形態による複数の閾値電圧を有する半導体装置５００は、基板５０２と、第１の閾値電圧を有する基板上の第１のトランジスタ５１０と、第２の閾値電圧を有する基板上の第２のトランジスタ５３０とを具備する。第１のトランジスタは、基板の第１のチャネル領域上に形成された第１の界面層５１６と、第１の界面層上に形成された第１のゲート誘電体層５１８と、第１のゲート誘電体層上に形成された第１のゲート電極５２０，５２２とを具備する。第２のトランジスタは、基板の第２のチャネル領域上に形成された第２の界面層５３６と、第２の界面層上に形成された第２のゲート誘電体層５３８と、第２のゲート誘電体層上に形成された第２のゲート電極５４０，５４２とを具備する。第２の界面層は第１の界面層内になくかつＳｉ、Ｏ及びＮと異なる添加元素を有する。第１及び第２の閾値電圧は異なる。第１及び第２のトランジスタは同一の導電型である。
【選択図】図５

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
シリコン大規模集積回路は、他のデバイス技術の中で、将来の高度な情報化社会の支援を提供するために使用が増加している。非常に高度な機能を備えた集積回路を生産するために、ＭＯＳＦＥＴ又はＣＭＯＳＦＥＴ（相補型ＭＯＳＦＥＴ）のような高性能を産出する半導体装置は、集積回路を構成するために利用することができる。
集積回路に含まれるＭＯＳＦＥＴ、ＣＭＯＳＦＥＴ及び／又は同様のデバイスのデザインでは、電圧閾値の制御は、パフォーマンスを維持しつつ、リーク電流の減少を促進することができる。慣習的に、ある技術では、半導体装置の閾値電圧は、チャネルイオンインプランテーションによって調整することができる。例えば、高い閾値電圧を有する領域は、高いインプラント濃度を有する領域に相当する。しかし、高いインプラント濃度は、閾値電圧と駆動電流のようなＭＯＳＦＥＴ特性にばらつきをもたらす。このばらつき（ランダムドーパントばらつきと呼ばれる）は、ランダムドーパントばらつきがゲート長とゲート幅の積の平方根に反比例するので、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルに含まれるＭＯＳＦＥＴのような小さな寸法を有するＭＯＳＦＥＴにおいて、特に顕著である。既存の大規模集積技術を小規模（例えば、２２ナノメートルノード以降）まで拡大することによって、ランダムドーパントばらつきは、十分なスタティックノイズマージンを有する埋め込まれたＳＲＡＭ回路のような集積回路の製造を複雑にする。閾値電圧を変調する別の技術では、ＭＯＳＦＥＴゲートの誘電体層へ金属元素を加える。しかしながら、この技術は、堆積及び／又は剥離工程中のダメージに起因して、ゲート絶縁特性の劣化を引き起こす。そのような劣化は、劣悪なＭＯＳＦＥＴ信頼性をもたらす。従って、拡張可能で信頼性のある手段を通じて、半導体装置の閾値電圧を制御するための技術を導入することが望まれる。
特開２００９−１９４３５２号公報 特開２００６−２２２３８５号公報
信頼性の劣化及び素子のばらつきを抑制しつつ、所望の閾値電圧を実現することが可能な半導体装置及びその製造方法を提供する。
実施形態による複数の閾値電圧を有する半導体装置は、基板と、第１の閾値電圧を有する、前記基板上の第１のトランジスタと、第２の閾値電圧を有する、前記基板上の第２のトランジスタと、を具備し、前記第１のトランジスタは、前記基板の第１のチャネル領域上に形成された第１の界面層と、前記第１の界面層上に形成された第１のゲート誘電体層と、前記第１のゲート誘電体層上に形成された第１のゲート電極と、を具備し、前記第２のトランジスタは、前記基板の第２のチャネル領域上に形成された第２の界面層と、前記第２の界面層上に形成された第２のゲート誘電体層と、前記第２のゲート誘電体層上に形成された第２のゲート電極と、を具備し、前記第２の界面層は、前記第１の界面層内になく、かつ、Ｓｉ、Ｏ及びＮと異なる添加元素を有し、前記第１の閾値電圧及び前記第２の閾値電圧は、異なり、前記第１のトランジスタ及び第２のトランジスタは、同一の導電型である。
一実施形態によるＭＯＳＦＥＴの例の一部を例証する断面図。 様々な実施形態によるそれぞれの半導体装置の電圧シフトを示す図。 様々な実施形態による閾値電圧変調を示す図。 様々な実施形態による閾値電圧変調を示す図。 一実施形態による半導体装置の例の一部を例証する断面図。 一実施形態による半導体装置の製造方法の例を示す図。 一実施形態による半導体装置の製造方法の例を示す図。 一実施形態による半導体装置の製造方法の例を示す図。 一実施形態による半導体装置の製造方法の例を示す図。 一実施形態による半導体装置の製造方法の例を示す図。 一実施形態による半導体装置の製造方法の例を示す図。 一実施形態による半導体装置の製造方法の例を示す図。 一実施形態による半導体装置の製造方法の例を示す図。 一実施形態による半導体装置の製造方法の例を示す図。 一実施形態による半導体装置の製造方法の例を示す図。
一実施形態は、調整された閾値電圧を有する半導体装置を提供する。半導体装置は、リーク電流を減少し、かつ、スタティックノイズマージンを改善するために、ＳＲＡＭセル用の適切な高い閾値電圧を含むことができる。別の例では、半導体装置は、論理回路に適した向上した性能を提供するために、低い閾値電圧を含むことができる。一実施形態では、ゲルマニウム（Ｇｅ）と窒素（Ｎ）の組み合わせを、閾値電圧を変調するために使用することができる。例えば、半導体装置の界面層に含まれたＧｅとＮは、閾値電圧をシフトすることができる。
別の実施形態では、２種類以上の閾値電圧を有し、埋込み型ＳＲＡＭを備えたロジック集積回路で使用される半導体装置が提供される。半導体装置は、少なくとも２つのトランジスタを含むことができる。２つのトランジスタは、同じ導電型（例えば、ｎ型又はｐ型）又は異なる導電型になりえる。さらに、２つのトランジスタは、同様の電圧閾値又は異なる電圧閾値を有することができる。２つのトランジスタがＧｅ及び／又はＮの濃度変化を含み、異なる電圧閾値になるように、Ｇｅ及び／又はＮは、２つのトランジスタのそれぞれの界面層に独立して導入ことができる。さらなる実施形態では、少なくとも上記による半導体装置の製造方法が提供される。
まず、図１を参照して、例の半導体装置１００の例証された断面図が、実施形態によって提供される。図１に示されるように、半導体装置１００は、基板１０２、金属酸化膜半導体（ＭＯＳ）トランジスタ又はＭＯＳＦＥＴ１０４及び素子分離領域１０６を含むことができる。ＭＯＳＦＥＴ１０４は、ｐ型トランジスタ（ｐＭＯＳ又はｐＦＥＴとも呼ばれる）又はｎ型トランジスタ（ｎＭＯＳ又はｎＦＥＴとも呼ばれる）になりえる。素子分離領域１０６は、ＳＴＩ（shallow trench isolation）になりえる。さらに、基板１０２は、シリコン基板になりえる。
実施形態によれば、ＭＯＳＦＥＴ１０４は、基板１０２上に形成された活性領域（図示せず）を含むことができる。さらに、ＭＯＳＦＥＴ１０４は、活性領域内に形成されたソース領域１０８及びドレイン領域１１０を含んでいる。ソース領域１０８及びドレイン領域１１０は、互いに分離されている。活性領域内に形成されたチャネル領域（図示せず）は、ソース領域１０８及びドレイン領域１１０を分離することができる。ＭＯＳＦＥＴ１０４は、チャネル領域上に位置し、ゲートとソース／ドレイン領域の間に位置した界面層（ＩＬ）１１２を含むことができる。特に、限定しない例として、界面層１１２は、チャネル材料（例えば、Ｓｉ、Ｇｅ、Ｃ等）を含むことができる。さらに、酸素、そして任意で窒素を導入することができる。
ＭＯＳＦＥＴ１０４は、誘電体層１１４をさらに含むことができる。誘電体層１１４は、ゲートまたは高誘電率ｋを有する高誘電体を含むことができる。例えば、誘電体層１１４は、様々なメタルＳｉ材料及び／又は高誘電率を有する他の適切な材料を使用して構成することができる。例えば、誘電体層１１４に使用することができる材料は、次の化学式を有する組成を含んでいる。ＨｆｘＳｉ１−ｘＯ２、ＨｆｘＳｉ１−ｘＯＮ、ＺｒｘＳｉ１−ｘＯ２、ＺｒｘＳｉ１−ｘＯＮ、ＬａｘＳｉ１−ｘＯ２、ＬａｘＳｉ１−ｘＯＮ、ＧｄｘＳｉ１−ｘＯ２、ＧｄｘＳｉ１−ｘＯＮ、ＨｆＺｒＳｉＯ、ＨｆＺｒＳｉＯＮ、ＨｆＬａＳｉＯ及びＨｆＧｄＳｉＯ。ここで、ｘは、０〜１である。しかしながら、前のリストは単に例として提供され、他の構成を使用できることは理解されるだろう。
ＭＯＳＦＥＴ１０４は、誘電体層１１４上に位置するゲート電極１１６及び／又は１１８をさらに含むことができる。実施形態では、ゲート電極は、メタルゲート又は第１の導電層１１６及びパターン化された電極又は第２の導電層１１８を含むことができる。しかしながら、ゲート電極が単一の導電層（例えば、第１の層１１６又は第２の層１１８の一方）を含むことができることは理解される。さらに限定しない例として、ゲート電極は、金属又は金属合金を使用して形成することができる。ゲート電極用に使用することができる組成の特定の例は、Ｔｉ、Ｈｆ、Ｔａ、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ｒｅ、Ｃｕ、Ｎｉ、Ｐｄ、ｌｒ及び／又はＭｏのような金属；ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、ＷＮ、ＷＣ及び／又はＨｆＮのような窒化物及び炭化物；ＲｕＯｘ及び／又はＲｅＯｘのような導電性酸化物；Ｔｉ−Ａｌ、Ｈｆ−Ａｌ、Ｔａ−Ａｌ及び／又はＴａＡＩＮのようなメタル合金；ＴｉＮ／Ｗ、ＴｉＮ／Ｔｉ−Ａｌ、Ｔａ／ＴｉＮ／Ｔｉ−Ａｌのような前の組成のマルチスタック構造等を含んでいる。しかしながら、前のリストは例として提供され、他の組成をゲート電極用に使用できることは理解されるだろう。
さらなる実施形態では、ＭＯＳＦＥＴ１０４は、第１のスペーサ１２０、第２のスペーサ１２２及びシリサイド層１２４を含むことができる。シリサイド層１２４は、ゲート電極上及び／又はソース領域１０８及びドレイン領域１１０上に積層することができる。シリサイド層１２４は、ＮｉＳｉｘ、ＰｔＳｉｘ、ＰｄＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＷＳｉ等のようなＳｉ及び金属シリサイドで構成することができる。しかしながら、前のリストは例として提供され、他の組成をシリサイド層１２４用に使用できることは理解されるだろう。
半導体装置１００の構造に関しても、ここで例証され記述された様々な他の半導体装置と同様に、デバイス構造、導電型、動作電圧等によるそれぞれの最適な閾値電圧を有するゲート電極の形成は、複雑で悪影響を及ぼすかもしれない。このため、拡張可能で信頼できる手段によって半導体装置の閾値電圧を制御するメカニズムが望まれる。従って、実施形態によれば、添加元素が界面層内に導入される。この添加元素は、半導体装置の界面層の主成分ではない。一例において、閾値電圧のシフトは、少なくとも部分的に、界面層に導入された添加元素の量に基づいて達成することができる。このように半導体装置を形成することによって、従来の方法と比較して、大きく変更することなく、さらに信頼できる方法によって、仕事関数を容易に変調でき、デバイス性能を改善することができる。
上記及び後述の実施形態に関して、図１及びここに提供されるそれぞれの他の実例は、実施形態が実施することができる半導体装置の例を示しているが、ここに記述された実施形態は、新規なチャネルデバイス（例えば、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、III−Ｖ材料等）、新規なデバイス構造（例えば、ＳＯＩ）、３次元トランジスタ（例えば、ｆｉｎＦＥＴ、垂直型ＦＥＴ、ナノワイヤ、ナノチューブ等）及び／又は他の適切なデバイス形式にも適用可能である。
実施形態によれば、半導体装置１００用の向上した閾値電圧変調は、界面層１１２に添加元素を導入することにより達成することができる。例によれば、図１に示されるように、Ｇｅは、界面層１１２内に導入することができる。それによって、導電型に依存して、半導体装置１００の正又は負の閾値電圧シフトが起こる。イオンインプランテーションによる長期の窒化物形成又はゲート誘電体内への金属元素の導入が行われるので、この技術は、従来の半導体製造技術と対照的である。例えば、図２に示されるように、グラフ２００は、界面層の窒化時間（任意単位（ａ．ｕ．））に関するフラットバンド電圧（閾値電圧はそれに依存する）のシフト又はデルタ（ミリボルト（ｍＶ））を示す。窒化時間が増加するにしたがって、界面層内の窒素濃度は増加する。グラフ２００は、界面層内にＧｅが導入される場合及びＧｅが導入されない場合のフラットバンド電圧のシフトを例証する。さらに、グラフ２００は、ｐＦＥＴとｎＦＥＴの両方のフラットバンド電圧のシフトを示す。実施形態では、フラットバンド電圧の負方向へのシフトは、ｐＦＥＴの場合は閾値電圧の絶対値の上昇（つまり、高い閾値電圧）及びｎＦＥＴの場合は閾値電圧の低下（つまり、低い閾値電圧）に対応する。
グラフ２００に示されるように、Ｇｅを界面層へ導入することにより、ｎＰＥＴとｐＰＥＴの両方のフラットバンド電圧の負方向へのシフトを達成することができる。界面層中のＧｅの不足は、長期の窒化物形成の後に、初期の正方向へのシフトの後に負方向へのシフトが続くことになる。実施形態によれば、ＧｅとＮのピーク濃度は、それぞれ、時間５で生じ、約５×１０１５ａｔｏｍｓ／ｃｍ２及び２×１０１５ａｔｏｍｓ／ｃｍ２になりえる。
図１を再び参照して、一実施形態では、上述するように、ＳｉＯＮ材料を含むことができる界面層１１２中に、Ｇｅを導入することができる。一例において、界面層１１２中のＧｅは、半導体装置１００の閾値電圧を変調するために使用することができる。例えば、半導体装置１００がｐＦＥＴである場合、Ｇｅは閾値電圧を増加させることができ、半導体装置１００がｎＦＥＴである場合、Ｇｅは閾値電圧を減少させることができる。
次に、図３を参照する。図３は、様々な実施形態による閾値電圧を変調する第１の工程の後の半導体装置３００の一部を例証する。半導体３００は、素子分離領域３０８（例えば、ＳＴＩ）によって分離された第１の活性領域３０４及び第２の活性領域３０６を有する基板３０２を含むことができる。それぞれのトランジスタは、活性領域３０４及び３０６上に形成することができる。実施形態では、第１の活性領域３０４上のトランジスタの閾値電圧は、第２の活性領域３０６上のトランジスタの閾値電圧と異なる。異なる閾値電圧を得るために、Ｇｅ又は他の適切な材料のような添加元素を、半導体装置３００の界面層に導入することができる。例では、Ｇｅ含有層３１２が第１の活性領域３０４上に形成されたまま、マスク３１０は、第２の活性領域３０６をカバーすることができる。例えば、Ｇｅ含有層３１２は、エピタキシャル成長によって形成されたＳｉＧｅエピタキシャル層になりえる。別の例では、Ｇｅ含有層３１２は、Ｇｅのイオンインプランテーションよって形成することができる。
図４を参照して、図３に描かれたステップに続く後のステップの後の半導体装置４００の一部が例証される。図４は、上述されるような素子分離領域３０８によって分離された第１の活性領域３０４及び第２の活性領域３０６を有する基板３０２を示す。界面層は、第１の活性領域３０４及び第２の活性領域３０６上に形成することができる。例えば、界面層は、ＳｉＯＮ界面層を形成するために、基板３０２上に堆積された酸化膜（例えば、ＳｉＯ）の窒化処理によって形成することができる。Ｇｅ含有層３１２は、上記の図３のように形成されるので、界面層の形成によって、第１の活性領域３０４上のＧｅ含有界面層４０２、及び第２の活性領域３０６上のＧｅなし界面層４０４が形成される。界面層４０２及び４０４間の差は、上述されるような異なる閾値電圧を提供する。誘電体層４０６は、界面層４０２及び４０４上に堆積することができる。
図５を参照して、例の半導体装置５００の例証された断面図が、実施形態によって提供される。図５に示されるように、半導体装置５００は、第１のトランジスタ又はＭＯＳＦＥＴ５１０及び第２のトランジスタ又はＭＯＳＦＥＴ５３０を含むことができる。半導体装置５００は、素子分離領域によって互いに分離された第１の活性領域５０４及び第２の活性領域５０６を含んでいるシリコン基板５０２をさらに含むことができる。ＭＯＳＦＥＴ５１０は、基板５０２の第１の活性領域５０４上に形成することができる。ＭＯＳＦＥＴ５３０は、第２の活性領域５０６上に形成することができる。
実施形態によれば、ＭＯＳＦＥＴ５１０及びＭＯＳＦＥＴ５３０は、同じ導電型になりえる。例えば、ＭＯＳＦＥＴ５１０及びＭＯＳＦＥＴ５３０は、両方ともｐＦＥＴ又はｎＦＥＴになりえる。さらなる実施形態では、ＭＯＳＦＥＴ５１０及びＭＯＳＦＥＴ５３０は、同じ導電型であり、異なる閾値電圧を有することができる。さらに、ＭＯＳＦＥＴ５１０及びＭＯＳＦＥＴ５３０は、異なる導電型（例えば、ＭＯＳＦＥＴ５１０はｐＦＥＴであり、ＭＯＳＦＥＴ５３０はｎＦＥＴであり、又はその逆も同様）になりえる。この場合、ＭＯＳＦＥＴ５１０及びＭＯＳＦＥＴ５３０は、異なる導電型であるにもかかわらず、同様の閾値電圧を有することができる。
実施形態によれば、ＭＯＳＦＥＴ５１０は、基板５０２上に形成された第１の活性領域５０４を含むことができる。さらに、ＭＯＳＦＥＴ５１０は、第１の活性領域５０４内に形成されたソース領域５１２及びドレイン領域５１４を含んでいる。また、ＭＯＳＦＥＴ５１０は、第１の活性領域５０４のチャネル領域上に位置する界面層５１６を含むことができる。特に、限定されない例として、界面層５１６は、チャネル材料（例えば、Ｓｉ）を含むことができる。さらに、界面層５１６がＳｉＯＮ層であるように、酸素、そして任意で窒素を導入することができる。
ＭＯＳＦＥＴ５１０は、誘電体層５１８をさらに含むことができる。誘電体層５１８は、ゲートまたは高誘電率ｋを有する高誘電体を含むことができる。例えば、誘電体層５１８、様々なメタルＳｉ材料及び／又は高誘電率を有する他の適切な材料を使用して構成することができる。例えば、誘電体層５１８に使用することができる材料は、次の化学式を有する組成を含んでいる。ＨｆｘＳｉ１−ｘＯ２、ＨｆｘＳｉ１−ｘＯＮ、ＺｒｘＳｉ１−ｘＯ２、ＺｒｘＳｉ１−ｘＯＮ、ＬａｘＳｉ１−ｘＯ２、ＬａｘＳｉ１−ｘＯＮ、ＧｄｘＳｉ１−ｘＯ２、ＧｄｘＳｉ１−ｘＯＮ、ＨｆＺｒＳｉＯ、ＨｆＺｒＳｉＯＮ、ＨｆＬａＳｉＯ及びＨｆＧｄＳｉＯ。ここで、ｘは、０〜１である。しかしながら、前のリストは単に例として提供され、他の組成を使用できることは理解されるだろう。
ＭＯＳＦＥＴ５１０は、誘電体層５１８上に位置するゲート電極をさらに含むことができる。実施形態では、ゲート電極は、メタルゲート又は第１の導電層５２０及びパターン化された電極又は第２の導電層５２２を含むことができる。しかしながら、ゲート電極が単一の導電層（例えば、第１の層５２０又は第２の層５２２の一方）を含むことができることは理解される。さらに限定しない例として、ゲート電極は、金属又は金属合金を使用して形成することができる。ゲート電極用に利用することができる組成の特定の例は、Ｔｉ、Ｈｆ、Ｔａ、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ｒｅ、Ｃｕ、Ｎｉ、Ｐｄ、ｌｒ及び／又はＭｏのような金属；ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、ＷＮ、ＷＣ及び／又はＨｆＮのような窒化物及び炭化物；ＲｕＯｘ及び／又はＲｅＯｘのような導電性酸化物；Ｔｉ−Ａｌ、Ｈｆ−Ａｌ、Ｔａ−Ａｌ及び／又はＴａＡＩＮのようなメタル合金；ＴｉＮ／Ｗ、ＴｉＮ／Ｔｉ−Ａｌ、Ｔａ／ＴｉＮ／Ｔｉ−Ａｌのような前の組成のマルチスタック構造等を含んでいる。しかしながら、前のリストは例として提供され、他の組成をゲート電極用に使用できることは理解されるだろう。
さらなる実施形態では、ＭＯＳＦＥＴ１０４は、第１のスペーサ５２４、第２のスペーサ５２６及びシリサイド層５４８を含むことができる。シリサイド層５４８は、ゲート電極上及び／又はソース領域５１２及びドレイン領域５１４上に積層することができる。シリサイド層５４８は、ＮｉＳｉｘ、ＰｔＳｉｘ、ＰｄＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＷＳｉ等のようなＳｉ及び金属シリサイドで構成することができる。しかしながら、前のリストは例として提供され、他の組成をシリサイド層５４８用に使用できることは理解されるだろう。
ＭＯＳＦＥＴ５１０と同様、ＭＯＳＦＥＴ５３０は、第２の活性領域５０６上に形成されたソース領域５３２及びドレイン領域５３４を含むことができる。さらに、ＭＯＳＦＥＴ５３６は、第２の活性領域５０６のチャネル領域上に界面層５３６を含むことができる。界面層５３６上には、ＭＯＳＦＥＴ５１０の誘電体層５１８と同様の誘電体層５３８が積層されている。ＭＯＳＦＥＴ５３０は、メタルゲート又は第１の導電層５４０及び第２の導電層５４２を含んでいるゲート電極をさらに含むことができる。ＭＯＳＦＥＴ５３０は、第１のスペーサ５４４及び第２のスペーサ５４６をさらに含んでいる。
実施形態によれば、ＭＯＳＦＥＴ５３０は、ＭＯＳＦＥＴ５１０と異なる閾値電圧を有してもよい。さらなる実施形態では、ＭＯＳＦＥＴ５３０及びＭＯＳＦＥＴ５１０は、同じ導電型（例えば、両方がｐＥＥＴ又は両方がｎＦＥＴ）でもよい。ある例では、ＭＯＳＦＥＴ５１０は、第１の閾値電圧を有することができ、ＭＯＳＦＥＴ５３０は、第２の閾値電圧を含むことができる。ＭＯＳＦＥＴ５１０及び５３０がｐＦＥＴである場合、第１の閾値電圧は低く、第２の閾値電圧は高い。従って、ｐＦＥＴの場合、低い閾値電圧が改善された性能を提供するとともに、ＭＯＳＦＥＴ５１０は、ロジック回路に使用することができる。高閾値電圧によってリーク電流が減少し、高いスタティックノイズマージンを可能にするとともに、ＭＯＳＦＥＴ５３０は、ＳＲＡＭセルに使用することができる。別の例では、ＭＯＳＦＥＴ５１０及び５３０がｎＦＥＴである場合、第１の閾値電圧は高く、第２の閾値電圧は低い。従って、ｎＥＥＴの場合、ＭＯＳＦＥＴ５１０は、ＳＲＡＭセルに使用することができ、ＭＯＳＦＥＴ５３０は、ロジック回路に使用することができる。
実施形態によれば、第１及び第２の閾値電圧の前述の差は、ＭＯＳＦＥＴの１つの界面層へ添加元素を導入することによって達成される。一例において、ＭＯＳＦＥＴ５１０の界面層５１６及びＭＯＳＦＥＴ５３０の界面層５３６は、両方とも、Ｓｉ、Ｏ、Ｎ（例えば、ＳｉＯＮ層）を含むことができる。さらに、上述されるように、界面層５３６は、ＳｉＯＮに、Ｇｅを含むことができる。界面層にＧｅが導入された場合、ｐＦＥＴの閾値電圧は高くなり、ｎＦＥＴの閾値電圧は低くなる。
次に、図６〜１５を参照して、複数の閾値電圧を有する半導体装置を製造するための様々な技術が示される。しかしながら、半導体装置は任意の適切なプロセス又はプロセスの組合せを使用して製造することができ、次の記述が限定しない例として提供されることは理解されるべきである。さらに、次の記述で示されたプロセスを任意の適切な製品を製造するために使用でき、上述された半導体装置に限定することを意図しないことは理解されるべきである。
まず、図６を参照して、実施形態による半導体装置の製造の第１の例工程が例証される。図６に示されるように、ウェル分離は、シリコン基板６０２上の活性領域を分離するために行うことができる。実施形態では、ウェル分離は、ＳＴＩ（shallow trench isolation）６０４のような素子分離領域の形成を含むことができる。一例において、ＳＴＩ６０４は、基板６０２上にパッド酸化物及び保護窒化層を堆積することにより形成することができる。開口は、保護窒化層内形成することができる。基板６０２は、トレンチを形成するためにエッチングすることができる。トレンチは、例えば二酸化ケイ素のような誘電体で埋め込むことができる。その後、保護窒化物及びパッド酸化物の除去によって、平坦化される。
図７に示されるように、ハードマスク７０２は、基板６０２上に形成することができる。ハードマスク７０２は、例えば、水がある状態で二酸化ケイ素（ＳｉＯ２）へ変換することができるＴＥＯＳ（tetraethyl orthosilicate）の堆積によって形成することができる。しかしながら、ハードマスク７０２が二酸化ケイ素に追加された他の材料を含むことができ、代替プロセスによって形成できることは理解される。図８には、ハードマスク７０２のパターニング後の結果が例証されている。ハードマスク７０２は、フォトリトグラフィ及び希フッ酸（ＤＨＦ）の洗浄処理によってエッチング又はパターン化することができる。パターニングは、基板８０２の第２の活性領域上のハードマスク７０２のカバーを維持しつつ、基板６０２の第１の活性領域を露出する。
実施形態では、パターニングの後、Ｇｅ含有層９０２は、形成することができ、残ったハードマスク７０２は、除去することができる。その結果が図９に描かれる。Ｇｅ層９０２は、基板６０２の第１の活性領域上にＳｉＧｅのエピタキシャル成長によって形成することができる。さらに、ハードマスク７０２は、ＤＨＦのエッチングによって除去することができる。図１０は、基板６０２上のＳｉＯＮ界面層の形成結果の後を示す。界面層は、酸化及び／又は窒化によって形成することができる。Ｇｅ層９０２の先の形成により、界面層は、第２の活性領域上のＳｉＯＮを含む部分１００２と第１の活性領域上のＳｉＯＮにＧｅを含む部分１００４とを含んでいる。
ハードマスク１１０２は、図１１に示されるような第２の活性領域の上方の界面層上に形成することができる。ハードマスク１１０２は、ＳＩＮ堆積によって形成されたＳｉＮ層になりえる。第１の活性領域の上方の界面層の部分１００４は、第２の窒化プロセス（例えば、プラズマ窒化による）にさらすことができる。図１２に例証されるように、第２の窒化処理によって、界面層１００２に対して、Ｇｅを含む高濃度のＮを有する界面層１２０２が形成される。続いて、図１３に示されるように、例えば、熱リン酸によるエッチングによって、ハードマスク１１０２は除去することができる。
図１４を参照して、ゲートスタックは、ＣＶＤ（chemical vapor deposition）及び／又はＰＶＤ（physical vapor deposition）法によって界面層上に形成することができる。ゲートスタックは、誘電体層１４０２（例えば、高誘電体）、メタルゲート層又は第１の導電層１４０４及び第２の導電層１４０６を含むことができる。従来のトランジスタ製造プロセスは、図１５に示されるようなゲート又はＭＯＳＦＥＴ１５０２及び１５０４を形成するために使用することができる。ＭＯＳＦＥＴ１５０２及び１５０４は、ｐ型トランジスタ及び／又はｎ型トランジスタになりえる。実施形態では、ＭＯＳＦＥＴ１５０２は、比較的低い窒素濃度を有している界面層１００２を含んでいる。ＭＯＳＦＥＴ１６０４は、比較的高い窒素濃度を有し、Ｇｅを含有する界面層１２０２を含んでいる。界面層１００２及び界面層１２０２の異なりにより、ＭＯＳＦＥＴ１５０２及び１５０４は、異なる閾値電圧を有する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００，３００，４００，５００…半導体装置、１０２，３０２，６０２…基板、１０４…ＭＯＳＦＥＴ、１０６，３０８，５０８，６０４…素子分離領域、１０８，５１２，５３２…ソース領域、１１０，５１４，５３４…ドレイン領域、１１２，５１６，５３６，１２０２…界面層、１１４，４０６，５１８，５３８，１４０２…誘電体層、１１６，５２０，５４０，１４０４…ゲート電極（第１の層）、１１８，５２２，５４２，１４０６…ゲート電極（第２の層）、１２０，５２４，５４４…第１のスペーサ、１２２，５２６，５４６…第２のスペーサ、１２４，５４８，５４８…シリサイド層、３０４，５０４…第１の活性領域、３０６，５０６…第２の活性領域、３１０，７０２，１００２…マスク、３１２，９０２…Ｇｅ含有層、４０２…Ｇｅ含有界面層、４０４…Ｇｅなし界面層、５１０，１５０２…第１のＭＯＳＦＥＴ、５３０，１５０４…第２のＭＯＳＦＥＴ。

Claims (20)

  1. 基板と、
    第１の閾値電圧を有する、前記基板上の第１のトランジスタと、
    第２の閾値電圧を有する、前記基板上の第２のトランジスタと、
    を具備し、
    前記第１のトランジスタは、
    前記基板の第１のチャネル領域上に形成された第１の界面層と、
    前記第１の界面層上に形成された第１のゲート誘電体層と、
    前記第１のゲート誘電体層上に形成された第１のゲート電極と、
    を具備し、
    前記第２のトランジスタは、
    前記基板の第２のチャネル領域上に形成された第２の界面層と、
    前記第２の界面層上に形成された第２のゲート誘電体層と、
    前記第２のゲート誘電体層上に形成された第２のゲート電極と、
    を具備し、
    前記第２の界面層は、前記第１の界面層内になく、かつ、Ｓｉ、Ｏ及びＮと異なる添加元素を有し、
    前記第１の閾値電圧及び前記第２の閾値電圧は、異なり、
    前記第１のトランジスタ及び第２のトランジスタは、同一の導電型である、
    ことを特徴とする複数の閾値電圧を有する半導体装置。
  2. 前記第１のゲート誘電体層及び前記第２のゲート誘電体層は、実質的に同じ材料であり、
    前記第１のゲート電極及び前記第２のゲート電極は、実質的に同じ材料であり、
    前記第１の界面層及び前記第２の界面層は、前記第２の界面層内に導入された前記添加元素を除いて実質的に同じ材料である、
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のトランジスタ及び前記第２のトランジスタは、ｐ型トランジスタである、
    ことを特徴とする請求項１に記載の半導体装置。
  4. 前記第１の閾値電圧は、前記第２の閾値電圧よりも低い、
    ことを特徴とする請求項３に記載の半導体装置。
  5. 前記第１のトランジスタは、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルに含まれ、
    前記第２のトランジスタは、論理回路に含まれている、
    ことを特徴とする請求項４に記載の半導体装置。
  6. 前記第１のトランジスタ及び前記第２のトランジスタは、ｎ型トランジスタである、
    ことを特徴とする請求項１に記載の半導体装置。
  7. 前記第１の閾値電圧は、前記第２の閾値電圧より大きい、
    ことを特徴とする請求項６に記載の半導体装置。
  8. 前記第１のトランジスタは、論理回路に含まれ、
    前記第２のトランジスタは、ＳＲＡＭセルに含まれる、
    ことを特徴とする請求項７に記載の半導体装置。
  9. 前記添加元素は、ゲルマニウム（Ｇｅ）を含む、
    ことを特徴とする請求項１に記載の半導体装置。
  10. 前記第２の界面層中のＧｅのピーク濃度は、約５×１０１５ａｔｏｍｓ／ｃｍ２である、
    ことを特徴とする請求項９に記載の半導体装置。
  11. 前記第１の界面層及び前記第２の界面層は、少なくとも、Ｓｉ、Ｏ及びＮを含み、
    前記第２の界面層中のＮの濃度は、前記第１の界面層中のＮの濃度より高い、
    ことを特徴とする請求項１に記載の半導体装置。
  12. 前記第２の界面層中のＮのピーク濃度は、約２×１０１５ａｔｏｍｓ／ｃｍ２である、
    ことを特徴とする請求項１１に記載の半導体装置。
  13. 基板と、
    金属酸化膜半導体（ＭＯＳ）トランジスタと、
    を具備し、
    前記ＭＯＳトランジスタは、
    前記基板上に形成された半導体領域と、
    前記半導体領域内に形成され、互いに分離されたソース領域及びドレイン領域と、
    前記ソース領域及び前記ドレイン領域を分離する前記半導体領域内に形成されたチャネル領域と、
    約５×１０１９ａｔｏｍｓ／ｃｍ２のピーク濃度のＳｉ、Ｏ及びＮと異なる添加元素を有する、前記チャネル領域上に形成された界面層と、
    前記界面層上に形成されたゲート誘電体層と、
    前記ゲート誘電体層上に形成されたゲート電極と、
    を具備することを特徴とする半導体装置。
  14. 前記添加元素は、Ｇｅである、
    ことを特徴とする請求項１３に記載の半導体装置。
  15. 前記界面層中のＮのピーク濃度は、約２×１０１５ａｔｏｍｓ／ｃｍ２である、
    ことを特徴とする請求項１３に記載の半導体装置。
  16. 前記ＭＯＳトランジスタは、ＳＲＡＭセルに組み込まれたｐ型トランジスタである、
    ことを特徴とする請求項１３に記載の半導体装置。
  17. 前記ＭＯＳトランジスタは、論理回路に組み込まれたｎ型トランジスタである、
    ことを特徴とする請求項１３に記載の半導体装置。
  18. 異なる閾値電圧を有する同一の導電型の第１のトランジスタ及び第２のトランジスタを備えた半導体装置の製造方法であって、
    基板の前記第１のトランジスタに関連した第１のチャネル領域上に、Ｇｅ原子を含むエピタキシャル層を形成する工程と、
    前記基板上に、前記第１のトランジスタに関連しかつ前記エピタキシャル層に組み込まれる第１の部分と前記第２のトランジスタに関連した第２の部分とを有する界面層を形成する工程と、
    前記界面層の前記第１の部分及び前記第２の部分上にゲートスタックを形成する工程と、
    前記第１のトランジスタ及び前記第２のトランジスタをそれぞれ形成するために、前記ゲートスタックをエッチングする工程と、
    を具備することを特徴とする半導体装置の製造方法。
  19. 前記基板上にハードマスクを形成する工程と、
    前記基板の前記第１のチャネル領域を露出するために、前記ハードマスクをパターン化する工程と、
    をさらに具備することを特徴とする請求項１８に記載の半導体装置の製造方法。
  20. 前記界面層の前記第２の部分上にハードマスクを形成する工程と、
    前記界面層の前記第１の部分に窒化処理を行う工程と、
    をさらに具備することを特徴とする請求項１８に記載の半導体装置の製造方法。
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