KR101474651B1 - 다중 게이트 스택 조성을 통합한 회로 - Google Patents

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웨이쳉 우
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Abstract

다수의 상이한 디바이스 게이트 구성을 갖는 집적 회로 및 이 집적 회로의 제조 방법이 개시되어 있다. 회로를 형성하는 예시적인 실시예는 제1 디바이스 영역, 제2 디바이스 영역, 및 제3 디바이스 영역을 갖는 기판을 수용하는 것을 포함한다. 제1 디바이스 영역, 제2 디바이스 영역, 및 제3 디바이스 영역 각각의 적어도 일부 위에 제1 계면층이 형성된다. 제1 계면층은 제3 디바이스 영역 내에 게이트 스택을 정의하도록 패터닝된다. 제2 디바이스 영역의 적어도 일부 위에 제2 계면층이 형성된다. 제2 계면층은 제2 디바이스 영역 내에 게이트 스택을 정의하도록 패터닝된다. 제1 디바이스 영역의 적어도 일부 위에 제3 계면층이 형성된다. 제3 계면층은 제1 디바이스 영역 내에 게이트 스택을 정의한다.

Description

다중 게이트 스택 조성을 통합한 회로{CIRCUIT INCORPORATING MULTIPLE GATE STACK COMPOSITIONS}
본 발명은 다중 게이트 스택 조성을 통합한 회로에 관한 것이다.
반도체 집적 회로(IC; integrated circuit) 산업은 급속한 성장을 겪어 왔다. IC의 발달 과정에서, 기능적 밀도(즉, 칩 면적 당 상호 연결된 디바이스들의 갯수)는 일반적으로 증가되었지만 기하하적 크기[즉, 제조 프로세스를 이용하여 생성될 수 있는 최소 구성요소(또는 라인)]는 축소되었다. 이 축소 프로세스는 일반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이익을 제공한다. 그러한 축소는 또한 IC를 처리하고 제조하는 복잡성을 증대시켰으며, 그러한 진보가 실현되기 위해서는, IC 제조에 있어서 유사한 진보가 요구된다.
단순히 일례로서, 몇몇 용례에서는, 구성 회로 요소를 특별한 역할에 맞춤으로써 IC의 전체 성능이 개선될 수 있다. 예컨대, 회로 요소는 게이트 스택의 조성을 변경시킴으로써 조절될 수 있다. 그러나, 단일 IC에서 구별된 회로 요소들의 갯수가 증대함에 따라, 그 결과로서 IC를 제조하는 복잡성이 또한 증가될 수 있다. 제조 프로세스의 각 추가 단계에서는, 수율 위험(yield risk)이 증가한다. 게이트 스택의 예에서 어려움, 하이-k(high-k) 유전체를 비롯한 많은 진보된 재료들 및 금속 게이트들을 합성하는 것은 매우 신중을 요하고 가변적인 조성의 층들을 제조하는 종래의 프로세스에 의해 손상을 입을 수 있다. 따라서, 기존의 반도체 제조 프로세스가 일반적으로 적절하였지만, 모든 관점에서 전체적으로 만족스러운 것으로 입증되지는 못했다.
본 발명은 복수 개의 디바이스 게이트 구성을 통합한 집적 회로 및 그 집적 회로를 제조하는 방법을 제공한다. 몇몇 실시예에서, 집적 회로의 형성 방법은, 제1 디바이스 영역, 제2 디바이스 영역, 및 제3 디바이스 영역을 갖는 기판을 수용하는 단계; 제1 디바이스 영역, 제2 디바이스 영역, 및 제3 디바이스 영역 각각의 적어도 일부 위에 제1 계면층을 형성하는 단계; 제1 계면층을 패터닝하는 단계 - 제1 계면층의 패터닝은 제3 디바이스 영역 내의 게이트 스택을 정의함 -; 제2 디바이스 영역의 적어도 일부 위에 제2 계면층을 형성하는 단계; 제2 계면층을 패터닝하는 단계 - 제2 계면층의 패터닝은 제2 디바이스 영역 내의 게이트 스택을 정의함 -; 및 제1 디바이스 영역의 적어도 일부 위에 제3 계면층을 형성하는 단계 - 제3 계면층의 형성은 제1 디바이스 영역 내에 게이트 스택을 정의함 - 를 포함한다.
몇몇 실시예에서, 집적 회로의 형성 방법은, 제1 영역, 제2 영역, 및 제3 영역이 상부에 정의된 기판을 수용하는 단계; 제1 영역, 제2 영역, 및 제3 영역 위에 제1 계면층을 형성하는 단계; 제1 계면층을 에칭하고 제1 영역으로부터의 제1 계면층의 일부 및 제2 영역으로부터의 제1 계면층의 일부를 제거하는 단계 - 제1 계면층의 에칭은 제3 영역 내의 게이트 스택을 정의함 -; 제1 계면층의 에칭 후에, 제2 영역의 적어도 일부 위에 제2 계면층을 형성하는 단계; 제2 영역 내의 게이트 스택을 정의하기 위해 제2 계면층을 에칭하는 단계; 및 제2 계면층의 에칭 후에, 제1 영역 내의 게이트 스택을 정의하기 위해 제1 영역의 적어도 일부 위에서 기판 상에 제3 계면층을 형성하는 단계를 포함한다.
몇몇 실시예에서, 집적 회로는, 제1 디바이스 영역, 제2 디바이스 영역, 및 제3 디바이스 영역을 갖는 기판; 제1 디바이스 영역 위에 배치되고, 제1 계면층과 제1 유전체층을 포함하는 제1 디바이스 게이트; 제2 디바이스 영역 위에 배치되고, 제2 계면층과 제2 유전체층을 포함하는 제2 디바이스 게이트; 및 제3 디바이스 영역 위에 배치되고, 제3 계면층과 제3 유전체층을 포함하는 제3 디바이스 게이트를 포함하고, 상기 제1 계면층, 제2 계면층, 및 제3 계면층은 두께 및 계면 재료 중 적어도 하나가 서로 상이하다.
본 개시는 첨부 도면과 함께 읽을 때에 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준적 실시에 따라, 다양한 특징부들은 실척으로 도시되지 않고 오직 예시를 위해서만 사용된다는 점을 강조한다. 사실상, 다양한 특징부들의 치수는 논의의 명확도를 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시의 다양한 양태에 따른 다수의 회로 디바이스를 포함하는 집적 회로의 단면도이다.
도 2는 본 개시의 다양한 양태에 따른 다수의 회로 디바이스 게이트 구조체를 형성하기 위한 방법의 흐름도이다.
도 3 내지 도 12는 본 개시의 다양한 양태에 따른 유전체-반도체 계면을 형성하는 방법을 받는 다수의 회로 디바이스를 포함하는 집적 회로의 개략적인 단면도이다.
도 13은 본 개시의 다양한 양태에 따른 다수의 회로 디바이스 게이트 구조체를 형성하기 위한 방법의 흐름도이다.
도 14 내지 도 23은 본 개시의 다양한 양태에 따른 다수의 회로 디바이스 게이트 구조체를 형성하는 방법을 받는 다수의 회로 디바이스를 포함하는 집적 회로의 개략적인 단면도이다.
본 개시는 전반적으로 IC 디바이스 제조 및 보다 구체적으로 상이한 조성의 디바이스 게이트를 갖는 집적 회로의 형성에 관한 것이다.
이하의 개시는 본 개시의 상이한 특징부들을 실시하기 위한 많은 상이한 실시예, 즉 예를 제공한다. 구성요소 및 구조의 특정한 예는 본 개시를 간소화하도록 아래에서 설명된다. 물론, 이들은 단지 예일 뿐이고 한정하도록 의도되지 않는다. 예컨대, 아래의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접적으로 접촉하지 않을 수 있도록 제1 및 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간소화 및 명확도를 위한 것이고 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 자체가 결정하지 않는다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같이 공간적으로 상대적인 용어는 본 명세서에서 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하도록 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 외에 사용 또는 작동 시에 디바이스의 상이한 배향을 포함하도록 의도된다. 예컨대, 도면의 디바이스가 역전되면, 다른 요소 또는 특징부의 "아래에" 또는 "밑에" 있는 것으로 설명된 요소는 다른 요소 또는 특징부의 "위로" 배향되게 된다. 따라서, 예시적인 용어 "아래에"는 위 및 아래의 배향 모두를 포함할 수 있다. 장치는 달리 배향될 수 있고(90도 또는 다른 배향으로 회전될 수 있고), 본 명세서에 사용된 공간적으로 상대적인 설명은 이에 따라 마찬가지로 해석될 수 있다.
도 1은 본 개시의 다양한 양태에 따른 다수의 회로 디바이스(102A, 102B, 102C)를 포함하는 집적 회로(100)의 단면도이다. 아래에서 보다 상세하게 논의되는 바와 같이, 회로 디바이스(102A, 102B, 102C)는 각 회로 디바이스가 디바이스의 작동 환경에 맞게 되도록 상이하게 구성된다. 본 개시의 원리는 임의의 그리고 모든 적절한 회로 디바이스에 동일하게 적용된다는 것이 이해된다. 예컨대, 그 원리는 P-채널 전계 효과 트랜지스터(PFET; P-channel field effect transistor), N-채널 TFT(NTFT), 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET; metal-oxide semiconductor field effect transistor), 상보적 금속-산화물 반도체(CMOS; complementary metal-oxide semiconductor) 트랜지스터, FinFET, 고전압 트랜지스터, 고주파수 트랜지스터, 기타 적절한 디바이스, 및/또는 그 조합에 적용될 수 있다.
회로 디바이스(102A, 102B, 102C)는 반도체 기판(104) 상에 형성된다. 몇몇 실시예에서, 기판(104)은 실리콘 또는 게르마늄 등의 원소 반도체 및/또는 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 갈륨 질화물, 및 인듐 인화물 등의 화합물 반도체를 포함한다. 기타 예시적인 기판 재료는 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 및 갈륨 인듐 비화물 등의 합금 반도체를 포함한다. 기판(104)은 또한 소다 석회 유리, 용융 실리카, 용융 석영, 칼슘 불화물(CaF2)를 비롯한 비-반도체 재료, 및/또는 기타 적절한 재료를 포함할 수 있다. 몇몇 실시예에서, 기판(104)은 에피텍셜층과 같이 기판 내에 정의된 하나 이상의 층을 갖는다. 예컨대, 그러한 한가지 실시예에서, 기판(104)은 벌크 반도체 위에 있는 에피텍셜층을 포함한다. 다른 층상 기판은 절연체 상 반도체(SOI; semiconductor-on-insulator) 기판을 포함한다. 그러한 한가지 SOI 기판에서, 기판(104)은 주입된 산소에 의한 분리(SIMOX; separation by implanted oxygen) 등의 프로세스에 의해 형성되는 매입 산화물(BOX; buried oxide) 층을 포함한다. 다양한 실시예에서, 기판(104)은 편평한 기판, 핀, 나노와이어의 형태, 및/또는 당업자에게 공지된 다른 형태를 취할 수 있다.
몇몇 실시예에서, 집적 회로 디바이스(102A, 102B, 102C)는 게이트 구조체[예컨대, 게이트 구조체(106A, 106B, 106C)]를 각각 포함한다. 게이트 퍼스트 프로세스를 이용하는 실시예에서, 게이트 구조체(106A, 106B, 106C)는 기능적 게이트를 포함한다. 반대로, 게이트 라스트 프로세스(gate last process)를 이용하는 실시예에서, 게이트 구조체(106A, 106B, 106C)는 더미 게이트를 포함한다. 예시적인 게이트 구조체[예컨대, 게이트 구조체(106A, 106B, 106C) 중 하나]는 계면층(IL)[예컨대, 계면층(108B, 108C)], 게이트 유전체층[예컨대, 유전체층(110A, 110B, 110C)], 하나 이상의 캡핑층[예컨대, 캡핑층(112A, 112B, 112C)], 게이트 전극층[예컨대, 게이트 전극층(114A, 114B, 114C)], 및/또는 게이트 전극층 위의 하나 이상의 하드 마스크층(도시 생략)을 포함할 수 있다. 몇몇 실시예에서, 게이트 구조체의 하나 이상의 측방향 표면 상에 스페이서[예컨대, 스페이서(116A, 116B, 116C)]가 형성된다.
보다 상세하게, 계면층(108B, 108C)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 기타 반도체 산화물 등의 계면 재료, 기타 적절한 계면 재료, 및/또는 그 조합을 포함할 수 있다. 계면층(108B, 108C)은 열 성장, 원자층 증착(ALD; atomic layer deposition), 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 물리적 기상 증착(PVD), 스핀온(spin-on) 증착, 및/또는 기타 적절한 증착 프로세스를 비롯한 임의의 적절한 프로세스를 이용하여 임의의 적절한 두께로 형성될 수 있다.
게이트 유전체층(110A, 110B, 110C)은 일반적으로 이산화실리콘에 대하여 그 유전체 상수를 특징으로 하는 유전체 재료를 포함할 수 있다. 따라서, 각각의 게이트 유전체층(110A, 110B, 110C)은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 이산화하프늄-알루미나(HfO2-Al2O3) 합금 등의 하이-k(high-k) 유전체 재료, 기타 적절한 하이-k 유전체 재료, 및/또는 그 조합을 포함할 수 있다. 추가적으로 또는 대안적으로, 게이트 유전체층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 무정질 탄소, 테트라에틸오소실리케이트(TEOS; tetraethylorthosilicate) 등의 기타 유전체, 기타 적절한 유전체 재료, 및/또는 그 조합을 포함할 수 있다. 게이트 유전체층(110A, 110B, 110C)은 원자층 증착(ALD), 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 물리적 기상 증착(PVD), 스핀온(spin-on) 증착, 및/또는 기타 적절한 증착 프로세스를 비롯한 임의의 적절한 프로세스를 이용하여 임의의 적절한 두께로 형성될 수 있다.
예시적인 게이트 구조체는 캡핑층(112A, 112B, 112C)을 포함할 수 있다. 캡핑층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 기타 반도체 산화물, 기타 반도체 질화물, 기타 적절한 재료, 및/또는 그 조합을 포함할 수 있다. 예시적인 실시예에서, 캡핑층(112A)은 저압 CVD(LPCVD; low pressure CVD)에 의해 형성되는 실리콘 질화물을 포함한다. 다른 실시예에서, 캡핑층(112B)은 플라즈마 강화된 CVD(PECVD)에 의해 형성되는 실리콘 질화물을 포함한다. 다른 실시예에서, 캡핑층(112C)은 CVD 프로세스에 의해 형성되는 테트라에틸 오소실리케이트를 포함한다. 또 다른 실시예에서, 캡핑층(112A)은 고종횡비 프로세스(HARP; high aspect ratio process), 또는 다른 적절한 프로세스에 의해 형성되는 실리콘 산화물을 포함한다.
예시적인 게이트 구조체는 또한 게이트 전극층(114A, 114B, 114C)을 포함할 수 있다. MOSFET와 같은 명명 규칙(naming convention)에도 불구하고, 회로(100)는 폴리실리콘 함유 게이트 전극층 뿐만 아니라 금속 함유 전극층을 갖는 실시예를 포함한다. 따라서, 게이트 전극층(114A, 114B, 114C)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 몰리브덴, 탄탈 질화물, 니켈 규화물, 코발트 규화물, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금 등의 임의의 적절한 재료, 기타 적절한 재료, 및/또는 그 조합을 포함할 수 있다. 게이트 라스트 프로세스를 이용하는 몇몇 실시예에서, 게이트 전극층(114A, 114B, 114C) 중 하나는 더미 게이트 전극이고, 예컨대 폴리실리콘, 마스킹 재료, 및/또는 기타 적절한 재료를 포함한다. 그러한 실시예에서, 더미 게이트 전극층은 나중에 적절한 습식 및/또는 건식 에칭 프로세스에 의해 전체적으로 또는 부분적으로 제거되고 금속 게이트 재료를 포함하는 것과 같은 다른 게이트 전극층에 의해 교체될 수 있다. 금속 함유 게이트 전극층에 포함되는 일함수 금속 게이트 재료는 n형 또는 p형 일함수 재료일 수 있다. 예시적인 p형 일함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 기타 적절한 p형 일함수 재료, 및/또는 그 조합을 포함한다. 예시적인 n형 일함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 기타 적절한 n형 일함수 재료, 및/또는 그 조합을 포함한다. 일함수층은 복수 개의 층들을 포함할 수 있다. 게이트 전극층(114A, 114B, 114C)은 CVD, PVD, 및/또는 기타 적절한 프로세스에 의해 증착될 수 있고 임의의 적절한 두께로 증착될 수 있다.
게이트 구조체(106A, 106B, 106C) 중 하나 이상에 하드 마스크층을 통합한 실시예에서, 하드 마스크층을 위한 적절한 재료는 예컨대 이산화실리콘, 실리콘 질화물, SiON, SiC, SiOC, 스핀온 유리(SOG; spin-on glass), 로우-k(low-k) 필름, 테트라에틸오소실리케이트(TEOS), 플라즈마 강화된 CVD 산화물(PE-산화물), 고종횡비 프로세스(HARP) 형성된 산화물, 및/또는 기타 적절한 재료를 포함한다. 하드 마스크층은 원자층 증착(ALD), 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 물리적 기상 증착(PVD), 스핀온(spin-on) 증착, 및/또는 기타 적절한 증착 프로세스를 비롯한 임의의 적절한 프로세스를 이용하여 임의의 적절한 두께로 형성될 수 있다.
도 1에 도시된 바와 같이, 각 게이트 구조체는 층 두께의 변경에 의해, 층 재료의 변경에 의해, 층들을 완전히 생략함으로써, 층들을 추가 또는 이중으로 함으로써, 기타 적절한 기술에 의해, 및/또는 그 조합에 의해 그 특정한 작동 환경을 위해 대응하는 회로 디바이스를 최적화하도록 구성될 수 있다. 단순히 일례로서, 디바이스 성능은 기판과 게이트 전극 사이의 층 또는 층들의 속성에 따라 부분적으로 좌우된다. 따라서, 디바이스 성능은 유전체층의 특성을 조정함으로써 조절될 수 있다. 그러나, 많은 하이-k 유전체를 비롯한 몇몇 유전체 재료는 단일 기판 상에 상이한 두께의 층들을 형성하도록 사용되는 마스킹 및 에칭 프로세스를 견딜 수 없다. 그러므로, 몇몇 실시예에서, 디바이스 성능은 추가적으로 또는 상이하게 구성된 유전체층을 위한 대체물로서 계면층을 통해 조정된다. 예컨대, 보다 박막 계면층을 갖거나 계면층이 완전히 없는 게이트 구조체를 구비한 디바이스는 보다 낮은 문턱 전압 및 감소된 변환 시간을 보일 수 있지만, 결과적인 디바이스는 대응하는 유전체층에서의 결함에 의해 야기되는 게이트 누출 전류, 정전 방전, 및 성능 이상에 더 민감할 수 있다. 몇몇 실시예에서, 변환이 더 빠른 높은 누설의 게이트가 중요한 디바이스에 맞추도록 사용되고, 속도가 감소되고 보다 효율적인 게이트가 덜 중요한 디바이스에 사용된다.
따라서, 일 실시예에서, 디바이스(102A)는 제1 임계 전압을 갖도록 구성되고, 이에 따라 기판(104)과 유전체(110A) 사이에 최소의 계면층을 갖거나 계면층을 갖지 않는다. 실시예에서, 디바이스(102B)는 디바이스(102A)에 비해 더 높은 문턱 전압과 감소된 게이트 누설 전류를 갖도록 구성되고, 이에 따라 디바이스(102B)는 디바이스(102A)의 두께보다 더 두꺼운 두께의 계면층(108B)을 포함한다. 마지막으로, 디바이스(102C)는 IO 디바이스로서 작동하도록 구성된다. IO 디바이스는 흔히 동일한 회로에서 다른 디바이스보다 큰 전압으로 작동하고 게이트에서 상당한 전압차를 견디도록 설계될 수 있다. 물론, 전력은 IO 디바이스에서 덜 중요하다. 그러므로, 실시예에서, 디바이스(102C)는 디바이스(102A) 또는 디바이스(102B)의 계면층보다 더 큰 두께의 계면층(108C)을 포함한다. 계면층(108C)은 또한 층(108C)과 상이한 계면 재료를 포함할 수 있다. 일 실시예에서, 계면층(108B)은 실리콘 산질화물을 포함하고 계면층(108C)은 실리콘 산화물을 포함한다. 이 방식에서, 각 디바이스(102A, 102B, 102C)의 성능은 그 각각의 작동 환경에 맞춰질 수 있다.
층 두께, 층 재료 및 기타 층 특성을 변경시킴으로써 단일 회로의 다중 회로 디바이스를 특정한 작동 환경에 맞추는 원리는 계면층(108B, 108C)을 지나서 게이트 구조체의 다른 층들에 적용될 수 있고, 그러한 실시예는 모두 예상 및 제공된다.
상이한 성능에 맞도록 된 다중 회로 디바이스 게이트 구조체를 형성하는 방법(200)이 도 2 내지 도 12를 참조하여 기술된다. 도 2는 본 개시의 다양한 양태에 따른 다중 회로 디바이스 게이트 구조체를 형성하는 방법(200)의 흐름도이다. 방법(200) 전에, 동안에 그리고 후에 추가의 단계가 제공될 수 있고, 설명된 단계들의 일부가 방법(200)의 다른 실시예를 위해 교체 또는 제거될 수 있다는 것이 이해된다. 도 3 내지 도 12는 본 개시의 다양한 양태에 따른 다중 회로 디바이스 게이트 구조체를 형성하는 방법(200)을 받는 다중 회로 디바이스[예컨대, 박막 IL 디바이스(302A), 후막 IL 디바이스(302B), 및 IO IL 디바이스(302C)]를 포함하는 집적 회로(300)의 개략적인 단면도이다.
도 3 및 블록(202)을 참조하면, 기판(104)이 수용된다. 기판(104)은 도 1에 관하여 설명된 기판(104)과 실질적으로 유사할 수 있다. 이와 관련하여, 기판(104)은 원소 반도체, 화합물 반도체, 합금 반도체, 비-반도체 재료, 및/또는 그 조합을 포함할 수 있다. 다양한 실시예에서, 기판(104)은 편평한 기판, 핀, 나노와이어의 형태, 및/또는 당업자에게 공지된 다른 형태를 취할 수 있다. 블록(204)에서, 디바이스(302A, 302B, 302C)에 대응하는 영역의 적어도 일부에 걸쳐서 연장하도록 기판(104) 상에 제1 계면층(304)이 형성된다. 제1 계면층(304)은 도 1에 관하여 설명된 계면층(108B, 108C)과 실질적으로 유사할 수 있다. 이와 관련하여, 제1 계면층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 기타 반도체 산화물 등의 계면 재료, 기타 적절한 계면 재료, 및/또는 그 조합을 포함할 수 있다. 제1 계면층(304)은 열 성장, 원자층 증착(ALD), 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 물리적 기상 증착(PVD), 스핀온(spin-on) 증착, 및/또는 기타 적절한 증착 프로세스를 비롯한 임의의 적절한 프로세스를 이용하여 임의의 적절한 두께로 형성될 수 있다. 실시예에서, 제1 계면층(304)은 IO 계면층의 특성이고 약 25 옹스트롬 내지 약 40 옹스트롬의 두께로 형성된 실리콘 산화물을 포함한다.
도 4a 및 블록(206)을 참조하면, 제1 포토레지스트층(402)이 기판(104) 위에 도포될 수 있고 IO IL 디바이스(302C)의 게이트 구조체를 정의하는 데에 사용될 수 있다. 포토레지스트(402)는 포토리소그래피 프로세스에서 노출되고, 베이킹되며, 현상되어 도 4b에 도시된 바와 같이 패터닝될 영역을 드러낼 수 있다. 예시된 실시예에서, 패터닝은 후막 IL 디바이스(302B)에 대응하는 영역의 적어도 일부로부터 포토레지스트(402)를 제거하지만, 적어도 박막 IL 디바이스(302A)에 대응하는 영역의 일부 및 IO IL 디바이스(302C)에 대응하는 영역의 일부에 존재하는 포토레지스트(402)를 남겨둔다.
도 5a 및 블록(208)을 참조하면, 제1 계면층(304)이 패터닝된다. 몇몇 실시예에서, 제1 포토레지스트층(402)에 의해 보호되지 않는 제1 계면층(304)의 영역은 에칭을 통해 패터닝된다. 예시된 실시예에서, 패터닝은 후막 IL 디바이스(302B)에 대응하는 영역의 적어도 일부로부터 제1 계면층(304)을 제거하지만, 적어도 박막 IL 디바이스(302A)에 대응하는 영역의 일부 및 IO IL 디바이스(302C)에 대응하는 영역의 일부에 존재하는 제1 계면층(304)을 남겨둔다. 제1 계면층(304)의 패터닝은 IO IL 디바이스(302C)에 대응하는 영역 내에 게이트 구조체(106C)를 더 정의한다. 패터닝은 습식 에칭, 건식 에칭, 반응성 이온 에칭, 및/또는 기타 적절한 에칭 프로세스를 이용하여 수행될 수 있고, 일 실시예에서, 제1 계면층(304)은 묽은 HF 용액을 이용하여 에칭된다. 변형예에서, 제1 계면층(304)은 e-빔 또는 레이저 에칭 등의 마스크리스(maskless) 프로세스를 이용하여 패터닝된다. 제1 계면층(304)의 패터닝 후에, 도 5b에 도시된 바와 같이 임의의 잔존하는 포토레지스트(402)가 기판(104)으로부터 제거될 수 있다.
도 6 및 블록(210)을 참조하면, 후막 IL 디바이스(302B)에 대응하는 영역의 적어도 일부에 걸쳐 연장하도록 기판(104) 상에 제2 계면층(604)이 형성된다. 제1 계면층(304)은 제2 계면층(604)이 디바이스(302A, 302C)에 대응하는 영역의 일부 위에 형성되는 것을 방지할 수 있다. 예컨대, 제1 계면층(304)은 제2 계면층(604)이 디바이스(302A)의 게이트 구조체(106A) 및 디바이스(302C)의 게이트 구조체(106C) 위에 형성되는 것을 방지할 수 있다. 제2 계면층(604)은 도 1에 관하여 설명된 계면층(108B, 108C)과 실질적으로 유사할 수 있다. 이와 관련하여, 제2 계면층(604)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 기타 반도체 산화물 등의 계면 재료, 기타 적절한 계면 재료, 및/또는 그 조합을 포함할 수 있다. 제2 계면층(604)은 열 성장, 원자층 증착(ALD), 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 물리적 기상 증착(PVD), 스핀온(spin-on) 증착, 및/또는 기타 적절한 증착 프로세스를 비롯한 임의의 적절한 프로세스를 이용하여 임의의 적절한 두께로 형성될 수 있다.
제2 계면층(604)은 제1 계면층(304)과 조성이 상이할 수 있다. 그러한 한가지 실시예에서, 제2 계면층(604)은 제1 계면층(304)과 상이한 두께로 형성된다. 다른 그러한 실시예에서, 제2 계면층(604)은 제1 계면층(304)에 포함되지 않는 계면 재료를 포함하도록 형성된다. 또 다른 그러한 실시예에서, 제2 계면층(604)은 제1 계면층(304)과 상이한 두께로 형성되고 제1 계면층(304)에 포함되지 않는 계면 재료를 포함한다. 실시예에서, 제2 계면층(604)은 반도체 산질화물을 포함하고 약 10 옹스트롬 내지 약 20 옹스트롬의 두께로 형성된다.
도 7a 및 블록(212)을 참조하면, 제2 포토레지스트층(702)이 기판(104) 위에 도포되어 후막 IL 디바이스(302B)의 게이트 구조체를 정의하는 데에 사용될 수 있다. 제2 포토레지스트(702)는 포토리소그래피 프로세스에서 노출되고, 베이킹되며, 현상되어 도 7b에 도시된 바와 같이 패터닝될 영역을 드러낼 수 있다. 예시된 실시예에서, 패터닝은 박막 IL 디바이스(302A)에 대응하는 영역의 적어도 일부로부터 포토레지스트(702)를 제거하지만, 적어도 후막 IL 디바이스(302B)에 대응하는 영역의 일부 및 IO IL 디바이스(302C)에 대응하는 영역의 일부에 존재하는 포토레지스트(702)를 남겨둔다.
도 8a 및 블록(214)을 참조하면, 제2 계면층(604)이 패터닝된다. 몇몇 실시예에서, 제2 포토레지스트층(702)에 의해 보호되지 않는 제2 계면층(604)의 영역은 에칭에 의해 패터닝된다. 예시된 실시예에서, 패터닝은 박막 IL 디바이스(302A)에 대응하는 영역의 적어도 일부로부터 제2 계면층(604)을 제거하지만, 적어도 후막 IL 디바이스(302B)에 대응하는 영역의 일부 및 IO IL 디바이스(302C)에 대응하는 영역의 일부에 존재하는 제2 계면층(604)을 남겨둔다. 제2 계면층(604)의 패터닝은 후막 IL 디바이스(302B)에 대응하는 영역 내에 게이트 구조체(106B)를 더 정의한다. 제2 계면층(604)의 패터닝은 습식 에칭, 건식 에칭, 반응성 이온 에칭, 및/또는 기타 적절한 에칭 프로세스를 이용하여 수행될 수 있고, 일 실시예에서, 제2 계면층(604)은 묽은 HF 용액을 이용하여 에칭된다. 변형예에서, 제2 계면층(604)은 e-빔 또는 레이저 에칭 등의 마스크리스(maskless) 프로세스를 이용하여 패터닝된다. 제2 계면층(604)의 패터닝 후에, 도 8b에 도시된 바와 같이 임의의 잔존하는 포토레지스트(702)가 기판(104)으로부터 제거될 수 있다.
도 9 및 블록(216)을 참조하면, 적어도 박막 IL 디바이스(302A)에 대응하는 영역에 걸쳐 연장하도록 기판(104) 상에 제3 계면층(904)이 형성된다. 제1 계면층(304)과 제2 계면층(604)은 제3 계면층(904)이 디바이스(302C, 302B)에 대응하는 영역의 일부 위에 형성되는 것을 각각 방지할 수 있다. 예컨대, 제1 계면층(304)과 제2 계면층(604)은 제3 계면층(904)이 디바이스(302C, 302B)의 게이트 구조체(106C, 106B) 위에 형성되는 것을 방지할 수 있다. 제3 계면층(904)은 도 1에 관하여 설명된 계면층(108B, 108C)과 실질적으로 유사할 수 있다. 이와 관련하여, 제3 계면층(904)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 기타 반도체 산화물 등의 계면 재료, 기타 적절한 계면 재료, 및/또는 그 조합을 포함할 수 있다. 제3 계면층(604)은 열 성장, 원자층 증착(ALD), 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 물리적 기상 증착(PVD), 스핀온(spin-on) 증착, 및/또는 기타 적절한 증착 프로세스를 비롯한 임의의 적절한 프로세스를 이용하여 임의의 적절한 두께로 형성될 수 있다. 제3 계면층(904)의 형성은 박막 IL 디바이스(302A)에 대응하는 영역 내에 게이트 구조체(106A)를 정의한다.
제3 계면층(904)은 제1 계면층(304) 및 제2 계면층(604)과 조성이 상이할 수 있다. 그러한 한가지 실시예에서, 제3 계면층(904)은 제1 및 제2 계면층과 상이한 두께로 형성된다. 다른 그러한 실시예에서, 제3 계면층(904)은 제1 계면층(304)과 제2 계면층(604) 중 하나 이상에 포함되지 않는 계면 재료를 포함하도록 형성된다. 또 다른 그러한 실시예에서, 제3 계면층(904)은 제1 계면층(304) 및 제2 계면층(604)과 상이한 두께로 형성되고 제1 계면층(304)과 제2 계면층(604) 중 하나 이상에 포함되지 않는 계면 재료를 포함한다. 실시예에서, 제3 계면층(904)은 반도체 산질화물을 포함하고 제2 계면층(604)의 두께보다 작은 약 1 옹스트롬 내지 약 5 옹스트롬의 두께로 형성된다. 바꿔 말해서, 상기 실시예에서, 제3 계면층(904)은 약 5 옹스트롬 내지 20 옹스트롬의 두께로 형성되고 제2 계면층(604)의 두께보다 작다. 보다 박막 계면층은 더 민감하게 되는 경향이 있기 때문에, 제3 계면층(904)은 제1 및 제2 계면층보다 포토레지스트 및 후속하는 에칭이 더 적게 적용되고, 몇몇 실시예에서, 가장 박막 계면층이 제3 계면층(904)이 되도록 선택된다.
도 10 내지 도 12 및 블록(218)을 참조하면, 다음의 처리 단계는 제1, 제2, 및 제3 디바이스[예컨대, 박막 IL 디바이스(302A), 후막 IL 디바이스(302B), 및 IO IL 디바이스(302C)]의 제조를 마무리하도록 수행된다. 먼저 도 10을 참조하면, 몇몇 실시예에서, 게이트 유전체가 박막 IL 디바이스(302A), 후막 IL 디바이스(302B), 및 IO IL 디바이스(302C)의 계면층(904, 604, 304) 위에 각각 형성되어 도 1에 관하여 설명된 것과 실질적으로 유사할 수 있는 유전체층(110A, 110B, 110C)을 형성한다. 그러한 몇몇 실시예에서, 유전체층(110A, 110B, 110C)은 실질적으로 동일한 두께를 갖고 실질적으로 동일한 유전체 조성을 갖는다. 그러한 한가지 실시예에서, 각 유전체층(110A, 110B, 110C)은 약 10 옹스트롬 내지 약 15 옹스트롬의 실질적으로 동일한 두께로 형성되는 동일한 하이-k 유전체를 포함한다. 블록(218)의 다음 프로세스는 또한 하나 이상의 캡핑층[예컨대, 캡핑층(112A,112B, 112C)], 게이트 전극층[예컨대, 게이트 전극층(114A, 114B, 114C)], 및/또는 하나 이상의 하드 마스크층(도시 생략)을 포함할 수 있는데, 각 층은 도 1에 관하여 기술된 것과 실질적으로 유사하다.
도 11을 참조하면, 블록(218)의 다음 처리 단계는 포토리소그래피 패터닝 및 에칭을 포함하는 프로세스를 이용한 게이트(106A, 106B, 106C)의 성형을 포함할 수 있다. 일 실시예에서, 포토레지스트층이 스핀온 코팅 등의 적절한 프로세스에 의해 디바이스(302A, 302B, 302C)에 대응하는 영역 상에 형성된다. 이어서, 포토레지스트는 포토리소그래피 프로세스에서 노출되고, 베이킹되어 현상된다. 포토레지스트의 패턴은 건식 에칭 프로세스에 의해 층으로 전사되고, 복수 개의 처리 단계에서 다양한 적절한 순서로 게이트 전극 및 게이트 유전체를 형성한다. 그 후에, 포토레지스트층은 제거될 수 있다.
도 12를 참조하면, 블록(218)의 처리 단계는 또한 게이트 구조체의 하나 이상의 측방향 표면 상에 측벽 스페이서(116A, 116B, 116C)를 형성하는 것 및/또는 소스/드레인 영역(1202)을 형성하는 것을 포함할 수 있다. 소스/드레인 영역(1202)은 붕소 또는 BF2 등의 p형 도판트(P+), 및/또는 인 또는 비소 등의 n형 도판트(N+)로 도핑될 수 있다. 몇몇 실시예에서, 소스/드레인 영역(1202)은 할로 주입, 에칭, 이온 주입, 에피텍시, 및/또는 어닐링 단계를 포함하는 프로세스에 의해 형성된다. 디바이스(302A, 302B, 302C)의 몇몇 요소들은 종래의 처리에 의해 형성될 수 있다는 것이 이해되고, 따라서, 일부 프로세스는 여기서 상세하게 설명하지 않는다.
상이한 성능을 위해 맞춰진 다중 회로 디바이스 게이트 구조체를 형성하는 다른 방법(1300)이 도 13 내지 23을 참조하여 기술된다. 도 13은 본 개시의 다양한 양태에 따른 다중 회로 디바이스 게이트 구조체를 형성하는 방법(1300)의 흐름도이다. 방법(1300) 전에, 동안에 그리고 후에 추가의 단계가 제공될 수 있고, 설명된 단계들의 일부가 방법(1300)의 다른 실시예를 위해 교체 또는 제거될 수 있다는 것이 이해된다. 도 14 내지 도 23는 본 개시의 다양한 양태에 따른 다중 회로 디바이스 게이트 구조체를 형성하는 방법(1300)을 받는 다중 회로 디바이스[예컨대, 박막 IL 디바이스(1402A), 후막 IL 디바이스(1402B), 및 IO IL 디바이스(1402C)]를 포함하는 집적 회로(1400)의 개략적인 단면도이다.
도 14 및 블록(1402)을 참조하면, 기판(104)이 수용된다. 기판(104)은 도 1에 관하여 설명된 기판(104)과 실질적으로 유사할 수 있다. 이와 관련하여, 기판(104)은 원소 반도체, 화합물 반도체, 합금 반도체, 비-반도체 재료, 및/또는 그 조합을 포함할 수 있다. 다양한 실시예에서, 기판(104)은 편평한 기판, 핀, 나노와이어의 형태, 및/또는 당업자에게 공지된 다른 형태를 취할 수 있다. 블록(1304)에서, 디바이스(1402A, 1402B, 1402C)에 대응하는 영역의 적어도 일부에 걸쳐서 연장하도록 기판(104) 상에 제1 계면층(1404)이 형성된다. 제1 계면층(1404)은 도 1에 관하여 설명된 계면층(108B, 108C)과 실질적으로 유사할 수 있다. 이와 관련하여, 제1 계면층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 기타 반도체 산화물 등의 계면 재료, 기타 적절한 계면 재료, 및/또는 그 조합을 포함할 수 있다. 제1 계면층(1404)은 열 성장, 원자층 증착(ALD), 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 물리적 기상 증착(PVD), 스핀온(spin-on) 증착, 및/또는 기타 적절한 증착 프로세스를 비롯한 임의의 적절한 프로세스를 이용하여 임의의 적절한 두께로 형성될 수 있다. 실시예에서, 제1 계면층(1404)은 IO 계면층의 특성이고 약 25 옹스트롬 내지 약 40 옹스트롬의 두께로 형성된 실리콘 산화물을 포함한다.
도 15 및 블록(1306)을 참조하면, 제1 포토레지스트층(1502)이 기판(104) 위에 도포될 수 있고 IO IL 디바이스(1402C)의 게이트 구조체를 정의하는 데에 사용될 수 있다. 포토레지스트(1502)는 포토리소그래피 프로세스에서 노출되고, 베이킹되며, 현상되어 도 15b에 도시된 바와 같이 패터닝될 영역을 드러낼 수 있다. 예시된 실시예에서, 패터닝은 박막 IL 디바이스(1402A)에 대응하는 영역의 적어도 일부 및 후막 IL 디바이스(1402B)에 대응하는 영역의 적어도 일부로부터 포토레지스트(1502)를 제거하지만, IO IL 디바이스(1402C)에 대응하는 영역의 적어도 일부에 존재하는 포토레지스트(1502)를 남겨둔다.
도 16a 및 블록(1308)을 참조하면, 제1 계면층(1404)이 패터닝된다. 몇몇 실시예에서, 제1 포토레지스트층(1502)에 의해 보호되지 않는 제1 계면층(1404)의 영역은 에칭을 통해 패터닝된다. 예시된 실시예에서, 패터닝은 박막 IL 디바이스(1402A)에 대응하는 영역의 적어도 일부 및 후막 IL 디바이스(1402B)에 대응하는 영역의 적어도 일부로부터 제1 계면층(1404)을 제거하지만, IO IL 디바이스(1402C)에 대응하는 영역의 적어도 일부에 존재하는 제1 계면층(1404)을 남겨둔다. 제1 계면층(1404)의 패터닝은 IO IL 디바이스(1402C)에 대응하는 영역 내에 게이트 구조체(106C)를 더 정의한다. 패터닝은 습식 에칭, 건식 에칭, 반응성 이온 에칭, 및/또는 기타 적절한 에칭 프로세스를 이용하여 수행될 수 있고, 일 실시예에서, 제1 계면층(1404)은 묽은 HF 용액을 이용하여 에칭된다. 변형예에서, 제1 계면층(1404)은 e-빔 또는 레이저 에칭 등의 마스크리스(maskless) 프로세스를 이용하여 패터닝된다. 제1 계면층(1404)의 패터닝 후에, 도 16b에 도시된 바와 같이 임의의 잔존하는 포토레지스트(1502)가 기판(104)으로부터 제거될 수 있다.
도 17 및 블록(1310)을 참조하면, 박막 IL 디바이스(1402A)에 대응하는 영역의 적어도 일부 및 후막 IL 디바이스(1402B)에 대응하는 영역의 적어도 일부에 걸쳐 연장하도록 기판(104) 상에 제2 계면층(1704)이 형성된다. 제1 계면층(1404)은 제2 계면층(1704)이 디바이스(1402C)에 대응하는 영역의 일부 위에 형성되는 것을 방지할 수 있다. 예컨대, 제1 계면층(1404)은 제2 계면층(1704)이 디바이스(1402C)의 게이트 구조체(106A) 위에 형성되는 것을 방지할 수 있다. 제2 계면층(1704)은 도 1에 관하여 설명된 계면층(108B, 108C)과 실질적으로 유사할 수 있다. 이와 관련하여, 제2 계면층(1704)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 기타 반도체 산화물 등의 계면 재료, 기타 적절한 계면 재료, 및/또는 그 조합을 포함할 수 있다. 제2 계면층(1704)은 열 성장, 원자층 증착(ALD), 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 물리적 기상 증착(PVD), 스핀온(spin-on) 증착, 및/또는 기타 적절한 증착 프로세스를 비롯한 임의의 적절한 프로세스를 이용하여 임의의 적절한 두께로 형성될 수 있다.
제2 계면층(1704)은 제1 계면층(1404)과 조성이 상이할 수 있다. 그러한 한가지 실시예에서, 제2 계면층(1704)은 제1 계면층(1404)과 상이한 두께로 형성된다. 다른 그러한 실시예에서, 제2 계면층(1704)은 제1 계면층(1404)에 포함되지 않는 계면 재료를 포함하도록 형성된다. 또 다른 그러한 실시예에서, 제2 계면층(1704)은 제1 계면층(1404)과 상이한 두께로 형성되고 제1 계면층(1404)에 포함되지 않는 계면 재료를 포함한다. 실시예에서, 제2 계면층(1704)은 반도체 산질화물을 포함하고 약 10 옹스트롬 내지 약 20 옹스트롬의 두께로 형성된다.
도 18a 및 블록(1312)을 참조하면, 제2 포토레지스트층(1802)이 기판(104) 위에 도포되어 후막 IL 디바이스(1402B)의 게이트 구조체를 정의하는 데에 사용될 수 있다. 제2 포토레지스트(1802)는 포토리소그래피 프로세스에서 노출되고, 베이킹되며, 현상되어 도 18b에 도시된 바와 같이 패터닝될 영역을 드러낼 수 있다. 예시된 실시예에서, 패터닝은 박막 IL 디바이스(1402A)에 대응하는 영역의 적어도 일부로부터 포토레지스트(1802)를 제거하지만, 적어도 후막 IL 디바이스(1402B)에 대응하는 영역의 일부 및 IO IL 디바이스(1402C)에 대응하는 영역의 일부에 존재하는 포토레지스트(1802)를 남겨둔다.
도 19a 및 블록(1314)을 참조하면, 제2 계면층(1704)이 패터닝된다. 몇몇 실시예에서, 제2 포토레지스트층(1802)에 의해 보호되지 않는 제2 계면층(1704)의 영역은 에칭에 의해 패터닝된다. 예시된 실시예에서, 패터닝은 박막 IL 디바이스(1402A)에 대응하는 영역의 적어도 일부로부터 제2 계면층(1704)을 제거하지만, 적어도 후막 IL 디바이스(1402B)에 대응하는 영역의 일부 및 IO IL 디바이스(1402C)에 대응하는 영역의 일부에 존재하는 제2 계면층(1704)을 남겨둔다. 제2 계면층(1704)의 패터닝은 또한 후막 IL 디바이스(1402B)에 대응하는 영역 내에 게이트 구조체(106B)를 정의한다. 패터닝은 습식 에칭, 건식 에칭, 반응성 이온 에칭, 및/또는 기타 적절한 에칭 프로세스를 이용하여 수행될 수 있고, 일 실시예에서, 제2 계면층(1704)은 묽은 HF 용액을 이용하여 에칭된다. 변형예에서, 제2 계면층(1704)은 e-빔 또는 레이저 에칭 등의 마스크리스(maskless) 프로세스를 이용하여 패터닝된다. 제2 계면층(1704)의 패터닝 후에, 도 19b에 도시된 바와 같이 임의의 잔존하는 포토레지스트(1802)가 기판(104)으로부터 제거될 수 있다.
도 20 및 블록(1316)을 참조하면, 적어도 박막 IL 디바이스(1402A)에 대응하는 영역에 걸쳐 연장하도록 기판(104) 상에 제3 계면층(2004)이 형성된다. 제1 계면층(1404)과 제2 계면층(1704)은 제3 계면층(2004)이 디바이스(1402C, 1402B)에 대응하는 영역의 일부 위에 형성되는 것을 각각 방지할 수 있다. 예컨대, 제1 계면층(1404)과 제2 계면층(1704)은 제3 계면층(2004)이 디바이스(1402C, 1402B)의 게이트 구조체(106C, 106B) 위에 형성되는 것을 각각 방지할 수 있다. 제3 계면층(2004)은 도 1에 관하여 설명된 계면층(108B, 108C)과 실질적으로 유사할 수 있다. 이와 관련하여, 제3 계면층(2004)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 기타 반도체 산화물 등의 계면 재료, 기타 적절한 계면 재료, 및/또는 그 조합을 포함할 수 있다. 제3 계면층(2004)은 열 성장, 원자층 증착(ALD), 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 물리적 기상 증착(PVD), 스핀온(spin-on) 증착, 및/또는 기타 적절한 증착 프로세스를 비롯한 임의의 적절한 프로세스를 이용하여 임의의 적절한 두께로 형성될 수 있다. 제3 계면층(2004)의 형성은 박막 IL 디바이스(1402A)에 대응하는 영역 내에 게이트 구조체(106A)를 정의한다.
제3 계면층(2004)은 제1 계면층(1404) 및 제2 계면층(1704)과 조성이 상이할 수 있다. 그러한 한가지 실시예에서, 제3 계면층(2004)은 제1 계면층(1404) 및 제2 계면층(1704)과 상이한 두께로 형성된다. 다른 그러한 실시예에서, 제3 계면층(2004)은 제1 계면층(1404) 또는 제2 계면층(1704) 중 하나 이상에 포함되지 않는 계면 재료를 포함하도록 형성된다. 또 다른 그러한 실시예에서, 제3 계면층(2004)은 제1 계면층(1404) 및 제2 계면층(1704)과 상이한 두께로 형성되고 제1 계면층(1404) 또는 제2 계면층(1704) 중 하나 이상에 포함되지 않는 계면 재료를 포함한다. 실시예에서, 제3 계면층(2004)은 반도체 산질화물을 포함하고 제2 계면층(1704)의 두께보다 작은 약 1 옹스트롬 내지 약 5 옹스트롬의 두께로 형성된다. 바꿔 말해서, 상기 실시예에서, 제3 계면층(2004)은 약 5 옹스트롬 내지 20 옹스트롬의 두께로 형성되고 제2 계면층(1704)의 두께보다 작다. 보다 박막 계면층은 더 민감하게 되는 경향이 있기 때문에, 제3 계면층(2004)은 제1 및 제2 계면층보다 포토레지스트 및 후속하는 에칭이 더 적게 적용되고, 몇몇 실시예에서, 가장 박막 계면층이 제3 계면층(2004)이 되도록 선택된다.
도 21 내지 도 23 및 블록(1318)을 참조하면, 다음의 처리 단계는 제1, 제2, 및 제3 디바이스[예컨대, 박막 IL 디바이스(1402A), 후막 IL 디바이스(1402B), 및 IO IL 디바이스(1402C)]의 제조를 마무리하도록 수행된다. 먼저 도 21을 참조하면, 몇몇 실시예에서, 게이트 유전체가 박막 IL 디바이스(1402A), 후막 IL 디바이스(1402B), 및 IO IL 디바이스(1402C)의 계면층(2004, 1704, 1404) 위에 각각 형성되어 도 1에 관하여 설명된 것과 실질적으로 유사할 수 있는 유전체층(110A, 110B, 110C)을 형성한다. 그러한 몇몇 실시예에서, 유전체층(110A, 110B, 110C)은 실질적으로 동일한 두께를 갖고 실질적으로 동일한 유전체 조성을 갖는다. 그러한 한가지 실시예에서, 각 유전체층(110A, 110B, 110C)은 약 10 옹스트롬 내지 약 15 옹스트롬의 실질적으로 동일한 두께로 형성되는 동일한 하이-k 유전체를 포함한다. 블록(1318)의 다음 프로세스는 또한 하나 이상의 캡핑층[예컨대, 캡핑층(112A,112B, 112C)], 게이트 전극층[예컨대, 게이트 전극층(114A, 114B, 114C)], 및/또는 하나 이상의 하드 마스크층(도시 생략)을 포함할 수 있는데, 각 층은 도 1에 관하여 기술된 것과 실질적으로 유사하다.
도 22를 참조하면, 블록(1318)의 다음 처리 단계는 포토리소그래피 패터닝 및 에칭을 포함하는 프로세스를 이용한 게이트(106A, 106B, 106C)의 성형을 포함할 수 있다. 일 실시예에서, 포토레지스트층이 스핀온 코팅 등의 적절한 프로세스에 의해 디바이스(1402A, 1402B, 1402C)에 대응하는 영역 상에 형성된다. 이어서, 포토레지스트는 포토리소그래피 프로세스에서 노출되고, 베이킹되어 현상된다. 포토레지스트의 패턴은 건식 에칭 프로세스에 의해 층으로 전사되고, 복수 개의 처리 단계에서 다양한 적절한 순서로 게이트 전극 및 게이트 유전체를 형성한다. 그 후에, 포토레지스트층은 제거될 수 있다.
도 23을 참조하면, 블록(1318)의 처리 단계는 또한 게이트 구조체의 하나 이상의 측방향 표면 상에 측벽 스페이서(116A, 116B, 116C)를 형성하는 것 및/또는 소스/드레인 영역(1202)을 형성하는 것을 포함할 수 있다. 소스/드레인 영역(1202)은 붕소 또는 BF2 등의 p형 도판트(P+), 및/또는 인 또는 비소 등의 n형 도판트(N+)로 도핑될 수 있다. 몇몇 실시예에서, 소스/드레인 영역(1202)은 할로 주입, 에칭, 이온 주입, 에피텍시, 및/또는 어닐링 단계를 포함하는 프로세스에 의해 형성된다. 디바이스(1402A, 1402B, 1402C)의 몇몇 요소들은 종래의 처리에 의해 형성될 수 있다는 것이 이해되고, 따라서, 일부 프로세스는 여기서 상세하게 설명하지 않는다.
따라서, 본 개시는 복수 개의 디바이스 게이트 구성을 통합한 집적 회로 및 그 집적 회로를 제조하는 방법을 제공한다. 몇몇 실시예에서, 집적 회로의 형성 방법은, 제1 디바이스 영역, 제2 디바이스 영역, 및 제3 디바이스 영역을 갖는 기판을 수용하는 단계; 제1 디바이스 영역, 제2 디바이스 영역, 및 제3 디바이스 영역 각각의 적어도 일부 위에 제1 계면층을 형성하는 단계; 제1 계면층을 패터닝하는 단계 - 제1 계면층의 패터닝은 제3 디바이스 영역 내의 게이트 스택을 정의함 -; 제2 디바이스 영역의 적어도 일부 위에 제2 계면층을 형성하는 단계; 제2 계면층을 패터닝하는 단계 - 제2 계면층의 패터닝은 제2 디바이스 영역 내의 게이트 스택을 정의함 -; 및 제1 디바이스 영역의 적어도 일부 위에 제3 계면층을 형성하는 단계 - 제3 계면층의 형성은 제1 디바이스 영역 내에 게이트 스택을 정의함 - 를 포함한다.
몇몇 실시예에서, 집적 회로의 형성 방법은, 제1 영역, 제2 영역, 및 제3 영역이 상부에 정의된 기판을 수용하는 단계; 제1 영역, 제2 영역, 및 제3 영역 위에 제1 계면층을 형성하는 단계; 제1 계면층을 에칭하고 제1 영역으로부터의 제1 계면층의 일부 및 제2 영역으로부터의 제1 계면층의 일부를 제거하는 단계 - 제1 계면층의 에칭은 제3 영역 내의 게이트 스택을 정의함 -; 제1 계면층의 에칭 후에, 제2 영역의 적어도 일부 위에 제2 계면층을 형성하는 단계; 제2 영역 내의 게이트 스택을 정의하기 위해 제2 계면층을 에칭하는 단계; 및 제2 계면층의 에칭 후에, 제1 영역 내의 게이트 스택을 정의하기 위해 제1 영역의 적어도 일부 위에서 기판 상에 제3 계면층을 형성하는 단계를 포함한다.
몇몇 실시예에서, 집적 회로는, 제1 디바이스 영역, 제2 디바이스 영역, 및 제3 디바이스 영역을 갖는 기판; 제1 디바이스 영역 위에 배치되고, 제1 계면층과 제1 유전체층을 포함하는 제1 디바이스 게이트; 제2 디바이스 영역 위에 배치되고, 제2 계면층과 제2 유전체층을 포함하는 제2 디바이스 게이트; 및 제3 디바이스 영역 위에 배치되고, 제3 계면층과 제3 유전체층을 포함하는 제3 디바이스 게이트를 포함하고, 상기 제1 계면층, 제2 계면층, 및 제3 계면층은 두께 및 계면 재료 중 적어도 하나가 서로 상이하다.
전술한 내용은 당업자가 본 개시의 양태를 더욱 잘 이해할 수 있도록 여러 개의 실시예들의 특징을 개설하고 있다. 당업자라면 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 알아야 한다. 당업자라면 또한 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않고, 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다.
100: 집적 회로
102A, 102B, 102C: 회로 디바이스
106A, 106B, 106C: 게이트 구조
110A, 110B, 110C: 유전체층
112A, 112B, 112C: 캡핑층
114A, 114B, 114C: 게이트 유전체층
116A, 116B, 116C: 스페이서

Claims (10)

  1. 집적 회로의 형성 방법에 있어서,
    제1 디바이스 영역, 제2 디바이스 영역, 및 제3 디바이스 영역을 갖는 기판을 수용하는 단계;
    상기 제1 디바이스 영역, 상기 제2 디바이스 영역, 및 상기 제3 디바이스 영역 각각의 적어도 일부 위에 제1 계면층을 형성하는 단계;
    상기 제1 계면층을 패터닝하는 단계 - 상기 제1 계면층의 패터닝에 의해 상기 제3 디바이스 영역 내의 게이트 스택을 정의함 -;
    상기 제2 디바이스 영역의 적어도 일부 위에 제2 계면층을 형성하는 단계;
    상기 제2 계면층을 패터닝하는 단계 - 상기 제2 계면층의 패터닝에 의해 상기 제2 디바이스 영역 내의 게이트 스택을 정의함 -; 및
    상기 제1 디바이스 영역의 적어도 일부 위에 제3 계면층을 형성하는 단계 - 상기 제3 계면층의 형성에 의해 상기 제1 디바이스 영역 내의 게이트 스택을 정의함 - ;
    를 포함하는 집적 회로의 형성 방법.
  2. 제1항에 있어서, 상기 제2 계면층의 패터닝은 상기 제1 디바이스 영역으로부터 상기 제1 계면층의 일부를 제거하는 것인 집적 회로의 형성 방법.
  3. 제1항에 있어서, 상기 제1 계면층의 패터닝은 상기 제1 디바이스 영역으로부터 상기 제1 계면층을 완전히 제거하지 않는 것인 집적 회로의 형성 방법.
  4. 제1항에 있어서, 상기 제1 계면층, 상기 제2 계면층, 및 상기 제3 계면층은 두께 및 계면 재료 중 적어도 하나에 있어서 서로 상이한 것인 집적 회로의 형성 방법.
  5. 제1항에 있어서, 상기 제1 계면층의 형성은 실리콘 산화물을 포함하는 상기 제1 계면층을 생성하고, 상기 제2 계면층의 형성 및 상기 제3 계면층의 형성은 실리콘 산질화물(oxynitride)을 포함하는 상기 제2 계면층과 상기 제3 계면층을 생성하는 것인 집적 회로의 형성 방법.
  6. 제1항에 있어서, 상기 제1 디바이스 영역, 상기 제2 디바이스 영역, 및 상기 제3 디바이스 영역 내의 각 게이트 스택 위에 유전체층을 형성하는 단계를 더 포함하는 집적 회로의 형성 방법.
  7. 제6항에 있어서, 상기 제1 디바이스 영역, 상기 제2 디바이스 영역, 및 상기 제3 디바이스 영역 내의 게이트 스택들 위에 형성된 유전체층은 전체에 걸쳐서 동일한 두께와 동일한 조성을 갖는 것인 집적 회로의 형성 방법.
  8. 제6항에 있어서, 상기 유전체층은 하이-k(high-k) 유전체 재료를 포함하는 것인 집적 회로의 형성 방법.
  9. 집적 회로의 형성 방법에 있어서,
    제1 영역, 제2 영역, 및 제3 영역이 상부에 정의된 기판을 수용하는 단계;
    상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역 위에 제1 계면층을 형성하는 단계;
    상기 제1 영역으로부터의 상기 제1 계면층의 일부 및 상기 제2 영역으로부터의 상기 제1 계면층의 일부를 제거하기 위해 상기 제1 계면층을 에칭하는 단계 - 상기 제1 계면층의 에칭은 상기 제3 영역 내의 게이트 스택을 정의함 -;
    상기 제1 계면층의 에칭 후에, 상기 제2 영역의 적어도 일부 위에 제2 계면층을 형성하는 단계;
    상기 제2 영역 내의 게이트 스택을 정의하기 위해 상기 제2 계면층을 에칭하는 단계; 및
    상기 제2 계면층의 에칭 후에, 상기 제1 영역 내의 게이트 스택을 정의하기 위해 상기 제1 영역의 적어도 일부 위에서 상기 기판 상에 제3 계면층을 형성하는 단계
    를 포함하는 집적 회로의 형성 방법.
  10. 집적 회로에 있어서,
    제1 디바이스 영역, 제2 디바이스 영역, 및 제3 디바이스 영역을 갖는 기판;
    상기 제1 디바이스 영역 위에 배치되고, 제1 계면층과 제1 유전체층을 포함하는 제1 디바이스 게이트;
    상기 제2 디바이스 영역 위에 배치되고, 제2 계면층과 제2 유전체층을 포함하는 제2 디바이스 게이트; 및
    상기 제3 디바이스 영역 위에 배치되고, 제3 계면층과 제3 유전체층을 포함하는 제3 디바이스 게이트
    를 포함하고,
    상기 제1 계면층, 상기 제2 계면층, 및 상기 제3 계면층은 두께에 있어서 서로 상이한 것인 집적 회로.
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