KR100678321B1 - 서로 다른 두께의 게이트 유전층들을 형성하는 방법 - Google Patents

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Abstract

본 발명에 따르면, 소노스(SONOS) 트랜지스터가 형성될 제1영역, 소노스 트랜지스터를 위한 고전압 로직 트랜지스터가 형성될 제2영역, 고전압 로직 트랜지스터가 형성될 제3영역 및 저전압 로직 트랜지스터 형성될 제4영역을 포함하는 반도체 기판 상에 하부 산화물층, 질화물층 및 상부 산화물(ONO)층을 형성한다. 제1영역 상의 ONO 부분을 선택적으로 잔류시키며, 제2, 3 및 4 영역의 질화물층 및 상부 산화물층 부분을 제1디글레이즈(deglaze)한다. 제2, 3 및 4 영역 상에 제1두께의 제1게이트 유전층을 형성한다. 제3영역 상의 제1게이트 유전층 부분을 선택적으로 제2디글레이즈하여 제1두께보다 얇은 제2두께의 제2게이트 유전층을 형성한다. 제4영역 상에 잔류하는 제1게이트 유전층 부분을 선택적으로 제3디글레이즈하여 제2두께보다 얇은 제3두께의 제3게이트 유전층을 형성하여 서로 다른 두께의 게이트 유전층들을 형성하는 방법을 제시한다.
임베디드 소자, 디글레이즈, 험프

Description

서로 다른 두께의 게이트 유전층들을 형성하는 방법{Method for fabricating gate dielectric layers of different thickness}
도 1과 도 2는 종래의 디글레이즈(deglaze) 과정에 의한 소자 분리막의 소실(loss)을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 3 내지 도 6은 본 발명의 실시예에 따른 서로 다른 두께의 게이트 유전층들을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 임베디드(embedded) 소자에서 로직(logic) 소자의 험프(hump) 특성 개선을 위한 서로 다른 두께의 게이트 유전층들을 형성하는 방법에 관한 것이다.
소노스(SONOS) 소자를 포함하는 임베디드 소자는 여러 종류의 트랜지스터 소자들이 주요 구성 성분 요소로 형성되고 있다. 각각의 성분 트랜지스터들은 서로 다른 게이트 유전층 두께를 요구하고 있어, 두 세 번의 산화(oxidation) 과정 및 산화물층을 선택적으로 일부 제거하는 디글레이즈(deglaze) 과정을 수행하여 각 구성 소자 별로 적합한 두께의 게이트 유전층들을 형성하고 있다.
그런데, 이러한 반복적인 디글레이즈 과정에 의해, 일부 소자, 특히, 저전압 로직 트랜지스터 소자의 경우, 이에 관련된 소자 분리막(STI)에 가장 자리에 소실이 심각하게 발생되게 된다. 이러한 험프 현상은 소자의 누설 전류의 원인이 되어 소자의 오작동의 원인이 되고 있다.
예컨대, 먼저 ONO층을 증착하고, SONOS 트랜지스터를 위한 포토레지스트(PR)를 코팅(coating)한 후, 디글레이즈 과정으로 ONO층의 상측 산화물층 및 질화물층을 제거하고, 다시 산화 과정을 수행하여 SONOS 소자를 프로그램(program)하기 위한 고전압 트랜지스터(high voltage Tr)를 위한 산화물층을 형성한다. 이후에, 자외선(UV) 영역을 제외한 다른 지역을 디글레이즈한다. 이때, 고전압 로직 영역과 저전압 로직 영역에서는 STI의 소실이 발생된다.
이후에, 산화 과정을 수행하여 고전압 로직 트랜지스터를 위한 산화물층을 형성하고, 고전압 영역 이외의 다른 지역을 디글레이즈한다. 이때, 저전압 로직 영역에 STI 소실이 또 발생되게 된다. 연후에, 저전압 로직 트랜지스터를 위한 산화물층을 형성하는 산화 과정이 수행된다.
이러한 과정에 따르면, 고전압 소자 영역에서는 적어도 1회, 저전압 영역에서는 적어도 2회의 디글레이즈 과정이 수행되게 되므로, STI를 위한 갭 채운(gap fill) 산화막, 예컨대, NSG 산화막의 소실이 수반되게 된다. 이에 따라, 험프 현상이 야기된다.
도 1과 도 2는 종래의 디글레이즈(deglaze) 과정에 의한 소자 분리막의 소실(loss)을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)에 형성된 STI 소자 분리막(15)을 형성한 후 게이트 유전층(20)을 형성하고 있다. 이후에, 도 2에 제시된 바와 같이 게이트 유전층(20)의 두께를 조절하는 과정들, 예컨대, 여러 차례의 디글레이즈 과정에 의해서, STI 소자 분리막(15)의 가장 자리 부분이 소실(30)되어 험프 현상이 발생되고 있다.
이러한 험프 현상은 소자의 누설 전류의 원인이 되어 소자의 오작동의 원인이 되고 있으므로, 이러한 STI소자 분리막(15)의 소실(30) 현상을 방지하는 방법의 개발이 요구되고 있다. 즉, 서로 다른 두께의 여러 종류의 게이트 유전층들을 형성할 수 있는 방법의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 소자 분리막의 가장 자리 소실을 방지하며 서로 다른 두께의 게이트 유전층들을 형성할 수 있는 방법을 제시하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는, 반도체 기판 상에 제1두께의 제1게이트 유전층을 형성하는 단계; 상기 제1게이트 유전층의 제1영역 부분을 선택적으로 제1디글레이즈하여 제1두께보다 얇은 제2두께의 제2게이트 유전층을 형성하는 단계; 상기 잔류하는 제1게이트 유전층의 제2영역 부분을 선택적으로 제2디글레이즈하여 상기 제2두께보다 얇은 제3두께의 제3게이트 유전층을 형성하여, 상 기 제1게이트 유전층의 잔류 부분, 잔류하는 상기 제2게이트 유전층 부분 및 상기 제3게이트 유전층을 상호 두께를 달리하여 형성하는 단계를 포함하는 서로 다른 두께의 게이트 유전층들을 형성하는 방법을 제시한다.
제1 또는 제2디글레이즈 단계는, 포토레지스트 패턴을 식각 마스크로 사용하여 노출되는 상기 제1게이트 유전층 부분을 버퍼 산화물 식각액(BHF)을 사용하여 습식 식각하는 단계를 포함할 수 있다.
상기의 기술적 과제를 위한 본 발명의 다른 일 실시예는, 소노스(SONOS) 트랜지스터가 형성될 제1영역, 소노스 트랜지스터를 위한 고전압 로직 트랜지스터가 형성될 제2영역, 고전압 로직 트랜지스터가 형성될 제3영역 및 저전압 로직 트랜지스터 형성될 제4영역을 포함하는 반도체 기판 상에 하부 산화물층, 질화물층 및 상부 산화물(ONO)층을 형성하는 단계; 상기 제1영역 상의 상기 하부 산화물층, 질화물층 및 상부 산화물층(ONO) 부분을 선택적으로 잔류시키며, 상기 제2, 3 및 4 영역의 상기 질화물층 및 상부 산화물층 부분을 제거하는 제1디글레이즈 단계; 상기 제2, 3 및 4 영역 상에 제1두께의 제1게이트 유전층을 형성하는 단계; 상기 제3영역 상의 상기 제1게이트 유전층 부분을 선택적으로 제2디글레이즈하여 상기 제1두께보다 얇은 제2두께의 제2게이트 유전층을 형성하는 단계; 및 상기 제4영역 상에 잔류하는 상기 제1게이트 유전층 부분을 선택적으로 제3디글레이즈하여 상기 제2두께보다 얇은 제3두께의 제3게이트 유전층을 형성하는 단계를 포함하고, 상기 제2영역 상의 상기 제1게이트 유전층의 잔류 부분, 상기 제2게이트 유전층 및 상기 제3게이트 유전층은 상호 다른 두께를 가지게 하는 서로 다른 두께의 게이트 유전층들 을 형성하는 방법을 제시한다.
본 발명에 따르면, 소자 분리막의 가장 자리 소실을 방지하며 서로 다른 두께의 게이트 유전층들을 형성할 수 있는 방법을 제시할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예에서는, 임베디드 소자와 같이 여러 종류의 트랜지스터 소자들을 포함하여 구성되는 소자를 형성할 때, 각각의 트랜지스터 소자에 요구되는 서로 다른 두께의 게이트 유전층들을, 먼저 가장 두꺼운 산화물층을 산화 공정으로 형성하고, 순차적으로 요구되는 두께에 맞춰 디글레이즈를 수행한다. 이때, 영역별로 선택적으로 요구되는 디글레이즈 과정들을 수행하여, 다른 영역에서의 디글레이즈 과정에 의해 특정 영역에 소자 분리막의 소실이 발생되는 것을 방지할 수 있다.
도 3 내지 도 6은 본 발명의 실시예에 따른 서로 다른 두께의 게이트 유전층들을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 3를 참조하면, 임베디드 소자를 구현하기 위한 반도체 기판(100) 상에, 소노스(SONOS) 트랜지스터가 형성될 제1영역(101), 소노스 트랜지스터를 위한 고전압 로직 트랜지스터가 형성될 제2영역(102), 고전압 로직 트랜지스터가 형성될 제3영역(103) 및 저전압 로직 트랜지스터 형성될 제4영역(104)을 설정한다.
연후에, 반도체 기판 상에 하부 산화물층(210), 질화물층(230) 및 상부 산화물층(250)의 ONO층을 형성한다. 이후에, 제1포토레지스트 패턴(310)을 도입하여 제1영역(101) 상에는 하부 산화물층(210), 질화물층(230) 및 상부 산화물층(250)을 잔류시켜, 소노스 트랜지스터의 데이터 저장 노드(storage node)가 형성되도록 한다. 그리고, 제2, 3 및 4 영역(102, 103, 104)에서는 질화물층(230) 및 상부 산화물층(250) 부분을 제거하여 하부의 하부 산화물층(210) 부분을 노출시키는 제1디글레이즈(deglaze) 단계를 수행한다.
도 4를 참조하면, 제2, 3 및 4 영역(102, 103, 104) 상에 제1두께의 제1게이트 유전층(212)을 산화 과정 등을 통해 노출된 하부 산화물층(210)으로부터 보다 두꺼운 두께의 제1게이트 유전층(212)이 성장되도록 한다.
도 5를 참조하면, 제3영역(103) 상을 선택적으로 노출하는 제2포토레지스트 패턴(330)을 형성하고, 노출된 제3영역(103) 상의 제1게이트 유전층(212) 부분을 선택적으로 제거하는 제2디글레이즈 단계를 수행한다. 이에 따라, 제1두께보다 얇은 제2두께의 제2게이트 유전층(213)이 제3영역(103) 상에 선택적으로 형성된다.
도 6을 참조하면, 제4영역(104) 상을 선택적으로 노출하는 제3포토레지스트 패턴(350)을 형성하고, 노출된 제4영역(104) 상의 제1게이트 유전층(212) 부분을 선택적으로 제거하는 제3디글레이즈 단계를 수행한다. 이에 따라, 제2두께보다 얇은 제3두께의 제3게이트 유전층(214)이 제4영역(104) 상에 선택적으로 형성된다.
이때, 제1, 제2 또는 제3디글레이즈 단계는, 특히, 산화물에 대한 식각으로 이해되는 제2 또는 제3디글레이즈 단계는 버퍼 산화물 식각액(BHF 또는 BOE)을 사용하여 습식 식각하게 수행될 수 있다. 이때, 황산(H2SO4) 처리를 포함할 수도 있다. 1% BHF의 식각 균일도가 대략 1.4% 정도 되므로, 식각에 의해 게이트 유전층들(212, 213, 214)의 균일도를 충분히 구현할 수 있다. 실질적으로, 고전압 또는 저 전압 트랜지스터 소자에서 게이트 유전층의 공정 오차 범위는 대략 6 내지 8%이므로, 이러한 식각으로 균일한 게이트 유전층들(212, 213, 214)을 충분히 제공할 수 있다.
상술한 본 발명에 따르면, 게이트 유전층들을 두께가 다른 세 종류로 형성할 경우, 한 번의 산화 과정과 두 번의 선택적 디글레이즈 과정으로 세 종류 두께의 게이트 유전층들을 형성할 수 있다.
이때, 각각의 게이트 유전층들은 선택적 디글레이즈 과정은 단지 한 번만 수행받게 되므로, 특정 영역에서 2번 이상의 과다한 디글레이즈 과정이 수행되지 않게 된다.
따라서, 과다한 디글레이즈 과정의 수행에 의해 소자 분리 STI의 가장 자리 부분이 소실되어 험프 현상이 극심해지는 것을 효과적으로 방지할 수 있다.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.

Claims (4)

  1. 반도체 기판 상에 제1두께의 제1게이트 유전층을 형성하는 단계;
    상기 제1게이트 유전층의 제1영역 부분을 선택적으로 제1디글레이즈하여 제1두께보다 얇은 제2두께의 제2게이트 유전층을 형성하는 단계;
    상기 잔류하는 제1게이트 유전층의 제2영역 부분을 선택적으로 제2디글레이즈하여 상기 제2두께보다 얇은 제3두께의 제3게이트 유전층을 형성하는 단계를 포함하는 것을 특징으로 하는 서로 다른 두께의 게이트 유전층들을 형성하는 방법.
  2. 제1항에 있어서,
    제1 또는 제2디글레이즈 단계는
    포토레지스트 패턴을 식각 마스크로 사용하여 노출되는 상기 제1게이트 유전층 부분을 버퍼 산화물 식각액(BHF)을 사용하여 습식 식각하는 단계를 포함하는 것을 특징으로 하는 서로 다른 두께의 게이트 유전층들을 형성하는 방법.
  3. 소노스(SONOS) 트랜지스터가 형성될 제1영역, 소노스 트랜지스터를 위한 고전압 로직 트랜지스터가 형성될 제2영역, 고전압 로직 트랜지스터가 형성될 제3영역 및 저전압 로직 트랜지스터 형성될 제4영역을 포함하는 반도체 기판 상에 하부 산화물층, 질화물층 및 상부 산화물(ONO)층을 형성하는 단계;
    상기 제1영역 상의 상기 하부 산화물층, 질화물층 및 상부 산화물층(ONO) 부 분을 선택적으로 잔류시키며, 상기 제2, 3 및 4 영역의 상기 질화물층 및 상부 산화물층 부분을 제거하는 제1디글레이즈 단계;
    상기 제2, 3 및 4 영역 상에 제1두께의 제1게이트 유전층을 형성하는 단계;
    상기 제3영역 상의 상기 제1게이트 유전층 부분을 선택적으로 제2디글레이즈하여 상기 제1두께보다 얇은 제2두께의 제2게이트 유전층을 형성하는 단계; 및
    상기 제4영역 상에 잔류하는 상기 제1게이트 유전층 부분을 선택적으로 제3디글레이즈하여 상기 제2두께보다 얇은 제3두께의 제3게이트 유전층을 형성하는 단계를 포함하는 것을 특징으로 하는 서로 다른 두께의 게이트 유전층들을 형성하는 방법.
  4. 제3항에 있어서,
    제1, 제2 또는 제3디글레이즈 단계는
    포토레지스트 패턴을 식각 마스크로 사용하여 노출되는 부분을 버퍼 산화물 식각액(BHF)을 사용하여 습식 식각하는 단계를 포함하는 것을 특징으로 하는 서로 다른 두께의 게이트 유전층들을 형성하는 방법.
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