KR100907889B1 - 마스크 패턴 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 기술에 있어서, 특히 반도체용 마스크 패턴 형성 방법에 관한 것으로, 저전압 소자영역과 고전압 소자영역으로 정의된 반도체 기판 상에 산화막을 형성하는 단계와; 상기 산화막 상에 포토레지스트를 도포하는 단계와; 상기 포토레지스트의 경화를 위한 1차 베이크 공정을 진행하는 단계와; 상기 1차 경화된 포토레지스트를 노광 후 현상하여 상기 고전압 소자영역 부위의 포토레지스트를 제거하는 단계와; 상기 제거 후 저전압 소자영역에 남은 포토레지스트의 경화를 위한 2차 베이크 공정을 진행하되, 상기 2차 베이크 공정을 질소 및 수소 가스 분위기 하에서 진행하는 단계와; 상기 포토레지스트를 마스크로 사용하여 상기 고전압소자영역 상의 산화막을 제거하여 상기 저전압 소자영역에 제 1 절연막을 형성하는 단계와; 상기 저전압 소자영역에 남은 포토레지스트를 제거하는 단계와; 상기 고전압소자영역 상에 상기 제 1 절연막보다 두꺼운 제 2 절연막을 형성하는 단계로 이루어지는 것이 특징인 발명이다.
마스크 패턴, 포토레지스트, 베이크 공정

Description

마스크 패턴 형성 방법 {method for forming mask pattern}
본 발명은 반도체 기술에 관한 것으로, 특히 반도체용 마스크 패턴 형성 방법에 관한 것이다.
마스크 패턴은 반도체 소자를 제조하기 위한 다양한 공정들에서 사용된다. 예컨대, 식각 공정이나 이온주입 공정 등에서 마스크 패턴을 사용한다.
HVGX와 같은 마스크 패턴이 형성된 후에는 하부막의 일부를 제거하는 디글레이징(deglazing) 과정을 거친다. 그런데 그 디글레이징 과정에서 특정 부위가 움푹 패어서 발생하는 모트(Moat) 현상이 발생한다. 상기 디글레이징 이후에 결함 검사에서 그 모트 현상에 의한 구덩이(pit)가 발견될 수 있다.
한편, 듀얼 게이트 소자에서 고전압 소자영역(Hv)과 저전압 소자영역(Lv)에 각각 게이트 절연막, 예컨대 게이트 산화막을 형성하기 위해서는 먼저 저전압 소자영역(Lv)에 보다 얇은 게이트 산화막을 먼저 형성하고, 후에 고전압 소자영역(Hv)에 보다 두꺼운 게이트 산화막을 다음에 형성한다. 이와 같은 순차적으로 서로 다른 두께로 게이트 산화막을 형성하기 위해서는 고전압 소자영역(Hv)만 오픈되도록 저전압 소자영역(Lv)에 먼저 마스크 패턴을 형성하고, 다시 이후에는 저전압 소자 영역(Lv)만 오픈되도록 고전압 소자영역(Hv)에 마스크 패턴을 형성한다.
상기한 과정을 통해, 최종적으로 고전압 소자영역(Hv)과 저전압 소자영역(Lv)에 각각 요구되는 두께의 게이트 산화막이 형성된다.
그런데, 마스크 패턴을 형성하기 위한 공정에서는, 포토레지스트를 도포한 후에 노광(Exposure)과 현상(development)을 거치며, 노광시 빛에 노출된 부위를 제거한 후에는 세정을 위해 탈이온수 린스(Di Rinse) 공정을 진행한다.
탈이온수 린스(Di Rinse) 공정은 높은 회전을 하면서 탈이온수(DI)를 기판 위에서 일정 압력으로 뿌려주는 공정이다. 그 탈이온수 린스 공정에서 전하 대전(charging)이 유발되어, 이후 저전압 소자영역을 위한 디글레이징을 진행할 때 사용되는 화학물질과 전하 대전(charging)된 영역이 반응하여 상기 모트 현상에 의한 구덩이(pit)가 생기게 된다.
도 1a 내지 1b는 주사전자현미경(SEM: Scanning Electron Microscope)으로 보인 종래의 모트(Moat pit) 현상에 의한 구덩이를 나타낸 도면이다. 그리고 도 2는 종래에 디글레이징 과정 후 결함 형상을 나타낸 도면이다.
그래서, 종래에는 탈이온수 린스 공정에서의 전하 대전(charging) 유발을 완화하기 위해 회전수를 조정하거나 린스 공정 시간을 줄이고 있다. 그러나 매 공정 시마다 회전수 및 시간의 편차가 생기기 때문에 완전하지 못하며, 특히 마스크 패턴을 형성하기 위한 공정 후에 잔여물이 남을 위험성이 있었다.
본 발명의 목적은 상기한 점을 감안하여 안출한 것으로써, 마스크 패턴을 형성하기 위한 공정 중에 세정을 위한 탈이온수 린스(Di Rinse) 공정에서 회전수 조정이나 린스 공정 시간의 조정 없이도 전하 대전(charging) 유발을 해소해줄 수 있는 마스크 패턴 형성 방법을 제공하는 데 있다.
본 발명의 또다른 목적은 마스크 패턴을 형성하기 위한 공정 중 포토레지스트의 경화를 위한 하드 베이크 공정에서 전하 대전(charging)을 해소하여 마스크 패턴의 신뢰성을 향상해주는 마스크 패턴 형성 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 마스크 패턴 형성 방법은 저전압 소자영역과 고전압 소자영역으로 정의된 반도체 기판 상에 산화막을 형성하는 단계와; 상기 산화막 상에 포토레지스트를 도포하는 단계와; 상기 포토레지스트의 경화를 위한 1차 베이크 공정을 진행하는 단계와; 상기 1차 경화된 포토레지스트를 노광 후 현상하여 상기 고전압 소자영역 부위의 포토레지스트를 제거하는 단계와; 상기 제거 후 저전압 소자영역에 남은 포토레지스트의 경화를 위한 2차 베이크 공정을 진행하되, 상기 2차 베이크 공정을 질소 및 수소 가스 분위기 하에서 진행하는 단계와; 상기 포토레지스트를 마스크로 사용하여 상기 고전압소자영역 상의 산화막을 제거하여 상기 저전압 소자영역에 제 1 절연막을 형성하는 단계와; 상기 저전압 소자영역에 남은 포토레지스트를 제거하는 단계와; 상기 고전압소자영역 상에 상기 제 1 절연막보다 두꺼운 제 2 절연막을 형성하는 단계로 이루어지는 것을 특징으로 한다.
삭제
상기한 특징들에서, 상기 2차 베이크 공정을 상기 포토레지스트의 최대 허용 온도로써 120 내지 170℃ 이하에서 진행하는 것이 바람직하다.
본 발명에 따르면, 노광 및 현상 공정 이후에 진행되는 하드 베이크 공정이 질소 및/또는 수소 가스 분위기 상에서 진행되어 표면에 있는 전하를 중화시킨다 .그에 따라, 전하 대전(charging)을 제거해 주므로, 세정을 위한 탈이온수 린스(Di Rinse) 공정에서 회전수 조정이나 린스 공정 시간의 조정이 요구되지 않는다. 따라서, 마스크 패턴을 형성하기 위한 공정 후에 잔여물이 남을 위험성이 해소되고, 결국 반소체 소자의 신뢰성이 향상된다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 마스크 패턴 형성 방법의 바람직한 실시 예를 자세히 설명한다.
본 발명에서는 최종 마스크 패턴을 형성하기 위해서 먼저 포토레지스트를 대 상물 상에 도포한다. 여기서, 대상물은 식각될 물질막이나 이온주입될 웨이퍼 등일 수 있다.
그리고 그 도포된 포토레지스트에 대해 1차로 소프트 베이크(soft bake) 공정을 진행한다. 소프트 베이크 공정은 도포된 포토레지스트를 어느 정도 경화시키기 위한 공정이다.
이어, 소프트 베이크된 포토레지스트를 노광(exposure)하고, 그 후 현상(development)한다. 그에 따라, 노광시 빛에 노출된 부위를 제거한다. 최초 도포된 포토레지스트 중 원하는 부위만 남게 된다.
이어, 남은 포토레지스트에 대해, 2차로 하드 베이크(hard bake) 공정을 진행한다. 특히 본 발명에서는 상기 하드 베이크 공정을 질소 및/또는 수소 가스 분위기 하에서 진행한다. 또한 그 하드 베이크 공정은 포토레지스트가 견딜 수 있는 최대 온도 즉, 포토레지스트의 최대 허용 온도로써 120 내지 170℃ 이하에서 진행된다.
상기 하드 베이크 공정을 질소 및/또는 수소 가스 분위기에서 진행함으로써, 탈이온수 린스(Di Rinse) 공정에서 전하 대전(charging)이 유발되었다 하더라도 사용된 가수에 의해 표면의 전하를 중화시킨다.
다음은 상기한 본 발명에 따른 방법을 듀얼 게이트 소자를 형성하는 공정에 적용하는 예를 이하 설명한다.
도 3a 내지 3c는 본 발명의 일 실시 예에 따른 마스크 패턴 형성 방법을 설명하기 위한 단면도로써, 듀얼 게이트 소자를 제조하기 위한 공정 중에 마스크 패 턴을 형성하는 과정을 설명하기 위한 단면도이다.
도 3a 내지 도 3c를 참조하면, 듀얼 게이트 소자를 제조하기 위해 저전압 소자영역(Lv)(100)과 고전압 소자영역(Hv)(200)이 정의된다.
그리고, 도 3a에 도시된 바와 같이, 반도체 기판(10)에 소자 분리막(20)을 형성한다. 그리하여 상기 정의된 저전압 소자영역(Lv)(100)과 고전압 소자영역(Hv)(200)을 나눈다.
이어, 저전압 소자영역(100)과 고전압 소자영역(200)으로 정의된 반도체 기판(10) 전면 상에 게이트 절연막(30)을 형성한다. 예컨대, 반도체 기판(10) 상에 게이트 산화막을 형성한다.
그리고 그 게이트 절연막 상에 마스크 패턴 형성을 위한 포토레지스트를 도포한다.
이어, 상기 도포된 포토레지스트를 경화하기 위해 1차 베이크 공정을 진행한다.
듀얼 게이트 소자에서는 저전압 소자영역(Lv)(100)에 보다 얇은 게이트 절연막 형성하고, 후에 고전압 소자영역(Hv)(200)에 보다 두꺼운 게이트 절연막을 형성하는 것이 바람직하다.
그에 따라, 고전압 소자영역(200)을 먼저 오픈하여 저전압 소자영역에 보다 얇은 게이트 절연막을 형성시키고, 다음에 저전압 소자영역(100)을 오픈하여 고전압 소자영역에 보다 두꺼운 게이트 절연막을 형성시킨다. 이러한 이유로 인해, 1차 베이크 공정을 거친 포토레지스트를 노광(exposure)하고, 그 후 현상(development) 하여, 노광시 빛에 노출된 고전압 소자영역(200)의 포토레지스트 부분을 제거한다. 결국, 저전압 소자영역(100)에 도포된 포토레지스트(40)만 남는다.
이어, 상기 제거 후 남은 저전압 소자영역(100)의 포토레지스트(40)를 경화하기 위해 2차 베이크 공정을 진행한다. 상기 2차 베이크 공정은 질소 및 수소 가스 분위기 하에서 진행한다. 그리고 2차 베이크 공정은, 전술한 바와 같이, 포토레지스트(40)의 최대 허용 온도로써 120 내지 170℃ 이하에서 진행한다.
상기에서 2차 베이크 공정을 거쳐 최종 마스크 패턴이 완성된다. 이때, 완성된 마스크 패턴은 고전압 소자영역(200)의 게이트 절연막을 제거하기 이한 공정에서 마스크로써 사용된다. 즉, 저전압 소자영역(100)에 남은 포토레지스트(40)를 마스크로 사용하여 고전압 소자영역(200)에서 게이트 절연막을 제거한다.
다음에는 저전압 소자영역(100)에 남은 포토레지스트(40)를 제거한 후에, 고전압 소자영역(200)에 보다 두꺼운 게이트 절연막을 형성하기 위한 공정을 진행한다.
상기한 본 발명에 따른 마스크 패턴 형성 과정은, 고전압 소자영역(200)에 보다 두꺼운 게이트 절연막을 형성하는 과정에도 적용된다.
한편, 지금까지 설명된 마스크 패턴은 HVGX 마스크 패턴일 수 있다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명 적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1a 내지 1b는 주사전자현미경(SEM: Scanning Electron Microscope)으로 보인 종래의 모트(Moat pit) 현상에 의한 구덩이를 나타낸 도면.
도 2는 종래에 디글레이징 과정 후 결함 형상을 나타낸 도면.
도 3a 내지 3c는 본 발명의 일 실시 예에 따른 마스크 패턴 형성 방법을 설명하기 위한 단면도.
*도면의 주요부분에 대한 부호의 설명*
10 : 반도체 기판 20 : 소자 분리막
30 : 게이트 절연막 40 : 포토레지스트
100 : 저전압 소자영역 200 : 고전압 소자영역

Claims (5)

  1. 삭제
  2. 저전압 소자영역과 고전압 소자영역으로 정의된 반도체 기판 상에 산화막을 형성하는 단계와;
    상기 산화막 상에 포토레지스트를 도포하는 단계와;
    상기 포토레지스트의 경화를 위한 1차 베이크 공정을 진행하는 단계와;
    상기 1차 경화된 포토레지스트를 노광 후 현상하여 상기 고전압 소자영역 부위의 포토레지스트를 제거하는 단계와;
    상기 제거 후 저전압 소자영역에 남은 포토레지스트의 경화를 위한 2차 베이크 공정을 진행하되, 상기 2차 베이크 공정을 질소 및 수소 가스 분위기 하에서 진행하는 단계와;
    상기 포토레지스트를 마스크로 사용하여 상기 고전압소자영역 상의 산화막을 제거하여 상기 저전압 소자영역에 제 1 절연막을 형성하는 단계와;
    상기 저전압 소자영역에 남은 포토레지스트를 제거하는 단계와;
    상기 고전압소자영역 상에 상기 제 1 절연막보다 두꺼운 제 2 절연막을 형성하는 단계로 이루어지는 것을 특징으로 하는 마스크 패턴 형성 방법.
  3. 제 2 항에 있어서, 상기 2차 베이크 공정을 상기 포토레지스트의 최대 허용 온도로써 120 내지 170℃ 이하에서 진행하는 것을 특징으로 하는 마스크 패턴 형성 방법.
  4. 삭제
  5. 삭제
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