JP2006351866A - 被処理層の処理方法 - Google Patents
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Abstract
【課題】 工程数の増加を可及的に抑制し、サイドエッチの進行を防止して、複数の被処理層を所望の形状に形成することができる被処理層の処理方法を提供する。
【解決手段】 第1エッチング処理工程の後に、被覆処理工程を行うことによって、サイドエッチによって形成される被処理層A3の側面をレジスト層1によって被覆することができる。これによって、第2エッチング処理工程において、被処理層A3が前記側面からエッチングされることを防止することができる。第1エッチング処理工程と第2エッチング処理工程との間に、被覆処理工程を設けることによって、エッチング処理工程を複数回行わなくても、サイドエッチを防止することができ、少ない工数で、複数の被処理層を所望の形状に形成することができる。
【選択図】 図1
Description
本発明は、エッチングを用いて被処理層の一部を除去する被処理層の処理方法に関し、特に半導体装置の製造において好適に用いられる。
従来の技術では、半導体装置の製造工程において、上下2層の被エッチング層の上に第1のレジストパターンを形成して、上層のエッチングを行った後に、第2のレジストパターンを形成して、下層のエッチングを行う微細パターン形成方法がある(たとえば特許文献1参照)。以後、レジストパターンを形成して、エッチングする工程をフォトリソグラフィ工程という。
半導体装置の製造工程では、半導体基板に半導体素子の回路を形成するために、成膜工程およびフォトリソグラフィ工程を繰り返し行う。この成膜工程では、積層膜、たとえば複数の層を膜厚方向に重ねた積層膜を形成する場合がある。この積層膜の各層をエッチングする場合、2つの処理方法がある。第1の処理方法は、各層毎に、前述したフォトリソグラフィ工程を行うものである。第2の処理方法は、同一のレジストパターンを用いて、各層をエッチングするものである。
図5は、従来の技術を用いて被処理層の一部を除去する第1の処理方法を説明するための図である。図5では、半導体基板上に積層された2つの被処理層の切断端面図を示している。半導体基板22に形成された被処理層b24の一部、および被処理層b24に隣接して形成された被処理層a23の一部を除去する場合について説明する。
図5(1)は、開口25が形成されたレジスト層21を被処理層a23に積層して示す切断端面図である。第1の工程では、半導体基板22から最も離れた被処理層a23に積層して、レジスト材料を塗布し、露光および現像を行って、レジスト材料に開口25を形成して終了する。図5(2)は、被処理層a23の一部が除去された切断端面図である。第1の工程が終了すると、第2の工程に移り、被処理層b24の一表面24aが露出するまで被処理層a23をエッチングし、エッチングが終了すると、レジスト層21を除去する。
図5(3)は、被処理層b24に達する開口27が形成され、エッチングによって露出した被処理層a23の側面を被覆したレジスト層26を示す切断端面図である。第2の工程が終了すると、第3の工程に移り、被処理層a23および被処理層b24の一部に積層して、レジスト材料を塗布し、露光および現像を行って、レジスト材料に開口27を形成して終了する。図5(4)は、被処理層b24の一部が除去された切断端面図である。第3の工程が終了すると、第4の工程に移り、半導体基板22の一表面22aが露出するまで被処理層b24をエッチングし、エッチングが終了すると、レジスト層26を除去する。図5(5)は、半導体基板22に積層された被処理層a23の一部および被処理層b24の一部が除去された切断端面図である。
図6は、従来の技術を用いて被処理層の一部を除去する第2の処理方法を説明するための図である。図6では、半導体基板上に積層された2つの被処理層の切断端面図を示している。半導体基板22に形成された被処理層b24の一部、および被処理層b24に隣接して形成された被処理層a23の一部を除去する場合について説明する。
図6(1)は、開口25が形成されたレジスト層21を被処理層a23に積層され、被処理層a23の一部が除去された切断端面図である。第1の工程では、まず被処理層a23に積層して、レジスト材料を塗布し、露光および現像を行って、レジスト材料に開口25を形成した後、被処理層b24の一表面24aが露出するまで被処理層a23をエッチングする。
図6(2)は、被処理層b24の一部が除去された切断端面図である。第1の工程が終了すると、第2の工程に移り、レジスト層21をマスクとして、半導体基板22の一表面22aが露出するまで被処理層b24をエッチングし、エッチングが終了すると、レジスト層21を除去する。図6(3)は、半導体基板22に積層された被処理層a23の一部および被処理層b24の一部が除去された切断端面図である。
前述した図5に示した従来の技術による被処理層の第1の処理方法では、被処理層a23に対してレジスト層21、および被処理層b24に対してレジスト層26をそれぞれ形成する必要がある。レジスト層を形成するためのフォトリソグラフィ工程は、工程数が多く、さらに被処理層毎にレジスト層を形成する必要があるので、被処理層の数に応じた回数のフォトリソグラフィ工程を行わなければならず、工程数が多いという問題がある。
前述した図6に示した従来の技術による被処理層の第2の処理方法では、被処理層a23のエッチングを行った後、同じレジスト層21をマスクとして、被処理層a23に隣接する被処理層b24のエッチングが行われる。このエッチングは、半導体基板面に平行な方向へのエッチングつまりサイドエッチング(以下サイドエッチともいう)を伴うので、被処理層b24のエッチングを行うと、被処理層b24のサイドエッチにより被処理層a23のエッチング端面23b下に空間が形成される。この空間により次に成膜する膜の段差部へのカバレージ性が低下するという問題がある。
本発明の目的は、工程数の増加を可及的に抑制し、サイドエッチの進行を防止し、カバレージ性を向上して、複数の被処理層を所望の形状に形成することができる被処理層の処理方法を提供することである。
本発明は、基板上に形成される複数の被処理層の表面の一部を外部に露出させて、レジスト層を形成するレジスト形成工程と、
前記レジスト形成工程において形成されたレジスト層をマスクとして、等方性エッチングによって、前記表面の一部を外部に露出させた被処理層をエッチング処理する第1エッチング処理工程と、
第1エッチング処理工程で形成された空間に臨み、第1エッチング処理工程で形成された被処理層の側面を、レジスト層の一部を変形することによって被覆する被覆処理工程と、
被覆処理工程後のレジスト層をマスクとして、等方性エッチングによって、第1エッチング処理工程でエッチング処理された被処理層と基板との間の1つまたは複数の被処理層をエッチング処理する第2エッチング処理工程とを含むことを特徴とする被処理層の処理方法である。
前記レジスト形成工程において形成されたレジスト層をマスクとして、等方性エッチングによって、前記表面の一部を外部に露出させた被処理層をエッチング処理する第1エッチング処理工程と、
第1エッチング処理工程で形成された空間に臨み、第1エッチング処理工程で形成された被処理層の側面を、レジスト層の一部を変形することによって被覆する被覆処理工程と、
被覆処理工程後のレジスト層をマスクとして、等方性エッチングによって、第1エッチング処理工程でエッチング処理された被処理層と基板との間の1つまたは複数の被処理層をエッチング処理する第2エッチング処理工程とを含むことを特徴とする被処理層の処理方法である。
また本発明は、前記レジスト層は、樹脂材料を含み、
前記被覆処理工程は、
レジスト層に予め定める溶剤を与えて、レジスト層を膨潤させる膨潤処理工程と、
膨潤されたレジスト層を加熱処理する加熱処理工程とを含むことを特徴とする。
前記被覆処理工程は、
レジスト層に予め定める溶剤を与えて、レジスト層を膨潤させる膨潤処理工程と、
膨潤されたレジスト層を加熱処理する加熱処理工程とを含むことを特徴とする。
また本発明は、第1エッチング処理工程および第2エッチング処理工程では、エッチング処理する被処理層の厚み分のエッチングを行うことを特徴とする。
また本発明は、前記被覆処理工程では、前記被処理層の側面を被覆するレジスト層を延伸させて前記被処理層に隣接する被処理層の一部を被膜し、
前記膨潤処理工程では、レジスト層を膨潤させるための予め定める時間を延長することによって、前記被処理層に隣接する被処理層の一部を被膜するレジスト層の幅を拡張することを特徴とする。
前記膨潤処理工程では、レジスト層を膨潤させるための予め定める時間を延長することによって、前記被処理層に隣接する被処理層の一部を被膜するレジスト層の幅を拡張することを特徴とする。
また本発明は、基板上に形成される複数の被処理層の表面の一部を外部に露出させて、レジスト層を形成するレジスト形成工程と、
前記レジスト形成工程において形成されたレジスト層をマスクとして、等方性エッチングによって、前記表面の一部を外部に露出させた被処理層をエッチング処理する第1エッチング処理工程と、
第1エッチング処理工程で形成された空間に臨み、第1エッチング処理工程で形成された被処理層の側面を、レジスト層の一部を変形することによって被覆する第1被覆処理工程と、
前記第1エッチング処理工程でエッチング処理された被処理層と前記基板に隣接する被処理層との間の各被処理層に対して、被覆処理が行われたレジスト層をマスクとして、エッチング処理する第2エッチング処理工程と、第2エッチング処理工程で形成された空間に臨み、第2エッチング処理工程で形成された被処理層の側面を、レジスト層の一部を変形することによって被覆する第2被覆処理工程とを、第1エッチング処理工程でエッチング処理された被処理層に近い被処理層から順次行う工程と、
被覆処理が行われたレジスト層をマスクとして、等方性エッチングによって、基板に隣接する被処理層をエッチング処理する第3エッチング処理工程とを含むことを特徴とする被処理層の処理方法である。
前記レジスト形成工程において形成されたレジスト層をマスクとして、等方性エッチングによって、前記表面の一部を外部に露出させた被処理層をエッチング処理する第1エッチング処理工程と、
第1エッチング処理工程で形成された空間に臨み、第1エッチング処理工程で形成された被処理層の側面を、レジスト層の一部を変形することによって被覆する第1被覆処理工程と、
前記第1エッチング処理工程でエッチング処理された被処理層と前記基板に隣接する被処理層との間の各被処理層に対して、被覆処理が行われたレジスト層をマスクとして、エッチング処理する第2エッチング処理工程と、第2エッチング処理工程で形成された空間に臨み、第2エッチング処理工程で形成された被処理層の側面を、レジスト層の一部を変形することによって被覆する第2被覆処理工程とを、第1エッチング処理工程でエッチング処理された被処理層に近い被処理層から順次行う工程と、
被覆処理が行われたレジスト層をマスクとして、等方性エッチングによって、基板に隣接する被処理層をエッチング処理する第3エッチング処理工程とを含むことを特徴とする被処理層の処理方法である。
また本発明は、前記レジスト層は、樹脂材料を含み、
前記第1被覆処理工程および第2皮膜処理工程は、
レジスト層に予め定める溶剤を与えて、レジスト層を膨潤させる膨潤処理工程と、
膨潤されたレジスト層を加熱処理する加熱処理工程とを含むことを特徴とする。
前記第1被覆処理工程および第2皮膜処理工程は、
レジスト層に予め定める溶剤を与えて、レジスト層を膨潤させる膨潤処理工程と、
膨潤されたレジスト層を加熱処理する加熱処理工程とを含むことを特徴とする。
本発明によれば、レジスト形成工程では、等方性エッチングによって、被処理層をエッチング処理するためのマスクとなるレジスト層が形成される。第1エッチング処理工程では、等方性エッチングによって、レジスト層をマスクとして、表面の一部が外部に露出された被処理層をエッチング処理すると、サイドエッチによってレジスト層が当接している被処理層の一部も除去される。第1エッチング処理工程の後に、被覆処理工程を行うことによって、第1エッチング処理工程で形成された空間に臨み、サイドエッチによって形成された被処理層の側面を、レジスト層を変形させることによって被覆する。前記被処理層の側面をレジスト層で被覆することによって、第2エッチング処理工程において、前記被処理層が側面からエッチングされることが防止される。すなわちレジスト層によって、厚み方向に垂直な方向への前記被処理層に対するエッチングの進行を防止することができる。サイドエッチによって形成される前記被処理層の側面とは、エッチングによって形成される空間に、厚み方向に垂直な方向から臨む前記被処理層の端面である。
さらに、第1エッチング処理工程と第2エッチング処理工程との間に、被覆処理工程を設けることによって、レジスト形成工程を複数回行わなくても、サイドエッチの進行を防止することができ、複数の被処理層を少ない工程数で所望の形状に形成することができる。このような被処理層の処理方法を、たとえば半導体装置の製造に用いることによって、製造工程数を低減することができ、これによって半導体装置の生産性を向上することができるとともに、半導体装置の製造コストを低減することができる。
また本発明によれば、膨潤処理工程で、レジスト層に溶剤を与えて膨潤させる。つまり溶剤に触れた部分のレジスト層は体積が膨張するが、被処理層と接触している部分のレジスト層は溶剤に触れないので体積は膨張しない。したがって、サイドエッチによって被処理層が除去された部分に形成されているレジスト層を、サイドエッチによって形成される被処理層の側面に沿うように配置することができる。加熱処理工程では、膨潤処理工程で膨潤させたレジスト層を加熱して、溶剤を揮発させ、レジスト層を被処理層に密着させる。レジスト層を形成するレジスト形成工程は、レジスト材の積層工程、露光工程、および現像工程を含むので、このようなレジスト形成工程を複数行うのではなく、膨潤処理工程および加熱処理工程というレジスト形成工程に比較して容易な工程を複数行うことによって、歩留まりを向上することができる。
また本発明によれば、第1エッチング処理工程および第2エッチング処理工程で、エッチング処理する被処理層の厚さ分のエッチングを行うので、第1被処理層および第2被処理層に形成されるサイドエッチ量を最小限にすることができる。
また本発明によれば、膨潤処理工程では、レジスト層を膨潤させる予め定める時間を延長することによって、サイドエッチによって形成された被処理層の側面を被覆するレジスト層が延伸して、前記被処理層に隣接する被処理層に接する面の幅を拡張するので、エッチングによって形成された被処理層の側面と、エッチングによって形成された前記被処理層に隣接する被処理層の側面との間に所定の段差を形成することができる。したがって、エッチングによって一部が除去された各被処理層にわたって配線される導線のステップカバレージを改善することができる。
また本発明によれば、第2エッチング処理工程および第2被覆処理工程を、第1エッチング処理工程でエッチング処理された被処理層と基板に隣接する被処理層との間の各被処理層に対して、繰り返すことによって、3層以上の被処理層に対して各被処理層の一部を除去する場合に、レジスト形成工程を各被処理層に対応させて複数回繰り返す必要がなく、すでにエッチングによって一部が除去された被処理層がオーバーエッチされることを防止することができ、各被処理層を所望の形状に形成することができる。
また本発明によれば、膨潤処理工程で、レジスト層に溶剤を与えて膨潤させることによって、サイドエッチによって被処理層が除去された部分に形成されているレジスト層を、サイドエッチによって形成される被処理層の側面に沿うように配置する。加熱処理工程では、膨潤処理工程で膨潤させたレジスト層を加熱して、溶剤を揮発させ、レジスト層を被処理層に密着させる。レジスト層を形成するレジスト形成工程は、レジスト材の積層工程、露光工程、および現像工程を含むので、このようなレジスト形成工程を複数行うのではなく、膨潤処理工程および加熱処理工程というレジスト形成工程に比較して容易な工程を複数行うことによって、歩留まりを向上することができる。
図1および図2は、本発明の実施の一形態である被処理層の処理方法を示すフローチャートである。図3は、被処理層の処理方法によって、半導体基板上に形成された3つの被処理層を処理する工程を説明するための図である。本実施の形態の被処理層の処理方法は、半導体装置の製造工程において特に好適に用いられ、たとえばトランジスタなどを含む半導体素子を形成するために、半導体層に不純物を添加する拡散工程の前処理であって、半導体基板2上に形成された絶縁膜としての酸化膜などを含む積層された各被処理層の一部を除去するために用いられる。被処理層A3、被処理層B4、および被処理層C5が積層される半導体基板2の厚み方向の一表面部には、所定の回路、回路素子、および回路素子の一部の少なくともいずれか1つが形成されていてもよい。
まず半導体基板2から最も離れた被処理層A3、被処理層A3に隣接する被処理層B4、および被処理層B4に隣接する被処理層C5が積層される半導体基板2上において、半導体基板2の一表面2aが露出するように、各被処理層の一部を除去する場合について説明する。各被処理層の厚みは略均一である。
半導体基板2は、たとえばシリコン(Si)基板および厚み方向の一表面上に化合物半導体からなる半導体層が形成されたガラス基板などを含む。各被処理層は、たとえばシリコン酸化膜(SiO)などの酸化膜を含み、各被処理層はそれぞれ単一の膜によって形成されている。
被処理層の一部を除去する処理を開始すると、図1に示したフローチャートのステップS1に移る。ステップS1は、レジスト形成工程である。レジスト形成工程では、半導体基板2から最も離れた被処理層A3の一表面3aが外部に露出するように、被処理層A3に積層してレジスト層1を形成する。
図3(1)は、レジスト形成工程終了後の被処理層A3、被処理層B4、被処理層C5、およびレジスト層1が形成された半導体基板2の切断端面図である。レジスト形成工程では、まずスピンコータなどを用いて、被処理層A3の一表面3a上に、レジスト材を塗布する。その後、レジスト材を露光し、現像することによって、所定の部分に開口6が形成されるレジスト層1を形成する。レジスト層1に形成される開口6から、被処理層A3の一表面3aの一部が外部に露出する。開口6は、半導体基板2の一表面3aに臨む側から見た形状が、たとえば略丸形状、略楕円形状、および略長方形状のいずれであってもよい。
前記レジスト材は、少なくとも樹脂材料を含むフォトレジストであり、本実施の形態では、レジスト材をゴム系ネガレジストとしている。したがって、開口6を形成する部分を除く部分のレジスト材を露光して、現像することによって、レジスト層1が形成される。
ステップS1が終了すると、ステップS2に移る。ステップS2は、第1エッチング処理工程である。
図3(2)は、第1エッチング処理工程終了後の被処理層A3の一部が除去された切断端面図である。レジスト形成工程が終了すると、第1エッチング処理工程において、レジスト層1をマスクとして、等方性エッチング、すなわちサイドエッチを伴うエッチングによって、被処理層A3の一部を除去する。ここでは、被処理層A3の厚さ分のエッチング、つまり被処理層B4の一表面4aが露出するまでエッチングを行う。被処理層A3に対するエッチングにおいて、被処理層A3の厚み方向、および厚み方向に垂直な方向で、レジスト層1の開口6に臨む開口端面1bから、サイドエッチの進行方向へのエッチング量は略等しい。
本実施の形態において、エッチングは、ウェットエッチングであってもよく、ドライエッチングであってもよい。エッチングは、サイドエッチを伴うエッチングであればよい。
第1エッチング処理工程では、サイドエッチによって、第1エッチング処理工程を行う前にレジスト層1が当接していた部分の被処理層A3も除去される。サイドエッチによって形成される被処理層A3の第1側面3bは、レジスト層1から離反するにつれて、つまり被処理層B4に近づくにつれて、厚み方向に延びる開口6の中心軸線に近接する方向に傾斜する。前記サイドエッチによって形成される被処理層A3の第1側面3bとは、エッチングによって形成される空間に、厚み方向に垂直な方向から臨む被処理層A3の端面である。
第1エッチング処理によって、被処理層A3には、凹所7が形成される。第1エッチング処理では、被処理層A3において、エッチングによって形成される凹所7の開口端9と、レジスト層1の開口端面1bとの距離W1は、凹所7の開口端9から被処理層B4への第1側面3bの長さW2と略等しくなるようにしている。被処理層B4に近接する凹所7の第1側面3bの端は、レジスト層1の開口端面1bよりも厚み方向に延びる開口6の中心軸線から離反する方向に退避して形成される。
ステップS2が終了すると、ステップS3に移る。ステップS3は、被覆処理工程である。
図3(3)は、被覆処理工程終了後のレジスト層1を示す切断端面図である。第1エッチング処理工程が終了すると、被覆処理工程において、サイドエッチによって形成された被処理層A3の第1側面3bを、レジスト層1によって被覆する。
図2は、被覆処理工程の詳細を示すフローチャートである。被覆処理工程は、膨潤処理工程と加熱処理工程とを含む。図1に示したフローチャートのステップS2からステップS3に移ると、サブフローである図2のフローチャートのステップT1に移る。
ステップT1は、膨潤処理工程である。膨潤処理工程では、レジスト層1に溶剤を与えて膨潤させる。これによって、レジスト層1のうち、サイドエッチによって除去された部分の被処理層A3上に形成さているレジスト層1の開口端部8、換言すれば、エッチングによって形成された凹所7の上方に突出しているレジスト層1の開口端部8を、前記サイドエッチによって形成される被処理層A3の第1側面3bに沿うように配置させることができる。レジスト層1に所定の溶剤を与えるとは、レジスト層1が形成された半導体基板2を、溶剤に予め定める時間t1浸漬させる。前記予め定める時間t1は、たとえば1秒〜60秒に選ばれる。所定の溶剤は、たとえば脂肪族炭化水素および酢酸ブチルなどを含む。
ステップT1の処理が終了すると、ステップT2に移る。ステップT2は、加熱処理工程である。加熱処理工程では、膨潤処理工程が終了した後に、膨潤されたレジスト層1を加熱する。レジスト層1の加熱は、たとえばレジスト層1が形成された半導体基板2を、加熱炉内に搬入して、過熱する。レジスト層1の加熱温度は、たとえば摂氏60度以上摂氏200度未満の範囲の温度であり、かつレジスト層1に影響を及ぼさない範囲の温度が選ばれる。たとえば摂氏60度未満の加熱温度で過熱する場合、溶剤が揮発してレジスト層1が固着するまでの時間が長くなってしまい、生産性が低下する。あるいは摂氏200度以上の加熱温度で過熱する場合、溶剤が揮発してレジスト層1が固着するまでの時間を短くすることはできるが、高温で加熱するのでレジスト層1が劣化してしまうおそれがある。したがって、加熱温度を摂氏60度以上200度未満とすることによって、処理時間の長時間化を防止するとともに、レジスト層1の劣化を回避することできる。加熱時間は、加熱温度にも依存するが、たとえばホットプレートによるベークでは概ね30秒である。
被覆処理工程によって、レジスト層1の開口端部8が凹所7の第1側面3bに当接して密着し、開口端部8が延伸したレジスト層1の部分が被処理層B4の一表面4aの一部に当接して密着する。したがって、レジスト層1の開口端部10は、被処理層B4に近接する方向に傾斜する。被覆処理工程終了後の被処理層B4の一表面4aにおけるレジスト層1の開口端部10間の間隔W4は、凹所7の底面の幅より小さく選ばれ、かつ被覆処理工程の直前のレジスト層1の開口端面1b間の間隔W3と略等しいか、あるいは間隔W3よりも小さくなるように選ばれる。
ステップT2が終了すると、被覆処理工程を終了して、図1に示したフローチャートのステップS4に移る。
ステップS4では、次にエッチングを行う被処理層が最終の被処理層か否かを判断する。ステップS4において、次にエッチングを行う被処理層が最終の被処理層であると判断すると、ステップS5に移り、次にエッチングを行う被処理層が最終の被処理層でないと判断するとステップS2に戻る。図3に示した例では、最終の被処理層は、半導体基板2に隣接する被処理層である。次にエッチングを行う被処理層は、3層ある被処理層のうちの第2番目の被処理層B4であるので、ステップS2に戻る。
図3(4)は、2回目の第1エッチング処理工程終了後の被処理層B4の一部が除去された切断端面図である。2回目の第1エッチング処理工程においては、被処理層A3の第1側面3bに対して被覆処理が行われたレジスト層1をマスクとして、サイドエッチを伴うエッチングによって、被処理層B4の一部を除去する。ここでは、被処理層B4の厚さ分のエッチング、つまり被処理層C5の一表面5aが露出するまでエッチングを行う。被処理層B4に対するエッチングにおいて、被処理層B4の厚み方向、および厚み方向に垂直な方向で、レジスト層1の開口6に臨む開口端部10の先端から、サイドエッチの進行方向へのエッチング量は略等しい。このとき、被処理層A3の第1側面3bにレジスト層1が密着して覆われているので、被処理層A3に対するサイドエッチは進行しない。
2回目の第1エッチング処理工程では、1回目の第1エッチング処理工程と同様に、サイドエッチによって、2回目の第1のエッチング処理を行う前に被処理層A3が当接していた部分の被処理層B4も除去される。2回目の第1エッチング処理工程におけるサイドエッチによって形成される被処理層B4の第2側面4bは、被処理層C5から離反するにつれて、つまり被処理層A3に近接するにつれて、厚み方向に延びる開口6の中心軸線から離反する方向に傾斜し、1回目の第1エッチング処理工程で形成された被処理層A3の第1側面3bに連なる。前記サイドエッチによって形成される被処理層B4の第2側面4bとは、エッチングによって形成される空間に、厚み方向に垂直な方向から臨む被処理層B4の端面である。
2回目の第1エッチング処理によって、被処理層B4には、凹所11が形成される。凹所11の底面は、被処理層C5の一表面5aの一部である。2回目の第1エッチング処理では、被処理層B4において、レジスト層1の、前記2回目の第1エッチング処理によって形成される凹所11の開口端12と、レジスト層1の開口端部10の先端13との距離W5は、凹所11の開口端12から被処理層C5への第2側面4bの長さW6と略等しくなるようにしている。被処理層C5に近接する凹所11の第2側面4bの端は、レジスト層1の開口端部10の先端よりも厚み方向に延びる開口6の中心軸線から離反する方向に退避して形成される。
ステップS2において、2回目の第1エッチング処理工程が終了すると、ステップS3に移り、2回目の被覆処理工程を行う。
図3(5)は、2回目の被覆処理工程終了後のレジスト層1を示す切断端面図である。2回目の第1エッチング処理工程が終了すると、2回目の被覆処理工程において、2回目の第1エッチング処理工程におけるサイドエッチによって形成された被処理層B4の第2側面4bを、レジスト層1によって被覆する。2回目の被覆処理工程も、図2に示したフローチャートと同様な処理を行う。
被覆処理工程によって、被処理層B4では、レジスト層1の開口端部10が凹所11の第2側面4bに当接して密着し、開口端部10が延伸したレジスト層1の部分が被処理層C5の一表面5aの一部に当接し密着する。したがって、レジスト層1の開口端部14は、被処理層C5に近接する方向に傾斜する。厚み方向に垂直な所定の方向において、2回目の被覆処理工程終了後の被処理層C5の一表面5aにおけるレジスト層1の開口端部14間の間隔W7は、凹所11の底面の幅よりも小さく選ばれ、2回目の被覆処理工程の直前のレジスト層1の開口端部10間の間隔W4と略等しいか、あるいは間隔W4よりも小さくなるように選ばれる。
ステップS3の処理が終了すると、再びステップS4に移る。ここでは、次にエッチングを行う被処理層が最終の被処理層C5であるので、ステップS5に移る。ステップS5は、第2エッチング処理工程である。
図3(6)は、第2エッチング処理工程終了後の被処理層C5の一部が除去された切断端面図である。第2エッチング処理工程では、被処理層B4の第2側面4bに対して被覆処理が行われたレジスト層1をマスクにして、サイドエッチを伴うエッチングによって、被処理層C5の一部を除去する。ここでは、被処理層C5の厚さ分のエッチング、つまり半導体基板2の一表面2aが露出するまでエッチングを行う。第2エッチング処理におけるエッチングは、ウェットエッチングであってもドライエッチングであってもよい。被処理層A3の第1側面3bおよび被処理層B4の第2側面4bは、レジスト層1に被覆されており、サイドエッチは進行しない。
第2エッチング処理工程においても、第1エッチング処理工程と同様に、サイドエッチによって、第2エッチング処理を行う前にレジスト層1が当接していた部分の被処理層C5も除去される。第2エッチング処理工程におけるサイドエッチによって形成される被処理層C5の第3側面5bは、半導体基板2から離反するにつれて、つまり被処理層B4に近接するにつれて、厚み方向に延びる開口6の中心軸線から離反する方向に傾斜し、2回目の第1エッチング処理によって形成された被処理層B4の第2側面4bに連なる。
ステップS5の処理を終了すると、ステップS6に移る。ステップS6は、レジスト除去工程である。ステップS6では、レジスト層1を除去して、被処理層A3の一部、被処理層B4の一部、および被処理層C5の一部を除去する処理を終了する。
図3(7)は、レジスト除去工程終了後の被処理層A3〜被処理層C5が形成された半導体基板2の切断端面図である。レジスト層1を除去すると、被処理層A3および被処理層B4のサイドエッチが抑制された状態で、一部が除去された被処理層A3、一部が除去された被処理層B4、および一部が除去された被処理層C5を形成することができる。
以上のように、フォトリソグラフィを用いてレジスト層を形成する工程は、レジスト形成工程だけであり、第1エッチング処理工程と第2エッチング処理工程との間に、被膜処理工程を設けることによって、レジスト処理工程を複数回行わなくても、サイドエッチの進行を防止することができる。したがって、所望の形状の複数の被処理層を、少ない工程数で形成することができるとともに、先にエッチング処理を行った被処理層のサイドエッチの進行を防止することがきる。
特に、半導体装置を製造する場合、被処理層の一部を除去し、半導体基板2の一表面2aを精度よく露出させる必要があるが、前記被処理層の処理方法を用いることによって、複数の被処理層に対して、各被処理層の一部を除去し、半導体基板2の一表面2aを精度よく露出させることができるので、半導体装置を製造するときの歩留まりを向上させることができる。さらに半導体装置の製造工程数を低減することができるので、これによって半導体装置の生産性を向上することができるとともに、半導体装置の製造コストを低減することができる。さらにまた、レジスト形成工程は、レジスト材の積層工程、露光工程、および現像工程を含むので、このようなレジスト形成工程を複数回行うのではなく、膨潤処理工程および加熱処理工程というレジスト形成工程に比較して容易な工程によって、各被処理層の一部を除去するので、各被処理層の一部を除去する作業を簡略化することができる。
さらに、複数の被処理層に対して、すでにエッチングが行われた被処理層の側面はレジスト層で被覆して、各被処理層の厚み分のみエッチングを行うので、各被処理層のサイドエッチ量を最小限にすることができる。
本実施の形態では、3つの被処理層が形成された半導体基板2について、各被処理層の一部を除去したが、2つの被処理層の各被処理層の一部を除去する場合、および4つ以上の被処理層の各被処理層の一部を除去する場合についても、ステップS2およびステップS3を繰り返す回数を、被処理層の数に応じて変化させることによって、処理することができる。
前述した被処理層の処理方法において、図1および図2に示したフローチャートのステップS2の第1エッチング処理工程におけるエッチング処理、およびステップS3に含まれる膨潤処理工程における浸漬時間、および加熱処理工程における加熱温度および過熱時間を調整することによって、半導体基板2に形成される各被処理層の一部を除去して、各被処理層間に段差を有する後述するエッチング端面18を形成することができる。
図4は、前述した被処理層の処理方法によって半導体基板2上に形成される2つの被処理層間に所定の段差を有するエッチング端面18を形成する工程を説明するための図である。図3に示した構成と同じ構成には、同一の参照符号を付して、その説明を省略する。
被処理層の一部を除去する処理を開始すると、図1に示したフローチャートのステップS1に移る。ステップS1は、レジスト形成工程である。
図4(1)は、レジスト形成工程終了後の被処理層A3、被処理層B4、およびレジスト層1が形成された半導体基板2の切断端面図である。レジスト形成工程において、被処理層A3の一表面3aの一部が露出するように、被処理層A3に積層してレジスト層1を形成する。レジスト層1の形成方法は、前述したとおりである。
ステップS1が終了すると、ステップS2に移る。ステップS2は、第1エッチング処理工程である。
図4(2)は、第1エッチング処理工程終了後の被処理層A3の一部が除去された切断端面図である。レジスト形成工程が終了すると、第1エッチング処理工程において、レジスト層1をマスクとして、サイドエッチを伴うエッチングによって、被処理層A3の一部を除去する。ここでは、エッチングによって被処理層A3の厚さ分、つまり被処理層B4の一表面4aが露出するまで、エッチング時間およびエッチング液あるいはエッチングガスの少なくともいずれかを調節してエッチングを行う。
第1エッチング処理工程では、サイドエッチによって、第1エッチング処理を行う前にレジスト層1が当接していた部分の被処理層A3も除去される。サイドエッチによって形成される被処理層A3の第4側面3cは、レジスト層1から離反するにつれて、厚さ方向に延びる開口6の中心軸線に近接する方向に傾斜する。前記サイドエッチによって形成される被処理層A3の第4側面3cとは、エッチングによって形成される空間に、厚み方向に垂直な方向から臨む被処理層A3の端面である。
第1エッチング処理によって、被処理層A3に凹所15が形成される。第1エッチング処理では、レジスト層1の、被処理層A3に形成される凹所15の開口端16とレジスト層1の開口端面1bとの距離W11は、凹所15の開口端16から被処理層B4までの第4側面3cの長さW12よりも長くなるようにしている。被処理層B4に近接する第4側面3cの端は、レジスト層1の開口端面1bよりも厚み方向に延びる開口6の中心軸線から離反する方向に退避して形成される。
ステップS2での第1エッチング処理工程が終了すると、ステップS3で、被覆処理工程を実施する。
図4(3)は、被覆処理工程終了後のレジスト層1を示す切断端面図である。第1エッチング処理工程が終了すると、被覆処理工程において、サイドエッチによって形成された被処理層A3の第4側面3cおよび被処理層B4の一表面4aの一部をレジスト層1によって被覆する。
被覆処理工程によって、レジスト層1の開口端部が凹所15の第4側面3cに当接して密着し、開口端部が延伸したレジスト層1の部分が被処理層B4の一表面4aの一部に当接して密着する。したがって、レジスト層1の開口端部17は、被処理層B4に近接する方向に傾斜する。厚み方向に垂直な所定の方向において、レジスト層1の開口端部17間の間隔W13は、凹所15の底面の幅よりも小さく選ばれ、レジスト層1は、被処理層B4と第4側面3cとが連なる部分から、被処理層B4の一表面4aの所定の領域を覆う。被処理層B4と第4側面3cとが連なる部分から、レジスト層1の開口端部17の先端までの距離W14は、被覆処理工程に含まれる膨潤処理工程での浸漬時間を延長することによって、たとえば図3(3)で示した予め定める時間t1を延長することによって、図3(3)に示した被処理層B4と第1側面3bとが連なる部分からレジスト層1の開口端部10の先端までの距離W7より拡張することができる。このとき、加熱処理工程での過熱温度および過熱時間を、浸漬時間に応じて調整する必要がある。
被覆処理工程が終了すると、ステップS4に進み、次にエッチングを行う被処理層が最終の被処理層か否かを判断する。ここでは、被処理層B4が最後の被処理層であるので、ステップS5に移る。
図4(4)は、第2エッチング処理工程終了後の被処理層B4の一部が除去された切断端面図である。第2エッチング処理工程では、被処理層A3の第4側面3cに対して被覆が行われたレジスト層1をマスクにして、サイドエッチを伴うエッチングによって、被処理層B4の厚さ分、つまり半導体基板2の一表面2aが露出するまで、被処理層B4のエッチングを行う。ここで、サイドエッチによって形成される被処理層B4の第5側面4cが、第1エッチング処理によって形成された被処理層A3の第4側面3cに、被処理層B4の一表面4aの一部であって、レジスト層1の開口端部17によって当接されている部分4dを介して連なるようにする。被処理層B4の第5側面4cは、半導体基板2の一表面2aに近接するにつれて、厚み方向に延びる開口6の中心軸線に近接する方向に傾斜する。
ステップS5での第2エッチング処理工程を終了すると、ステップS6に移る。ステップS6は、レジスト除去工程である。
図4(5)は、レジスト除去工程終了後の被処理層A3および被処理層B4が形成された半導体基板2の切断端面図である。レジスト層1を除去すると、第4側面3c、被処理層B4の一表面4aの一部4d、および第5側面4cを含み、これらによって所定の段差を有するエッチング端面18が形成された被処理層A3および被処理層B4が得られる。
このように、被処理層A3の一部および被処理層B4の一部を除去して、所定の段差を有するエッチング端面18を有する2つの被処理層を形成することによって、半導体基板2と、半導体基板2から最も離反する被処理層A3の一表面3aとにわたって、第4側面3c、被処理層B4の一表面4aの一部4d、および第5端面4cを含むエッチング端面18に沿って、たとえば金属からなる導線、すなわち半導体装置における回路の配線を形成することによって、配線が形成される部分で急激に被処理層の形状が変化することを防止することができる。すなわち、この配線のステップカバレージを改善することができる。さらにレジスト形成工程を複数回行わなくても、第1エッチング処理工程と第2エッチング処理工程との間に、被覆処理工程および加熱処理工程を設けるだけで、複数回のエッチングを行うことによって発生するサイドエッチを抑制することができる。したがって、前記所定の段差を有するエッチング端面18を形成するための工程の工程数を可及的に低減することができる。
3層以上の被処理層に対して、被処理層の一部を除去して、所定の段差を有するエッチング端面18を形成する場合であっても、第1エッチング処理工程および被覆処理工程を被処理層の数に応じた回数繰り返して行うことによって、複数段の段差を有するエッチング端面を形成することができる。
1,21 レジスト層
2,22 半導体基板
3〜5,23,24 被処理層
2,22 半導体基板
3〜5,23,24 被処理層
Claims (6)
- 基板上に形成される複数の被処理層の表面の一部を外部に露出させて、レジスト層を形成するレジスト形成工程と、
前記レジスト形成工程において形成されたレジスト層をマスクとして、等方性エッチングによって、前記表面の一部を外部に露出させた被処理層をエッチング処理する第1エッチング処理工程と、
第1エッチング処理工程で形成された空間に臨み、第1エッチング処理工程で形成された被処理層の側面を、レジスト層の一部を変形することによって被覆する被覆処理工程と、
被覆処理工程後のレジスト層をマスクとして、等方性エッチングによって、第1エッチング処理工程でエッチング処理された被処理層と基板との間の1つまたは複数の被処理層をエッチング処理する第2エッチング処理工程とを含むことを特徴とする被処理層の処理方法。 - 前記レジスト層は、樹脂材料を含み、
前記被覆処理工程は、
レジスト層に予め定める溶剤を与えて、レジスト層を膨潤させる膨潤処理工程と、
膨潤されたレジスト層を加熱処理する加熱処理工程とを含むことを特徴とする請求項1に記載の被処理層の処理方法。 - 第1エッチング処理工程および第2エッチング処理工程では、エッチング処理する被処理層の厚み分のエッチングを行うことを特徴とする請求項1または2に記載の被処理層の処理方法。
- 前記被覆処理工程では、前記被処理層の側面を被覆するレジスト層を延伸させて前記被処理層に隣接する被処理層の一部を被膜し、
前記膨潤処理工程では、レジスト層を膨潤させるための予め定める時間を延長することによって、前記被処理層に隣接する被処理層の一部を被膜するレジスト層の幅を拡張することを特徴とする請求項2または3に記載の被処理層の処理方法。 - 基板上に形成される複数の被処理層の表面の一部を外部に露出させて、レジスト層を形成するレジスト形成工程と、
前記レジスト形成工程において形成されたレジスト層をマスクとして、等方性エッチングによって、前記表面の一部を外部に露出させた被処理層をエッチング処理する第1エッチング処理工程と、
第1エッチング処理工程で形成された空間に臨み、第1エッチング処理工程で形成された被処理層の側面を、レジスト層の一部を変形することによって被覆する第1被覆処理工程と、
前記第1エッチング処理工程でエッチング処理された被処理層と前記基板に隣接する被処理層との間の各被処理層に対して、被覆処理が行われたレジスト層をマスクとして、エッチング処理する第2エッチング処理工程と、第2エッチング処理工程で形成された空間に臨み、第2エッチング処理工程で形成された被処理層の側面を、レジスト層の一部を変形することによって被覆する第2被覆処理工程とを、第1エッチング処理工程でエッチング処理された被処理層に近い被処理層から順次行う工程と、
被覆処理が行われたレジスト層をマスクとして、等方性エッチングによって、基板に隣接する被処理層をエッチング処理する第3エッチング処理工程とを含むことを特徴とする被処理層の処理方法。 - 前記レジスト層は、樹脂材料を含み、
前記第1被覆処理工程および第2皮膜処理工程は、
レジスト層に予め定める溶剤を与えて、レジスト層を膨潤させる膨潤処理工程と、
膨潤されたレジスト層を加熱処理する加熱処理工程とを含むことを特徴とする請求項5に記載の被処理層の処理方法。
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JP2008147613A (ja) * | 2006-11-14 | 2008-06-26 | Mitsubishi Electric Corp | 多層薄膜パターン及び表示装置の製造方法 |
JP2009251174A (ja) * | 2008-04-03 | 2009-10-29 | Mitsubishi Electric Corp | Tft基板及びそれを用いた液晶表示装置並びにそれらの製造方法 |
JP2010506385A (ja) * | 2006-09-30 | 2010-02-25 | エルジーマイクロン リミテッド | 等方性エッチングを用いた微細パターン形成方法 |
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Cited By (5)
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---|---|---|---|---|
JP2010506385A (ja) * | 2006-09-30 | 2010-02-25 | エルジーマイクロン リミテッド | 等方性エッチングを用いた微細パターン形成方法 |
US8486838B2 (en) | 2006-09-30 | 2013-07-16 | Lg Innotek Co., Ltd. | Method for forming a fine pattern using isotropic etching |
US9209108B2 (en) | 2006-09-30 | 2015-12-08 | Lg Innotek Co., Ltd. | Method for forming a fine pattern using isotropic etching |
JP2008147613A (ja) * | 2006-11-14 | 2008-06-26 | Mitsubishi Electric Corp | 多層薄膜パターン及び表示装置の製造方法 |
JP2009251174A (ja) * | 2008-04-03 | 2009-10-29 | Mitsubishi Electric Corp | Tft基板及びそれを用いた液晶表示装置並びにそれらの製造方法 |
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