JP2012511254A - 基板作製方法 - Google Patents

基板作製方法 Download PDF

Info

Publication number
JP2012511254A
JP2012511254A JP2011539551A JP2011539551A JP2012511254A JP 2012511254 A JP2012511254 A JP 2012511254A JP 2011539551 A JP2011539551 A JP 2011539551A JP 2011539551 A JP2011539551 A JP 2011539551A JP 2012511254 A JP2012511254 A JP 2012511254A
Authority
JP
Japan
Prior art keywords
feature
spaced
substrate
features
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011539551A
Other languages
English (en)
Other versions
JP5618216B2 (ja
Inventor
イー． シルス，スコット
エス． サンデュ，ガーテ
ジェイ． ドゥビリエ，アントン
Original Assignee
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
Publication of JP2012511254A publication Critical patent/JP2012511254A/ja
Application granted granted Critical
Publication of JP5618216B2 publication Critical patent/JP5618216B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Micromachines (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本発明の基板作製方法は、基板上に隔置された第１のフィーチャー及び隔置された第２のフィーチャーを形成する工程を含む。隔置された第１のフィーチャーは、隔置された第２のフィーチャーの縦方向の最外領域とは異なる組成である縦方向の最外領域を持つ。隔置された第１のフィーチャー及び隔置された第２のフィーチャーは、互いに交互になっている。隔置された第１のフィーチャーは１つおきに基板から除去され、第２のフィーチャーに直に隣接する対は、第１のフィーチャーの個々の残留部と交互になって形成される。このような除去工程が行われた後、基板は、第１のフィーチャーの個々の残留部と交互になった第２のフィーチャーの直に隣接する対から構成されているマスクパターンを通して処理される。他の実施形態が開示されている。
【選択図】図１０

Description

本明細書に開示した実施形態は基板作製方法に関し、例えば集積回路作製に利用することができるような基板作製方法に関する。
集積回路は一般に、シリコンウェーハまたは他の半導体材料等の半導体基板上に形成される。一般に、半導体、導体、または絶縁体のいずれかの材料からなる様々な層は、集積回路を形成するのに用いられる。例示として、様々な材料は、ドープされ、イオン注入され、エッチングされ、成長させられる等、様々な工程が用いられている。半導体処理における永続的な目標は、個々の電子構成要素のサイズを縮小するよう努力し続けることであり、それによって、より小さく、より高密度な集積回路を可能にする。
半導体基板のパターニング及び加工のための一技術は、フォトリソグラフィーである。このような技術は、フォトレジストとして公知のパターニング可能なマスキング層の堆積を含む。このような材料は、特定の溶剤における溶解度を変えるように処理することができ、それによって、基板上にパターンを形成するためにすぐに用いることができる。例えば、フォトレジスト層部は、マスクまたはレチクル等の放射線パターニングツールの開口部を通して光化学エネルギーに晒されることができ、露出していない領域に対する露出した領域の溶剤溶解度を、堆積した状態における溶解度に比べて変えることができる。その後、露出した領域または露出していない領域を、フォトレジストタイプに応じて除去することができ、それによって、基板上にフォトレジストのマスキングパターンを残すことができる。マスクされた部分の隣の、下部に横たわる基板の隣接領域は、例えば、エッチングまたはイオン注入によって処理することができ、マスキング材料に隣接する基板に対して所望の加工をもたらすことができる。ある例においては、非放射線感受性マスキング材料を含む複数の異なるフォトレジスト層、及び／またはフォトレジストの組み合わせが利用される。
フィーチャー（ｆｅａｔｕｒｅ）のサイズにおける継続的な縮小は、フィーチャーを形成するのに用いた技術に対して更なる大きな要求を提起している。例えば、フォトリソグラフィーは、導電配線等のパターン化されたフィーチャーを形成するのに一般的に用いられている。「ピッチ」と一般的に呼ばれる概念は、それに近接する間隔に結び付いたフィーチャーサイズを表すのに用いられることができる。ピッチは、直線断面内の繰り返しパターンの隣り合う２つのフィーチャーにおける同一点間の距離として定義されてもよく、それによって、フィーチャーの最大幅及び隣のフィーチャーに近接する間隔を含むことができる。しかしながら、光学及び光、または放射線波長等の要素のため、フォトリソグラフィー技術は、特定のフォトリソグラフィー技術がフィーチャーを確実に形成することができない最小ピッチを持つ傾向がある。それゆえ、フォトリソグラフィー技術の最小ピッチは、フォトリソグラフィーを用いて継続的にフィーチャーのサイズを縮小する際の障害となっている。
ピッチ倍加またはピッチ増倍は、最小ピッチを超えるフォトリソグラフィー技術の可能性を伸ばす１つの提案された方法である。このような方法は一般に、フォトリソグラフィーのフィーチャーの可能な最小サイズの厚さよりも薄い横方向の厚さを持つようにスペーサー形成層を堆積することによって、フォトリソグラフィーの最小解像度より狭いフィーチャーを形成する。スペーサー形成層は、一般に二次リソグラフィーのフィーチャーを形成するように異方的にエッチングされ、それから、フォトリソグラフィーのフィーチャーの最小サイズで形成されたフィーチャーが基板からエッチングされる。
ピッチが実際に二等分されるこのような技術を用いて、このようにピッチを縮小することは従来からピッチ「倍加」と呼ばれる。より一般的に、「ピッチ増倍」は、２倍以上のピッチの増加、及び整数以外の分数値の増加も包含する。それゆえ、従来から、ある要素によるピッチの「増倍」は、実際、その要素によってピッチを縮小させることを含む。
図１は、本発明の実施形態に係る処理における基板を示す断面図である。 図２は、図１の処理工程前の処理工程における図１の基板を示す図である。 図３は、図１に示した処理工程後の処理工程における図１の基板を示す図である。 図４は、図３に示した処理工程後の処理工程における図３の基板を示す図である。 図５は、図４に示した処理工程後の処理工程における図４の基板を示す図である。 図６は、図５に示した処理工程後の処理工程における図５の基板を示す図である。 図７は、図６に示した処理工程後の処理工程における図６の基板を示す図である。 図８は、図７に示した処理工程後の処理工程における図７の基板を示す図である。 図９は、図８に示した処理工程後の処理工程における図８の基板を示す図である。 図１０は、図９に示した処理工程後の処理工程における図９の基板を示す図である。 図１１は、本発明の実施形態に係る処理における他の基板を示す断面図である。 図１２は、図１１に示した処理工程後の処理工程における図１１の基板を示す図である。 図１３は、図１２に示した処理工程後の処理工程における図１２の基板を示す図である。 図１４は、図１３に示した処理工程後の処理工程における図１３の基板を示す図である。 図１５は、図１４に示した処理工程後の処理工程における図１４の基板を示す図である。 図１６は、図１５に示した処理工程後の処理工程における図１５の基板を示す図である。 図１７は、本発明の実施形態に係る処理における他の基板を示す断面図である。 図１８は、図１７に示した処理工程後の処理工程における図１７の基板を示す図である。 図１９は、図１８に示した処理工程後の処理工程における図１８の基板を示す図である。 図２０は、図１９に示した処理工程後の処理工程における図１９の基板を示す図である。 図２１は、図２０に示した処理工程後の処理工程における図２０の基板を示す図である。 図２２は、図２１に示した処理工程後の処理工程における図２１の基板を示す図である。 図２３は、本発明の実施形態に係る処理における他の基板を示す断面図である。 図２４は、図２３に示した処理工程後の処理工程における図２３の基板を示す図である。 図２５は、図２４に示した処理工程後の処理工程における図２４の基板を示す図である。 図２６は、本発明の実施形態に係る処理における他の基板を示す断面図である。 図２７は、図２６に示した処理工程後の処理工程における図２６の基板を示す図である。 図２８は、本発明の実施形態に係る処理における他の基板を示す断面図である。 図２９は、図２８に示した処理工程後の処理工程における図２８の基板を示す図である。 図３０は、図２９に示した処理工程後の処理工程における図２９の基板を示す図である。 図３１は、図３０に示した処理工程後の処理工程における図３０の基板を示す図である。 図３２は、本発明の実施形態に係る処理における他の基板を示す断面図である。 図３３は、図３２に示した処理工程後の処理工程における図３１の基板を示す図である。 図３４は、図３３に示した処理工程後の処理工程における図３３の基板を示す図である。 図３５は、図３４に示した処理工程後の処理工程における図３４の基板を示す図である。 図３６は、図３５に示した処理工程後の処理工程における図３５の基板を示す図である。 図３７は、図３６に示した処理工程後の処理工程における図３６の基板を示す図である。
本発明による基板作製方法の、例えば集積回路形成におけるいくつかの実施形態は、最初に図１〜図１０を参照して記載される。図１を参照すると、例えば半導体基板等の基板は、全体に参照番号１０で示される。本明細書の文脈において、用語「半導体基板」または「半導体性基板」は、半導体材料から構成される任意の構造物を意味し、半導体材料は特に限定されるものではないが、半導体ウェーハ（単独、またはその上にある他の材料から構成されている組み立て品）等のバルク半導体材料、及び半導体材料層（単独、または他の材料から構成されている組み立て品）を含む。用語「基板」は、任意の支持構造体について総称するものであり、特に制限されるものではないが、上記の半導体基板を含む。
基板１０は、その上に形成されたマスクパターンを通して最後に処理される材料１２から構成されるように示されている。材料１２は、均質なものであってもよく、または、例えば、複数の異なる構成領域及び／または複数の異なる構成層から構成されている非均質なものであってもよい。隔置された第１のフィーチャー１４は、基板１２上に形成されている。任意の適切な材料が企図され、均質または非均質のいずれでもよい。本明細書の文脈において、「隔置された（ｓｐａｃｅｄ）」とは、垂直方向または他の方向とは対照的な水平方向について言及するものである。隔置された第１のフィーチャー１４は、例えば、フォトレジスト（単一パターンまたは多重パターンのリソグラフィーの結果から、ポジティブ、ネガティブ、またはデュアルトーンレジストのいずれか）を用いてフォトリソグラフィーパターニングで、任意の既存の方式または開発中の方式によってパターン化され／形成されてもよい。更に、隔置された第１のフィーチャー１４は、以下に記載する任意の技術によって形成されてもよい。一例において、隔置されたフィーチャー１４は、例えば、トップダウン図（図示せず）に見られるような少なくとも基板の一部上に互いに平行に走るように、伸張した線状になっていてもよい。
更に一実施形態において、隔置された第１のフィーチャー１４は、より幅の広いフィーチャーを水平方向にエッチング／トリミングした結果であってもよい。例えば、図２は、図１の処理工程に先行した処理工程における基板１０を示す。このような基板１０は、例えば、フォトレジストを含んでなるか、実質的にフォトレジストからなるか、又はフォトレジストのみからなる隔置されたマスクフィーチャー１６から構成されているように示され、ピッチ“Ｐ”の繰り返しパターンで基板１２上に作製されている。ピッチＰは、基板１０が作製されたフォトリソグラフィーの最小解像度に等しくてもよく、最小解像度より大きくてもよく、または最小解像度より小さくてもよい。いずれにせよ、図２の隔置されたマスクフィーチャー１６は、隔置された第１のフィーチャー１４から構成される図１の構造例を作り出すそれぞれの幅を減少するように、水平方向にトリミングされている。このように、隔置されたマスクフィーチャー１６の側部及び上部から、材料を近似的に等しく除去する等方性エッチングによって行われてもよい。または、隔置されたマスクフィーチャー１６の横方向からそれぞれの上部より大きく材料をエッチングする傾向がある化学的性質及び条件が用いられてもよい。または、隔置されたマスクフィーチャー１６の上部から横方向側よりも大きくエッチングする傾向がある化学的性質及び条件が用いられてもよい。
例えば、図１によって示した構造は、導電的に連結された反応装置内で、図２の基板をプラズマエッチングすることによって得ることができる。隔置されたマスクフィーチャー１６がフォトレジスト及び／または他の有機物で構成される材料である場合の実質的に等方性エッチングを達成するエッチングパラメータの例としては、約２ｍＴｏｒｒから約５０ｍＴｏｒｒまでの圧力、約０℃から約１１０℃までの基板温度と、約１５０ワットから約５００ワットまでの電力、及び、約２５ボルト以上の偏向電圧がある。エッチングガスの例としては、約２０ｓｃｃｍから約１００ｓｃｃｍまでのＣｌ２と、約１０ｓｃｃｍから約５０ｓｃｃｍまでのＯ２との組み合わせがある。隔置されたマスクフィーチャー１６の材料がフォトレジストから構成される場合、１秒当たり約０．２ナノメーターから１秒当たり約３ナノメーターの割合でマスク１６を等方的にエッチングする。このようなエッチングの例が実質的に等方性である一方で、より大きな隔置されたマスクフィーチャーの水平方向のエッチングは、単一の上面のみと比べて二側面が水平方向に露出されるように起こる。
水平方向のエッチングが垂直方向のエッチングよりも多く望まれる場合、導電的に連結された反応装置のパラメータ範囲の例には、約２ｍＴｏｒｒから約２０ｍＴｏｒｒまでの圧力、約１５０ワットから約５００ワットまでの電力、約２５ボルト以下の偏向電圧、約０℃から約１１０℃までの基板温度、約２０ｓｃｃｍから約１００ｓｃｃｍまでのＣｌ２量及び／またはＨＢｒ量、約５ｓｃｃｍから約２０ｓｃｃｍまでのＯ２量、及び、約８０ｓｃｃｍから約１２０ｓｃｃｍまでのＣＦ４量が含まれる。
定められたエッチングでは、例えば、等しい高さで幅の減少に至るか、または、より高くなって幅の減少に至るかのどちらかになるように、隔置されたマスクフィーチャーの側部よりも上部から多くを除去することが望ましい。水平方向と反対に垂直方向におけるエッチングの割合をより大きくするパラメータの例には、約２ｍＴｏｒｒから約２０ｍＴｏｒｒまでの圧力、約０℃から約１００℃までの温度、約１５０ワットから約３００ワットまでの電力、約２００ボルト以上の偏向電圧、約２０ｓｃｃｍから約１００ｓｃｃｍまでのＣｌ２及び／またはＨＢｒ量、約１０ｓｃｃｍから約２０ｓｃｃｍまでのＯ２量が含まれる。
図１及び図２に例示した実施形態は、図示した断面においてそれぞれのフィーチャーが互いに等しい形状及び幅を持ち、それらの間隔も同様に等しいことを示している。しかしながら、このようなことは、この実施形態または他の実施形態において必要とされるわけではない。しかしながら、このようなことは、この実施形態または他の実施形態において必要とされるわけではない。
図３を参照すると、材料１８は基板１０の一部として堆積されてあり、それから異方的エッチングのスペーサーが形成される。このような材料は、隔置された第１のフィーチャー１４の材料とはエッチング可能的に異なっていてもよく、導体、半導体、または絶縁体であってもよく、これらの任意の組み合わせも含む。具体的な例には、シリコン酸化物、シリコン窒化物、有機反射防止被覆剤、非有機反射防止被覆剤、ポリシリコン、チタン、窒化チタン、これらの任意の組み合わせが含まれる。
図４を参照すると、材料１８は、隔置された第１のフィーチャー１４の側壁上にスペーサー２０を形成するように異方的にエッチングされている。
図５を参照すると、隔置された第１のフィーチャー１４（図示せず）は、スペーサー２０から構成される隔置された第２のフィーチャーを形成するように、基板１０から除去されている。例えば、隔置された第１のフィーチャー１４の材料がフォトレジスト及び／または他の有機材料から構成されている場合、Ｏ２プラズマエッチングによってスペーサー２０の間から材料１４を除去する。いずれにせよ、材料１４の除去は、隔置された第２のフィーチャー２０を形成するように、図５に示されているこのようにわずかな除去を伴って、いくつかのスペーサー２０をエッチングしてもエッチングしなくてもよい。図１及び図４は、第１のフィーチャー１４は隣接する各第１のフィーチャーと等間隔にあり（図１参照）、第２のフィーチャー２０は隣接する各第２のフィーチャーと等間隔にないような一実施形態を示す。他の実施形態を考える。例えば、単に例示として、第１のフィーチャー１４は、隣接する各第１のフィーチャーと等間隔であってもよく、第２のフィーチャー２０は、隣接する各第２のフィーチャーと等間隔であってもよい。議論を続ける目的として、図５は、一対の２１の各２つの間にそれぞれ間隔を持つように直に隣接する２つの第２のフィーチャーのそれぞれの近接する対２１を示す。
図６を参照すると、第１の材料２２は、隔置された第２のフィーチャー２０上に堆積されてあり、隔置された第２のフィーチャー２０の組成とは異なる組成からなってもよい。材料２２は、均質であっても、均質でなくてもよい。材料例は、スペーサー形成材料１８について上に記載した任意の材料を含む。図６の実施形態において、第１の材料２２は、非平面状の最外面２３を持ち、直に隣接する２つの第２のフィーチャー２０の近接する対２１の間の間隔が完全に充填されるように堆積されている。
図７を参照すると、第２の材料２４は、第１の材料２３上に堆積されてあり、第１の材料２２の組成及び隔置された第２のフィーチャー２０の組成とは異なる組成である。第２の材料２４は、平面状の最外面２５を持つ。このようなことは、例えば、液体充填法に固有の材料２４の堆積結果であってもよく、または、数種類のポリッシュバックまたはエッチバックが後続する一以上のコンフォーマル層の堆積結果であってもよい。材料２４の例は、フォトレジスト及び、例えば、ポリスチレン、ポリメチルメタクリレート、及びポリシロキサンの他の高分子を含む。材料２４は、均質であってもよく、均質でなくてもよい。
図８を参照すると、第１の材料２２を露出するとともに、第１の材料２２上に受容されるとともに隔置された第２のフィーチャー３０の領域を形成するように、第２の材料２４の一部分のみが除去されている。任意の適切なエッチング技術及び条件は、当業者によって選択されてもよい。図８の構造を作り出す処理工程中に、いくつかの材料２２がエッチングされても、エッチングされなくてもよい。
図９を参照すると、第１の材料２２は、隔置された第２のフィーチャー３０の間からエッチングされてあり、隔置された第３のフィーチャー３２は、第１の材料２２上に受容されるとともに隔置された第２のフィーチャー３０から構成されて形成されている。第３のフィーチャー３２は、第２のフィーチャー２０から間隔があけられている。任意の適切な実質的に異方性のエッチングの化学的性質及び条件は、図９の構造を作り出すために当業者によって選択されてもよい。図９は、マスクパターン３５が基板１２上に形成されるとともに、隔置された第２のフィーチャー２０及び隔置された第３のフィーチャー３２から構成される一実施形態例を示す。このような構造はまた、隔置された第２のフィーチャー２０の直に隣接する対２１が、個々の隔置された第３のフィーチャー３２と交互になる一実施形態を示す。
上記の処理は、例えば、二次リソグラフィーであってもそうでなくてもよいピッチ増倍になるように行われてもよい。いずれにせよ、図１〜図９の実施形態は、図２における隔置されたマスクフィーチャー１６のピッチ“Ｐ”の１／３（整数要素の３）のピッチを持つように形成されているマスクパターン３５（図９）を示す。図１〜図９における任意のピッチの減少度（非整数である分数の減少を含む）または他の状態は当然、フィーチャー及びフィーチャー間の間隔を作るように堆積された層の厚さの組み合わせで（例えば、図１の基板から図２の基板を形成する工程において）隔置されたフィーチャーを生じさせることができる任意の水平方向トリミングにより大部分が決定されよう。例えば、図４を作り出すエッチング技術の組み合わせにおいて、図３における材料１８の堆積厚が、隔置された第２のフィーチャー２０の幅を密着させる。同様に、重要な部分における第１の材料２２の堆積厚が、第２のフィーチャー２０及び第３のフィーチャー３２の間の間隔を決定する。更にいずれにせよ、隔置された第２のフィーチャー２０、及び／または隔置された第３のフィーチャー３２の一部または全部は、図９の構造を形成した後に、更に水平方向にトリミングされてもよい。更に例示として、図４及び図５の第２のフィーチャー２０は、水平方向にトリミングされてもよい。
隔置された第２のフィーチャー及び隔置された第３のフィーチャーから構成されているマスクパターンは、このようなマスクパターンを通してそれらの下に高く受容された基板を処理するように用いられる。このような処理工程は、具体的な例として、エッチング、及び／またはイオン注入を用いた既存のまたは開発中の任意の技術から構成されてもよい。図１０は、マスクパターン３５が、基板１０の材料１２にエッチングしている間にエッチマスクとして用いられたこのような処理工程の一例を示す。
更なる実施形態について、次に図１１〜図１６を参照して記載する。図１１は、図６の基板断片に続く処理工程に応じた代替実施形態の基板断片１０ａを示す。最初に記載した実施形態と類似の番号が必要に応じて用いられており、構成の違いは接尾辞“ａ”または異なる数字で示されている。接尾辞“ａ”が異なる構造を示す一方で、このような構造の材料例は、上記の実施形態において接尾辞“ａ”のない同じ数字で用いた材料と同じである。図１１において、第１の材料２２ａは、第２のフィーチャー２０の直に隣接する２つの近接対間の間隔が完全に充填されるよりも少なめに充填されるように、図６における材料２２の堆積によって示した厚さよりもかなり薄く堆積されている。
図１２を参照すると、第２の材料２４ａは第１の材料２２ａ上に形成されている。図１１及び図１２は、第１の材料２２ａが、第２の材料２４の厚さよりも薄く、かつ、隔置された第２のフィーチャー２０の最大幅よりも狭い最大厚Ｔまで堆積されている一実施形態を示す。
図１３を参照すると、第１の材料２２ａを露出するとともに、第１の材料２２ａ上に受容されるとともに隔置された第２のフィーチャー３０ａを形成するように、第２の材料２４ａの一部分のみが除去されている。
図１４を参照すると、第１の材料２２ａは、隔置された第２の材料３０ａの間からエッチングされてあり、隔置された第３のフィーチャー３２ａは、第１の材料２２ａ上に受容されるとともに隔置された第２の材料３０ａから構成されて形成されている。第３のフィーチャー３２ａは、第２のフィーチャー２０から間隔があけられている。従って、図１４は、隣接する各第２のフィーチャー２０の間に受容された第３のフィーチャー３２ａの１つを持つマスクパターン３５ａの例を示す。基板１２は、隔置された第２のフィーチャー２０及び隔置された第３のフィーチャー３２ａから構成される図１４のマスクパターン３５ａを通して、例えば、エッチング、イオン注入、及び／または、上に記載された他の処理によって処理されてもよい。図１４において、マスクパターン３５ａにおける隔置された第３のフィーチャー３２ａは、同じサイズ／同じ形状ではない。
図１５は、マスクパターン３５ａａを作り出すような基板１０ａの追加処理を示す。このような処理は、図１４の第１の材料２２ａをエッチングした後、第３のフィーチャー３２ａの幅を水平方向にトリミングすることによって形成されてもよい。第３のフィーチャー形成後の一実施形態において、その下の基板材料の処理に先立って、マスクパターンを形成するように、いくつかの第３のフィーチャーのみ完全に除去されてもよい。例えば、図１５は、隣接する第２のフィーチャーの近接対２１の間に受容された、第３のフィーチャー３２ａを完全に除去する結果にもなった、最も遠い隔置された第２のフィーチャー２０の間に受容される、第３のフィーチャー３２ａを水平方向にトリミングすることを示す。
図１６を参照すると、基板１０ａは、マスクパターン３５ａａを通して処理されている。図１６に示した処理工程例は、注入された領域３６を形成するイオン注入処理工程である。
本発明の実施形態は、基板上に隔置された第１フィーチャー及び隔置された第２のフィーチャーを形成する工程を含む基板作製方法を包含する。例えば、図１４のフィーチャー３２ａは、隔置された第１のフィーチャーとしてみなされてもよく、図１４におけるフィーチャー２０は、隔置された第２のフィーチャーとしてみなされてもよい。隔置された第１のフィーチャーは、隔置された第２のフィーチャーの縦方向の最外領域とは異なる組成である縦方向の最外領域を持つ。第１と隔置された第２のフィーチャーは互いに交互になって形成されている。単に例示として、図１４は、このように、隔置されたフィーチャー３２ａが隔置された第１のフィーチャーとしてみなされ、隔置されたフィーチャー２０が、隔置された第２のフィーチャーとしてみなされる構造である。いずれにせよ、第２のフィーチャーは、均質であっても、均質でなくてもよい。一実施形態において、第１のフィーチャーは、異なる組成の第１の材料上に受容された第２の材料から構成されている。一実施形態において、第２のフィーチャーは、第１の材料の組成とも第２の材料の組成とも異なる組成である。
一実施形態において、１つおきに第１のフィーチャーが基板から除去され、直に隣接する第２のフィーチャーの対は、第１のフィーチャーの個々の残留部と交互に形成される。単に例示として、図１５は、このように、直に隣接する隔置された第２のフィーチャー２０の対２１がフィーチャー３２ａの個々の残留部と交互になっている実施形態を示す。一実施形態において、除去工程は、エッチングを含む。例えば、図１５に示したような基板を作製する処理工程は、基板から第１のフィーチャー３２ａを１つおきに除去するように、第２のフィーチャーに対して選択的に第１の材料及び第２の材料を水平方向にエッチングすることによって起こる。このような処理工程はまた、フィーチャー３２ａの残留部の幅を減少させ、それによって、フィーチャー３２ａの個々の残留部と交互になる、直に隣接する第２のフィーチャーの対２１を形成することができる。化学的性質及び条件は、このようなエッチングを達成するために、単に例示である図１の基板から図２の基板を作製する工程において上に記載した例で、当業者によって選択されてもよい。例えば、エッチングによって除去が行われる一実施形態において、エッチングを行っている間に、フィーチャー３２ａ上に受容されたエッチマスクはない。一実施形態において、このようなエッチングの間、基板の上のどこにもエッチマスクは受容されていない。
基板から第１のフィーチャーを１つおきに除去した後、基板は、第１のフィーチャーの個々の残留部と交互になって直に隣接する第２のフィーチャーの対から構成されているマスクパターンを通して処理される。単に例示として、図１６は、マスクパターン３５ａａに関する、このような処理工程例を示す。
基板作製方法の更なる実施形態については、次に図１７〜図２２を参照して、基板断面１０ｂに関して記載する。上に記載した実施形態と類似の番号が必要に応じて用いられており、構造の違いは接尾辞“ｂ”または異なる数字で示されている。接尾辞“ｂ”が異なる構造を示す一方で、このような構造の材料例は、上記の実施形態において接尾辞“ｂ”のない同じ数字で用いた材料と同じである。図１７は、上記の図６及び図１１の処理工程と交互になる処理工程を示すものであり、可変材料４０が隔置された第２のフィーチャー２０上に形成されている。可変材料４０は、インターフェースを形成する所定の材料と選択的にまたは均等に相互作用する。可変材料４０は、（例えば、図示したような）予めパターン化された表面上に鋳造されてもよく、コンフォーマルであっても、非コンフォーマルであってもよい。スピン鋳造、ディップ鋳造、ドロップ鋳造、または類似の鋳造を経て鋳造する工程が例として挙げられる。可変材料は、隔置された第１のフィーチャーの側壁上に変性材料を形成するように、隔置された第１のフィーチャーからの材料によって変性されることになる。変性材料は、可変材料の堆積上に自然に形成されてもよく、単に例示として、例えば、熱処理、光学処理、電気的処理、イオン処理（酸に基づく化学処理を含む）を経て、その後に活性化されてもよい。したがって、変性工程は、堆積中、及び／または堆積後に生じてもよい。一実施形態において、可変材料の堆積完了後まで変性は生じない。更に、変性させる工程は、試薬の制限または平衡条件の場合において自己制御されるものであってもよく、または、反応物が超過した場合に動力学的に停止されてもよい。可変材料４０は、例えば、図１７に示されている平面状の最外面４２のような、平面状の最外面を持ってもよく、または非平面状の最外面を持ってもよい。可変材料４０は、均質であっても、非均質であってもよい。
材料４０は、クラリアントインターナショナル社から入手可能な、例えば、ＡＺ Ｒ２００（登録商標）、ＡＺ Ｒ５００（登録商標）、及びＡＺ Ｒ６００（登録商標）等の“ＡＺ Ｒ”と総称されるクラスの材料と類似のものであってもよい。“ＡＺ Ｒ”材料は、化学的に増幅されたレジストから放出された酸に晒されて架橋する有機合成物を含む。したがって、例えば、このような材料は、隔置された第２のフィーチャー２０が化学的に増幅されたレジストから構成される可変材料の例を構成する。より具体的には、“ＡＺ Ｒ”材料は、フォトレジストを横切って覆われてもよく、続いて、レジストは、約１００℃から約１２０℃までの温度で焼成され、レジストから可変材料中に酸を放散し、レジストに近接する可変材料の領域内に化学的架橋を形成してもよい。レジストに隣接する部分は、それゆえ、レジストに十分に近接しない材料の他の部分に対して選択的に硬化されている。材料は、硬化された部分に対して非硬化部分を選択的に除去する条件下に置かれてもよい。このような除去は、例えば、消イオン化水１０％イソプロピルアルコール、またはクラリアントインターナショナル社によって「ＳＯＬＵＴＩＯＮ Ｃ（登録商標）」として販売された溶液を用いて成し遂げることができる。“ＡＺ Ｒ”材料を用いる処理は、ＲＥＬＡＣＳ（Ｒｅｓｏｌｕｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ Ｌｉｔｈｏｇｒａｐｈｙ Ａｓｓｉｓｔｅｄ ｂｙ Ｃｈｅｍｉｃａｌ Ｓｈｒｉｎｋ）の例と考えられることもある。
“ＡＺ Ｒ”材料での挑戦は、硬化した“ＡＺ Ｒ”材料に対してフォトレジストを選択的に除去することが困難であり得るフォトレジストに、組成が十分に類似することができることである。一実施形態において、可変材料４０は、基板が焼成されるときに材料４０が横たわる材料２０から放出された一以上の物質（すなわち、酸）に晒されて変性した（すなわち、架橋を形成する）類似の有機組成または同一の有機組成から構成されてもよいという点において“ＡＺ Ｒ”材料に類似してもよい。しかしながら、“ＡＺ Ｒ”材料とは異なり、材料４０はまた、フィーチャー２０の材料に対して材料４０が化学的に変性するようにさせる有機組成に分配された一以上の成分（例えば、フィーチャー２０の材料が材料４０に対して選択的に除去されてもよい実施形態におけるフォトレジスト）を含んでもよい。材料４０の有機組成に分配されてもよい成分は、チタン、炭素、フッ素、臭素、シリコン、及びゲルマニウムの中から一以上を含むことができる。有機組成に分配された任意の炭素は、有機組成のバルク炭素とは化学的に異なるようなカーバイド成分の一部であってもよい。任意のフッ素及び／または臭素は、例えば、フッ化水素酸及びフッ化臭素酸を構成してもよい。いくつかの実施形態において、材料４０の有機組成に分配された成分は、例えば、シリコン、ゲルマニウム、金属（すなわち、チタン、タングステン、白金等）、及び／または、金属含有成分（すなわち、金属チッ化物、金属シリサイド等）等である一以上の有機成分を含む。“ＡＺ Ｒ”材料に類似する材料４０の成分は、“ＡＺ Ｒ”型組成として参照されてもよい。したがって、いくつかの実施形態において、可変材料４０は、有機“ＡＺ Ｒ”型組成に分配された一以上の非有機組成を持つようにみなされてもよい。しかしながら、可変材料４０は、例えば以下に説明するように、有機組成以外、及び、“ＡＺ Ｒ”型組成以外から構成されてもよい。
図１８を参照すると、基板１０ｂは、隔置された第２のフィーチャー２０に近接する材料２０及び材料４０の内部拡散を起こす条件下に置かれている。材料２０のいくつかの物質は、隔置された第２のフィーチャー２０に近接する変性材料４４を形成するように、材料４０を変性させる。したがって、可変材料は、例えば図１８に示すように、隔置された第２のフィーチャーの側壁上に変性材料を形成するように、隔置された第２のフィーチャーからの材料によって変性させられることが可能である。一実施形態において、変性させる工程は、隔置された第２のフィーチャーから遠位にある可変材料の部分を未変性にして残したまま、変性材料４４を形成するように、各隔置された第２のフィーチャー２０に隣接する部分の可変材料４０を変性させる。図１８はまた、変性材料４４が、隔置された第２のフィーチャー２０上の縦方向に形成された実施形態を示す。可変材料４４は、均質であっても、均質でなくてもよい。
いくつかの実施形態において、隔置された第２のフィーチャー２０の材料は、化学的に増幅されたフォトレジストから構成され、このような材料４０の変性を与えるフォトレジストから拡散した物質が酸である。酸は、約１００℃以上の温度で半導体基板１０ｂを焼成することによって、フォトレジストから解放されるようにしてもよい。酸は、“ＡＺ Ｒ”型組成の材料４０に架橋を形成する。架橋の量、及び、架橋が隔置されたフィーチャー２０から広がった距離は、焼成する時間及び焼成する温度の一方または両方を変えることによって調整されてもよい。
隔置されたフィーチャー２０がシリコンから構成される更なる例として、可変材料４０の例は、チタン等の高融点金属であり、最終的に金属シリサイドから構成される変性材料を形成するように反応することになる。このようなことは単に例として、米国特許出願公開公報ＵＳ２００７／００４９０３０号に示され、かつ記載されている。隔置された第２のフィーチャーの組成上の少なくとも一部に依存する更なる可変物質も当然考えられるが、既存のものであっても、開発中のものであってもよい。
図１９を参照すると、一実施形態において、材料４４を形成するように変性されていない材料４０の未反応の遠位部（図示せず）は、例えばエッチングによって、変性材料４４に対して選択的に除去されている。適切な化学的性質及び条件は、材料４０、材料４４、材料１２の組成に応じて、当業者によって選択されてもよい。上に記載した“ＡＺ Ｒ”型組成に関する例として、このような除去は、上に記載したようなイソプロピルアルコール、及び／または、ＳＯＬＵＴＩＯＮ Ｃ（登録商標）を用いて達成されてもよい。材料４０が“ＡＺ Ｒ”型組成に分配された追加組成から構成されてもよい場合、このような成分は、材料４０の未変性領域が除去されるように簡単に洗い流してもよい。あるいは、このような追加成分は、追加成分を除去する溶液を用いて除去されてもよい。すなわち、もしシリコン酸化物が、材料４０の成分として用いられる場合、フッ化水素酸は、材料４０の未変性領域を除去する間に、未変性領域のシリコン酸化物が、未変性領域の“ＡＺ Ｒ”型組成に加えて除去されることを確実にするように用いられてもよい。
図２０を参照すると、第２の材料２４ｂは、変性材料４４上に堆積されてあり、第２の材料２４ｂは、変性材料４４の組成とも、隔置された第２のフィーチャー２０の組成とも異なる組成である。
図２１を参照すると、変性材料４４を露出するとともに、隔置された第２のフィーチャー３０ｂを形成するように、第２の材料２４ｂの一部分のみが除去されている。
図２２を参照すると、変性材料４４（図示せず）は、隔置された第２のフィーチャー３０ｂの間からエッチングされてあり、隔置された第３のフィーチャー３２ｂは、隔置された第２のフィーチャー３０ｂから構成されて形成されている。第３のフィーチャー３２ｂは、第２のフィーチャー２０と間隔があけられている。図２２は、例えば、既存のものであろうと開発中のものであろうと、エッチング、及び／またはイオン注入、及び／または他の処理によって、それを通して基板１２を処理するために用いられるマスクパターン３５ｂを示す。
図１９〜図２１に示した実施形態に代わる実施形態も考えられる。例えば、図１８の材料４０は、材料２４ｂの堆積及びその一部を除去する工程とは反対に、変性材料４４を露出するとともに隔置された可変材料を形成するために、その一部のみが除去されるように処理されてもよい。例えば、図１８の材料４０は、材料２４ｂが材料４０によって置換される図２１の構造を直接作り出すように除去されてもよい。このような隔置された可変材料を形成した後、変性材料４４は隔置された可変材料の間からエッチングされ、第３のフィーチャーは隔置された可変材料から構成されて形成され、第３のフィーチャーは第２のフィーチャーから間隔があけられる。例えば、図２２の構造は、図２１の材料４４が除去された後に、材料２４ｂが隔置された可変材料４０によって置換されて形成されてもよい。
更なる実施形態について、次に図２３〜図３１を参照して、基板断片１０ｃに関して記載する。上に記載した実施形態と類似の番号が必要に応じて用いられており、構成の違いは接尾辞“ｃ”または異なる数字で示されている。接尾辞“ｃ”が異なる構造を示す一方で、このような構造の材料例は、上記の実施形態において接尾辞“ｃ”のない同じ数字で用いた材料と同じである。図２３を参照すると、隔置された第１のフィーチャー１６ｃは、基板１２上に形成されている。可変材料４０ｃは、隔置された第１のフィーチャー１６ｃ上に堆積されている。
図２４を参照すると、可変材料４０ｃは、変性材料４４ｃを隔置された第１のフィーチャー１６ｃの側壁上に形成するように、隔置された第１のフィーチャー１６ｃからの材料によって変性されている。上に記載したように、このような変性工程は、可変材料４０ｃの堆積中、及び／または、可変材料４０ｃの堆積完了後に起こる。一実施形態において、変成工程は、基本的に、例えば図２３から図２４の基板の処理工程において示したように、可変材料４０ｃの堆積完了まで起こらない。
図２５を参照すると、変性されていない可変材料のそのような部分（図示せず）は、基板１０ｃから除去されている。
図２６を参照すると、変性材料４４ｃは、隔置された第２のフィーチャー２０ｃを形成するように、異方的にエッチングされている。
図２７を参照すると、隔置された第１のフィーチャー１６ｃ（図示せず）は、変性材料４４ｃから構成される隔置された第２のフィーチャー２０ｃの少なくとも一部を残したまま、基板から除去されている。
図２８を参照すると、第１の材料２２ｃは、隔置された第２のフィーチャー２０ｃ上に堆積されているとともに、隔置された第２のフィーチャー２０ｃの組成とは異なる組成であり、かつ、非平面状の最外面を持つ。
図２９を参照すると、第２の材料２４ｃは、第１の材料２２ｃ上に堆積されているとともに、第２の材料２４ｃは、第１の材料２２ｃの組成とも、隔置された第２のフィーチャー２０ｃの組成とも異なる組成である。
図３０を参照すると、第１の材料２２ｃを露出するとともに、隔置された第２の材料３０ｃを形成するように、第２の材料２４ｃの一部のみが除去されている。
図３１を参照すると、第１の材料２２ｃは、隔置された第２のフィーチャー３０ｃの間からエッチングされているとともに、隔置された第３のフィーチャー３２ｃは、隔置された第２のフィーチャー２４ｃから構成されて形成されている。第３のフィーチャー３２ｃは、第２のフィーチャー２０ｃから間隔があけられている。図２３〜図３１の実施形態は、図２３の開始ピッチＱと、Ｑの１／４（整数要素の４）である図３１の合成ピッチとを示す。非整数分数の増倍を含む他の増倍はまた、堆積した材料の厚さ及び形成したフィーチャーの任意の水平方向トリミングに依存する結果となる。いずれにせよ、図３１は、隔置された第２のフィーチャー２０ｃ及び隔置された第３のフィーチャー３２ｃから構成されているマスクパターン３５ｃを示し、例えば、上に記載したように、マスクパターン３５ｃを通して基板１２が処理されてもよい。
更なる実施形態について、次に図３２〜図３７を参照して記載する。図３２は、図２８の処理工程シークエンスにおいて、基板断片１０ｄに関して交互に行う処理工程を示す。上に記載した実施形態と類似の番号が必要に応じて用いられており、構成の違いは接尾辞“ｄ”または異なる数字で示されている。接尾辞“ｄ”が異なる構造を示す一方で、このような構造の材料例は、上記の実施形態において接尾辞“ｄ”のない同じ数字で用いた材料と同じである。
図３２を参照すると、図２３〜図２７の処理工程は、図２３の材料４０ｃが、隔置された第１のフィーチャー１６ｃ上に形成された第１の可変材料として見なされ得るところで、隔置された第１のフィーチャー１６ｃの側壁上に、第１の変性材料４４ｃを形成するように、隔置された第１のフィーチャー１６ｃからの材料によって変性されて起こっている。隔置された第１のフィーチャー１６ｃは、基板から除去されているとともに、隔置された第２のフィーチャー２０ｄは、図３２の４４ｄとして示したように、第１の変性材料４４から構成されて形成されている。第２の可変材料６０は、隔置された第２のフィーチャー２０ｄ上に形成されている。第２の可変材料６０の組成及び属性は、可変材料４０について上に記載したものと同じであり、隔置された第２のフィーチャー２０ｄの組成の少なくとも一部に応じている。
図３３を参照すると、第２の可変材料６０は、隔置された第２のフィーチャー２０ｄの側壁上に第２の変性材料６２を形成するように、隔置された第２のフィーチャー／第１の変性材料２０ｄからの第１の変性材料４４ｄによって変性されている。第２の変性材料６２の組成及び属性は、変性材料４４について上に記載したものと同じである。
図３４を参照すると、未変性の第２の可変材料６０（図示せず）は、第２の変性材料６２に対して選択的に基板から除去されている。
図３５を参照すると、第３の材料２４ｄは、第２の変性材料６２上に形成されている。第３の材料２４ｄは、第２の変性材料６２の組成とも、隔置された第２のフィーチャー２０ｄの組成とも異なる組成である。
図３６を参照すると、第２の変性材料６２を露出するとともに、隔置された第３のフィーチャー３０ｄを形成するように、第３の材料２４ｄの一部分のみが除去されている。
図３７を参照すると、第２の変性材料６２（図示せず）は、隔置された第３のフィーチャー３０ｄの間からエッチングされているとともに、隔置された第３のフィーチャー３２ｄは、隔置された第３のフィーチャー３０ｄから構成されて形成されている。第３のフィーチャー３２ｄは、第２のフィーチャー２０ｄと間隔があけられている。更に、水平方向トリミング、及び／または垂直方向トリミングが、隔置された第２のフィーチャー及び隔置された第３のフィーチャーに対して起きてもよい。いずれにせよ、図３７は、隔置された第２のフィーチャー２０ｄ及び隔置された第３のフィーチャー３２ｄから構成されているマスクパターン３５ｄを示し、例えば、上に記載したように、マスクパターン３５ｄの内部に高く受容された基板１２がマスクパターン３５ｄを通して処理されてもよい。
図３４〜図３７に示した実施形態に代わる実施形態も考えられる。例えば、図３３の第２の可変材料６０は、材料２４ｄの堆積及びその一部を除去する工程とは反対に、第２の変性材料６２を露出するとともに隔置された可変材料を形成するために、その一部のみが除去されるように処理されてもよい。例えば、図３３の材料６０は、材料２４ｄが第２の可変材料６０によって置換される図３６の構造を直接作り出すように除去されてもよい。そして、第２の変性材料６２は、隔置された第２の可変材料の間からエッチングされ、隔置された第３のフィーチャーは、このような第２の可変材料から構成されて形成される。例えば、図３７の構造は、第２の可変材料が第３の材料２４ｄに置換されるところで作られてもよい。

Claims (37)

  1. 基板を作製する方法であって、
    基板上に隔置された第１のフィーチャーを形成する工程と、
    前記隔置された第１のフィーチャーの側壁上に異方的にエッチングしたスペーサーを形成する工程と、
    前記基板から前記隔置された第１のフィーチャーを除去するとともに、前記スペーサーから構成される隔置された第２のフィーチャーを形成する工程と、
    前記隔置された第２のフィーチャーの組成とは異なる組成である前記隔置された第２のフィーチャー上に、第１の材料を堆積する工程と
    を具備してなり、前記第１の材料は非平面状の最外面を持ち、更に前記方法は、
    前記第１の材料上に第２の材料を堆積する工程を具備し、前記第２の材料は前記第１の材料の組成とも前記隔置された第２のフィーチャーの組成とも異なる組成であり、前記第２の材料は平面状の最外面を持ち、更に前記方法は、
    前記第１の材料を露出するとともに、前記第１の材料上に受容されるとともに隔置された第２のフィーチャーを形成するように、前記第２の材料の一部分のみを除去する工程と、
    前記隔置された第２の材料の形成工程後に、前記隔置された第２の材料の間から前記第１の材料をエッチングするとともに、第１の材料上に受容されるとともに隔置された第２の材料から構成される隔置された第３のフィーチャーを形成する工程と
    を具備し、前記第３のフィーチャーは前記第２のフィーチャーから間隔があけられ、更に前記方法は、
    前記隔置された第２のフィーチャー及び前記隔置された第３のフィーチャーから構成されるマスクパターンを通して基板を処理する工程を具備することを特徴とする基板作製方法。
  2. 前記隔置された第１のフィーチャーは、フォトレジストから構成されることを特徴とする請求項１に記載の方法。
  3. 前記隔置された第１のフィーチャーを形成する工程は、それぞれの幅を減少するように隔置されたマスクフィーチャーを水平方向にトリミングする工程が後続する、前記隔置されたマスクフィーチャーを形成する工程を含むことを特徴とする請求項１に記載の方法。
  4. 前記マスクパターンは、前記隔置されたマスクフィーチャーのピッチの約１／３のピッチを持つことを特徴とする請求項３に記載の方法。
  5. 前記マスクパターンは、前記隔置された第１のフィーチャーのピッチの約１／４のピッチを持つことを特徴とする請求項１に記載の方法。
  6. 個々の前記隔置された第３のフィーチャーと交互になる隔置された第２のフィーチャーの直に隣接する対から構成されるように前記マスクパターンを形成する工程を含むことを特徴とする請求項１に記載の方法。
  7. 隣接する各前記第２のフィーチャーの間に前記第３のフィーチャーの１つを持つように前記マスクパターンを形成することを特徴とする請求項１に記載の方法。
  8. 前記第１のフィーチャーは隣接する各前記第１のフィーチャーと等間隔であり、かつ、前記第２のフィーチャーは隣接する各前記第２のフィーチャーと等間隔ではないことを特徴とする請求項１に記載の方法。
  9. 前記第１の材料が、前記第２のフィーチャーの直に隣接する２つからなる近接する対の間の間隔が完全に充填されるように堆積されることを特徴とする請求項８に記載の方法。
  10. 前記第１の材料が、前記第２のフィーチャーの直に隣接する２つからなる近接する対の間の間隔が完全に充填されるより少なく堆積されることを特徴とする請求項８に記載の方法。
  11. 前記第１のフィーチャーは隣接する各前記第１のフィーチャーと等間隔であり、かつ、前記第２のフィーチャーは隣接する各前記第２のフィーチャーと等間隔であることを特徴とする請求項１に記載の方法。
  12. 前記第１の材料のエッチング工程後に、前記第３のフィーチャーの幅を水平方向にトリミングする工程を含むことを特徴とする請求項１に記載の方法。
  13. 前記第２の材料の最小厚よりも薄く、かつ、前記隔置された第２のフィーチャーの最大幅よりも狭い最小厚まで前記第１の材料を堆積する工程を含むことを特徴とする請求項１に記載の方法。
  14. 前記第３のフィーチャーの形成工程後に、前記処理工程に先立って、いくつかの前記第３のフィーチャーのみ全て除去する工程を含むことを特徴とする請求項１に記載の方法。
  15. 基板を作製する方法であって、
    基板上に隔置された第１のフィーチャー及び隔置された第２のフィーチャーを形成する工程を具備してなり、前記隔置された第１のフィーチャーは、前記隔置された第２のフィーチャーの縦方向の最外領域とは異なる組成である縦方向の最外領域を持ち、前記隔置された第１のフィーチャー及び隔置された第２のフィーチャーは互いに交互になって形成され、更に前記方法は、
    前記基板から第１のフィーチャーを１つおきに除去するとともに、個々の前記第１のフィーチャーの残留部と交互になる第２のフィーチャーに直に隣接する対を形成する工程と、
    前記除去工程後に、個々の前記第１のフィーチャーの残留部と交互になる第２のフィーチャーに直に隣接する対から構成されるマスクパターンを通して基板を処理する工程と
    を具備することを特徴とする基板作製方法。
  16. 前記第２のフィーチャーは、均質であることを特徴とする請求項１５に記載の方法。
  17. 前記除去工程は、エッチング工程を含むことを特徴とする請求項１５に記載の方法。
  18. 前記エッチング工程中に、いずれの前記第１のフィーチャー上にもエッチマスクが受容されないことを特徴とする請求項１７に記載の方法。
  19. 前記第１のフィーチャーは、異なる組成の第１の材料上に受容された第２の材料から構成されることを特徴とする請求項１５に記載の方法。
  20. 前記第２のフィーチャーは、前記第１の材料及び第２の材料の組成とは異なる組成であることを特徴とする請求項１９に記載の方法。
  21. 基板を作製する方法であって、
    基板上に隔置された第１のフィーチャー及び隔置された第２のフィーチャーを形成する工程を具備してなり、前記隔置された第１のフィーチャーは前記隔置された第２のフィーチャーの縦方向の最外領域とは異なる組成である縦方向の最外領域を持ち、前記隔置された第１のフィーチャー及び隔置された第２のフィーチャーは互いに交互になって形成され、更に前記方法は、
    前記基板から第１のフィーチャーを１つおきに除去するとともに、前記第１のフィーチャーの残留部の幅を減少させるように、前記第２のフィーチャーに対して選択的に第１の材料及び第２の材料を水平方向にエッチングするとともに、個々の前記第１のフィーチャーの残留部と交互になる第２のフィーチャーに直に隣接する対を形成する工程と、
    前記水平方向エッチングの工程後に、個々の前記第１のフィーチャーの残留部と交互になる第２のフィーチャーに直に隣接する対から構成されるマスクパターンを通して基板を処理する工程と
    を具備することを特徴とする基板作製方法。
  22. 前記エッチング工程中に、いずれの前記第１のフィーチャー上にもエッチマスクが受容されないことを特徴とする請求項２１に記載の方法。
  23. 前記第１のフィーチャーは、異なる組成の第１の材料上に受容された第２の材料から構成され、前記第２のフィーチャーは、前記第１の材料及び第２の材料の組成とは異なる組成であることを特徴とする請求項２１に記載の方法。
  24. 基板を作製する方法であって、
    基板上に隔置された第１のフィーチャーを形成する工程と、
    前記隔置された第１のフィーチャーの側壁上に異方的にエッチングしたスペーサーを形成する工程と、
    前記基板から前記隔置された第１のフィーチャーを除去するとともに、前記スペーサーから構成される隔置された第２のフィーチャーを形成する工程と、
    前記隔置された第２のフィーチャー上に可変材料を堆積するとともに、前記隔置された第２のフィーチャーの側壁上に変性材料を形成するように隔置された第２のフィーチャーからの材料によって可変材料を変性させる工程と、
    前記変性材料上に第２の材料を堆積する工程と
    を具備してなり、前記第２の材料は前記変性材料の組成とも前記隔置された第２のフィーチャーの組成とも異なる組成であり、更に前記方法は、
    前記変性材料を露出するとともに、隔置された第２のフィーチャーを形成するように、前記第２の材料の一部分のみを除去する工程と、
    前記隔置された第２の材料の形成工程後に、前記隔置された第２の材料の間から前記変性材料をエッチングするとともに、前記隔置された第２の材料から構成される隔置された第３のフィーチャーを形成する工程と
    を具備し、前記第３のフィーチャーは前記第２のフィーチャーから間隔があけられ、更に前記方法は、
    前記隔置された第２のフィーチャー及び前記隔置された第３のフィーチャーから構成されるマスクパターンを通して基板を処理する工程を具備することを特徴とする基板作製方法。
  25. 前記変性工程は、前記可変材料の堆積中に起こることを特徴とする請求項２４に記載の方法。
  26. 前記変性工程は、前記可変材料の堆積完了後に起こることを特徴とする請求項２４に記載の方法。
  27. 前記可変材料の堆積完了まで、変性工程が起こらないことを特徴とする請求項２４に記載の方法。
  28. 前記変性工程は、前記隔置された第２のフィーチャーの遠位にある前記可変材料の未変性部分を残したまま前記変性材料を形成するように、各前記隔置された第２のフィーチャーに隣接する前記可変材料の部分を変性させることを特徴とする請求項２４に記載の方法。
  29. 前記第２の材料の堆積工程に先立って、前記変性材料に対して選択的に前記遠位部を取り去るようにエッチングする工程を含むことを特徴とする請求項２８に記載の方法。
  30. 基板を作製する方法であって、
    基板上に隔置された第１のフィーチャーを形成する工程と、
    前記隔置された第１のフィーチャーの側壁上に異方的にエッチングしたスペーサーを形成する工程と、
    前記基板から前記隔置された第１のフィーチャーを除去するとともに、前記スペーサーから構成される隔置された第２のフィーチャーを形成する工程と、
    前記隔置された第２のフィーチャー上に可変材料を堆積するとともに、前記隔置された第２のフィーチャーの側壁上に変性材料を形成し、かつ、前記変性材料上の縦方向に及び前記変性材料の間に可変材料を残すように、前記隔置された第２のフィーチャーからの材料によっていくつかの前記可変材料のみを変性させる工程と、
    前記変性工程後に、前記変性材料を露出するとともに隔置された可変材料を形成するように、前記可変材料の一部分のみを除去する工程と、
    前記隔置された可変材料の形成工程後に、前記隔置された第２の可変材料の間から変性材料をエッチングするとともに、前記隔置された可変材料から構成される隔置された第３のフィーチャーを形成する工程と
    を具備してなり、前記第３のフィーチャーは前記第２のフィーチャーから間隔があけられ、更に前記方法は、
    前記隔置された第２のフィーチャー及び前記隔置された第３のフィーチャーから構成されるマスクパターンを通して基板を処理する工程を具備することを特徴とする基板作製方法。
  31. 基板を作製する方法であって、
    基板上に隔置された第１のフィーチャーを形成する工程と、
    前記隔置された第１のフィーチャー上に可変材料を堆積するとともに、前記隔置された第１のフィーチャーの側壁上に変性材料を形成するように、前記隔置された第１のフィーチャーからの材料によって前記可変材料を変性させる工程と、
    前記変性工程後に、前記基板から前記隔置された第１のフィーチャーを除去するとともに、前記変性材料から構成される隔置された第２のフィーチャーを形成する工程と、
    前記隔置された第２のフィーチャーの組成とは異なる組成である前記隔置された第２のフィーチャー上に、第１の材料を堆積する工程と
    を具備してなり、前記第１の材料は非平面状の最外面を持ち、更に前記方法は、
    前記第１の材料上に第２の材料を堆積する工程を具備し、前記第２の材料は前記第１の材料の組成とも前記隔置された第２の材料の組成とも異なる組成であり、更に前記方法は、
    第１の材を露出するとともに隔置された第２のフィーチャーを形成するように、前記第２の材料の一部分のみを除去する工程と、
    前記隔置された第２のフィーチャーの形成工程後に、前記隔置された第２のフィーチャーの間から前記第１の材をエッチングするとともに、隔置された第２のフィーチャーから構成される隔置された第３のフィーチャーを形成する工程と
    を具備し、前記第３のフィーチャーは前記第２のフィーチャーから間隔があけられ、更に前記方法は、
    前記隔置された第２のフィーチャー及び前記隔置された第３のフィーチャーから構成されるマスクパターンを通して基板を処理する工程を具備することを特徴とする基板作製方法。
  32. 前記第２の材料を堆積する工程は、前記第２の材料を除去するいずれの工程にも先立って、平面状の最外面を持つように前記第２の材料を形成することを特徴とする請求項３１に記載の方法。
  33. 基板を作製する方法であって、
    基板上に隔置された第１のフィーチャーを形成する工程と、
    前記隔置された第１のフィーチャー上に第１の可変材料を堆積するとともに、前記隔置された第１のフィーチャーの側壁上に第１の変性材料を形成するように、前記隔置された第１のフィーチャーからの材料によって前記第１の可変材料を変性させる工程と、
    前記変性工程後に、前記基板から前記隔置された第１のフィーチャーを除去するとともに、前記第１の変性材料から構成される隔置された第２のフィーチャーを形成する工程と、
    前記隔置された第２のフィーチャー上に第２の可変材料を堆積するとともに、前記隔置された第２のフィーチャーの側壁上に第２の変性材料を形成するように、前記隔置された第２のフィーチャーからの第１の変性材料によって前記第２の可変材料を変性させる工程と、
    前記第２の変性材料上に第３の材料を堆積する工程と
    を具備し、前記第３の材料は前記第２の変性材料の組成とも前記隔置された第２のフィーチャーの組成とも異なる組成であり、更に前記方法は、
    第２の変性材料を露出するとともに隔置された第３のフィーチャーを形成するように、前記第３の材料の一部分のみを除去する工程と、
    前記隔置された第３のフィーチャーの形成工程後に、前記隔置された第３のフィーチャーの間から前記第２の変性材料をエッチングするとともに、隔置された第３のフィーチャーから構成される隔置された第３のフィーチャーを形成する工程と
    を具備し、前記第３のフィーチャーは前記第２のフィーチャーから間隔があけられ、更に前記方法は、
    前記隔置された第２のフィーチャー及び前記隔置された第３のフィーチャーから構成されるマスクパターンを通して基板を処理する工程を具備することを特徴とする基板作製方法。
  34. 前記隔置された第２のフィーチャーがフォトレジストから構成されるとともに、前記第２の可変材料は、酸に晒されて架橋を形成することができる有機組成に拡散された一以上の非有機成分を含み、前記隔置された第２のフィーチャーからの材料は酸を含み、かつ、前記第２の可変材料の変性工程は、隔置された第２のフィーチャーからの材料において、酸に晒された有機組成内に架橋を形成する工程を含むことを特徴とする請求項３３に記載の方法。
  35. 前記一以上の非有機成分は、シリコンを含むことを特徴とする請求項３４に記載の方法。
  36. 前記一以上の非有機成分は、金属を含むことを特徴とする請求項３４に記載の方法。
  37. 基板を作製する方法であって、
    基板上に隔置された第１のフィーチャーを形成する工程と、
    前記隔置された第１のフィーチャー上に第１の可変材料を堆積するとともに、前記隔置された第１のフィーチャーの側壁上に第１の変性材料を形成するように、前記隔置された第１のフィーチャーからの材料によって前記第１の可変材料を変性させる工程と、
    前記第１の可変材料の変性工程後に、前記基板から前記隔置された第１のフィーチャーを除去するとともに、前記第１の変性材料から構成される隔置された第２のフィーチャーを形成する工程と、
    前記隔置された第２のフィーチャー上に第２の可変材料を堆積するとともに、前記隔置された第２のフィーチャーの側壁上に第２の変性材料を形成し、かつ、前記第２の変性材料上の縦方向に及び第２の変性材料の間に第２の可変材料を残すように、前記隔置された第２のフィーチャーからの第１の変性材料によって前記第２の可変材料のいくつかのみ変性させる工程と、
    前記第２の可変材料の変性工程後に、前記第２の変性材料を露出するとともに隔置された第２の可変材料を形成するように、前記第２の可変材料の一部分のみを除去する工程と、
    前記隔置された第２の可変材料の形成工程後に、前記隔置された第２の可変材料の間から前記第２の変性材料をエッチングするとともに、隔置された第２の可変材料から構成される隔置された第３のフィーチャーを形成する工程と
    を具備し、前記第３のフィーチャーは前記第２のフィーチャーから間隔があけられ、更に前記方法は、
    前記隔置された第２のフィーチャー及び前記隔置された第３のフィーチャーから構成されるマスクパターンを通して基板を処理する工程を具備することを特徴とする基板作製方法。
JP2011539551A 2008-12-04 2009-11-11 基板作製方法 Active JP5618216B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/328,435 2008-12-04
US12/328,435 US8273634B2 (en) 2008-12-04 2008-12-04 Methods of fabricating substrates
PCT/US2009/063999 WO2010065251A2 (en) 2008-12-04 2009-11-11 Methods of fabricating substrates

Publications (2)

Publication Number Publication Date
JP2012511254A true JP2012511254A (ja) 2012-05-17
JP5618216B2 JP5618216B2 (ja) 2014-11-05

Family

ID=42231566

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011539551A Active JP5618216B2 (ja) 2008-12-04 2009-11-11 基板作製方法

Country Status (8)

Country Link
US (2) US8273634B2 (ja)
EP (1) EP2353174A4 (ja)
JP (1) JP5618216B2 (ja)
KR (1) KR101252966B1 (ja)
CN (1) CN102239540B (ja)
SG (1) SG171926A1 (ja)
TW (1) TWI441279B (ja)
WO (1) WO2010065251A2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012511255A (ja) * 2008-12-04 2012-05-17 マイクロン テクノロジー， インク． 基板作製方法
JP2013502726A (ja) * 2009-08-20 2013-01-24 ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド 基板のパターニング方法及びそのシステム
JP2016162942A (ja) * 2015-03-03 2016-09-05 キヤノン株式会社 形成方法
JP2018525823A (ja) * 2015-08-28 2018-09-06 マイクロン テクノロジー， インク． 導電線を含む半導体デバイス、および、導電線を含む半導体デバイスの製造方法
JP2019121750A (ja) * 2018-01-11 2019-07-22 東京エレクトロン株式会社 エッチング方法およびエッチング装置

Families Citing this family (249)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8268543B2 (en) * 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
US8039340B2 (en) 2010-03-09 2011-10-18 Micron Technology, Inc. Methods of forming an array of memory cells, methods of forming a plurality of field effect transistors, methods of forming source/drain regions and isolation trenches, and methods of forming a series of spaced trenches into a substrate
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8288083B2 (en) 2010-11-05 2012-10-16 Micron Technology, Inc. Methods of forming patterned masks
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US9385132B2 (en) * 2011-08-25 2016-07-05 Micron Technology, Inc. Arrays of recessed access devices, methods of forming recessed access gate constructions, and methods of forming isolation gate constructions in the fabrication of recessed access devices
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8741781B2 (en) * 2012-06-21 2014-06-03 Micron Technology, Inc. Methods of forming semiconductor constructions
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8765612B2 (en) * 2012-09-14 2014-07-01 Nanya Technology Corporation Double patterning process
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US9362133B2 (en) * 2012-12-14 2016-06-07 Lam Research Corporation Method for forming a mask by etching conformal film on patterned ashable hardmask
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US9005463B2 (en) 2013-05-29 2015-04-14 Micron Technology, Inc. Methods of forming a substrate opening
CN104425225A (zh) * 2013-09-04 2015-03-18 中芯国际集成电路制造(上海)有限公司 三重图形的形成方法
US9368348B2 (en) 2013-10-01 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned patterning process
US9136106B2 (en) * 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US9997405B2 (en) 2014-09-30 2018-06-12 Lam Research Corporation Feature fill with nucleation inhibition
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
KR102341458B1 (ko) 2015-04-15 2021-12-20 삼성전자주식회사 반도체 장치 제조 방법
US20160314964A1 (en) 2015-04-21 2016-10-27 Lam Research Corporation Gap fill using carbon-based films
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
KR102398664B1 (ko) * 2016-01-26 2022-05-16 삼성전자주식회사 반도체 소자의 제조 방법
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
TWI661466B (zh) * 2016-04-14 2019-06-01 日商東京威力科創股份有限公司 使用具有多種材料之一層的基板圖案化方法
US10332744B2 (en) * 2016-04-29 2019-06-25 Tokyo Electron Limited Method for patterning a substrate using a layer with multiple materials
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
KR20180070971A (ko) 2016-12-19 2018-06-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
KR102457289B1 (ko) * 2017-04-25 2022-10-21 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
TWI791689B (zh) 2017-11-27 2023-02-11 荷蘭商Ａｓｍ智慧財產控股私人有限公司 包括潔淨迷你環境之裝置
WO2019103613A1 (en) 2017-11-27 2019-05-31 Asm Ip Holding B.V. A storage device for storing wafer cassettes for use with a batch furnace
US11127594B2 (en) * 2017-12-19 2021-09-21 Tokyo Electron Limited Manufacturing methods for mandrel pull from spacers for multi-color patterning
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TWI799494B (zh) 2018-01-19 2023-04-21 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
US11482412B2 (en) 2018-01-19 2022-10-25 Asm Ip Holding B.V. Method for depositing a gap-fill layer by plasma-assisted deposition
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
CN111699278B (zh) 2018-02-14 2023-05-16 Asm Ip私人控股有限公司 通过循环沉积工艺在衬底上沉积含钌膜的方法
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
KR20190128558A (ko) 2018-05-08 2019-11-18 에이에스엠 아이피 홀딩 비.브이. 기판 상에 산화물 막을 주기적 증착 공정에 의해 증착하기 위한 방법 및 관련 소자 구조
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR20210027265A (ko) 2018-06-27 2021-03-10 에이에스엠 아이피 홀딩 비.브이. 금속 함유 재료를 형성하기 위한 주기적 증착 방법 및 금속 함유 재료를 포함하는 막 및 구조체
WO2020002995A1 (en) 2018-06-27 2020-01-02 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
JP2020096183A (ja) 2018-12-14 2020-06-18 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化ガリウムの選択的堆積を用いてデバイス構造体を形成する方法及びそのためのシステム
CN111384172B (zh) * 2018-12-29 2024-01-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
TW202405220A (zh) 2019-01-17 2024-02-01 荷蘭商Ａｓｍ Ｉｐ 私人控股有限公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
JP2020136677A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための周期的堆積方法および装置
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
KR20200102357A (ko) 2019-02-20 2020-08-31 에이에스엠 아이피 홀딩 비.브이. 3-d nand 응용의 플러그 충진체 증착용 장치 및 방법
KR102638425B1 (ko) 2019-02-20 2024-02-21 에이에스엠 아이피 홀딩 비.브이. 기판 표면 내에 형성된 오목부를 충진하기 위한 방법 및 장치
JP2020133004A (ja) 2019-02-22 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材を処理するための基材処理装置および方法
KR20200108248A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141002A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP2021015791A (ja) 2019-07-09 2021-02-12 エーエスエム アイピー ホールディング ビー．ブイ． 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
JP2021019198A (ja) 2019-07-19 2021-02-15 エーエスエム・アイピー・ホールディング・ベー・フェー トポロジー制御されたアモルファスカーボンポリマー膜の形成方法
TW202113936A (zh) 2019-07-29 2021-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於利用n型摻雜物及/或替代摻雜物選擇性沉積以達成高摻雜物併入之方法
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (ko) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 화학물질 공급원 용기를 위한 액체 레벨 센서
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TW202129060A (zh) 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 基板處理裝置、及基板處理方法
TW202115273A (zh) 2019-10-10 2021-04-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成光阻底層之方法及包括光阻底層之結構
KR20210045930A (ko) 2019-10-16 2021-04-27 에이에스엠 아이피 홀딩 비.브이. 실리콘 산화물의 토폴로지-선택적 막의 형성 방법
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
TW202125596A (zh) 2019-12-17 2021-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成氮化釩層之方法以及包括該氮化釩層之結構
KR20210080214A (ko) 2019-12-19 2021-06-30 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
TW202140135A (zh) 2020-01-06 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氣體供應總成以及閥板總成
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
KR20210095050A (ko) 2020-01-20 2021-07-30 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
KR20210100010A (ko) 2020-02-04 2021-08-13 에이에스엠 아이피 홀딩 비.브이. 대형 물품의 투과율 측정을 위한 방법 및 장치
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
TW202146715A (zh) 2020-02-17 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於生長磷摻雜矽層之方法及其系統
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Ａｓｍ Ｉｐ控股公司 專用於零件清潔的系統
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210116249A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 록아웃 태그아웃 어셈블리 및 시스템 그리고 이의 사용 방법
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
TW202146831A (zh) 2020-04-24 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法
CN113555279A (zh) 2020-04-24 2021-10-26 Asm Ip私人控股有限公司 形成含氮化钒的层的方法及包含其的结构
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
TW202147383A (zh) 2020-05-19 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
US11854806B2 (en) * 2020-05-22 2023-12-26 Tokyo Electron Limited Method for pattern reduction using a staircase spacer
KR20210145080A (ko) 2020-05-22 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 과산화수소를 사용하여 박막을 증착하기 위한 장치
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202219628A (zh) 2020-07-17 2022-05-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於光微影之結構與方法
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
TW202212623A (zh) 2020-08-26 2022-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成金屬氧化矽層及金屬氮氧化矽層的方法、半導體結構、及系統
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
KR20220049742A (ko) * 2020-10-15 2022-04-22 삼성전기주식회사 인쇄회로기판
KR20220053482A (ko) 2020-10-22 2022-04-29 에이에스엠 아이피 홀딩 비.브이. 바나듐 금속을 증착하는 방법, 구조체, 소자 및 증착 어셈블리
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
CN114639631A (zh) 2020-12-16 2022-06-17 Asm Ip私人控股有限公司 跳动和摆动测量固定装置
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6435916A (en) * 1987-07-31 1989-02-07 Hitachi Ltd Formation of fine pattern
JP2007017993A (ja) * 2006-08-22 2007-01-25 Fujitsu Ltd レジストパターン及びその製造方法、並びに、半導体装置及びその製造方法
JP2007305976A (ja) * 2006-05-09 2007-11-22 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法
JP2008072101A (ja) * 2006-09-12 2008-03-27 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法

Family Cites Families (219)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE900156A (fr) 1984-07-13 1985-01-14 Itt Ind Belgium Procede pour superposer deux couches de vernis photosensibles positifs.
US4910168A (en) 1988-05-06 1990-03-20 Mos Electronics Corporation Method to reduce silicon area for via formation
US5008207A (en) 1989-09-11 1991-04-16 International Business Machines Corporation Method of fabricating a narrow base transistor
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5013680A (en) 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5047117A (en) 1990-09-26 1991-09-10 Micron Technology, Inc. Method of forming a narrow self-aligned, annular opening in a masking layer
US5420067A (en) * 1990-09-28 1995-05-30 The United States Of America As Represented By The Secretary Of The Navy Method of fabricatring sub-half-micron trenches and holes
US5382315A (en) * 1991-02-11 1995-01-17 Microelectronics And Computer Technology Corporation Method of forming etch mask using particle beam deposition
US5372916A (en) 1991-09-12 1994-12-13 Hitachi, Ltd. X-ray exposure method with an X-ray mask comprising phase shifter sidewalls
US5703675A (en) 1992-01-17 1997-12-30 Nikon Corporation Projection-exposing apparatus with deflecting grating member
US5573837A (en) 1992-04-22 1996-11-12 Micron Technology, Inc. Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer
US5254218A (en) 1992-04-22 1993-10-19 Micron Technology, Inc. Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer
US5386132A (en) 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
JP3270227B2 (ja) 1993-05-26 2002-04-02 富士写真フイルム株式会社 電動巻き上げ装置
US5429988A (en) * 1994-06-13 1995-07-04 United Microelectronics Corporation Process for producing high density conductive lines
KR970007173B1 (ko) 1994-07-14 1997-05-03 현대전자산업 주식회사 미세패턴 형성방법
DE19526011C1 (de) 1995-07-17 1996-11-28 Siemens Ag Verfahren zur Herstellung von sublithographischen Ätzmasken
US5905279A (en) 1996-04-09 1999-05-18 Kabushiki Kaisha Toshiba Low resistant trench fill for a semiconductor device
US7064376B2 (en) 1996-05-24 2006-06-20 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
JP2006245625A (ja) 1997-06-20 2006-09-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
TW454339B (en) 1997-06-20 2001-09-11 Hitachi Ltd Semiconductor integrated circuit apparatus and its fabricating method
US6207523B1 (en) 1997-07-03 2001-03-27 Micron Technology, Inc. Methods of forming capacitors DRAM arrays, and monolithic integrated circuits
US6063688A (en) 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
KR100247862B1 (ko) 1997-12-11 2000-03-15 윤종용 반도체 장치 및 그 제조방법
US6087263A (en) 1998-01-29 2000-07-11 Micron Technology, Inc. Methods of forming integrated circuitry and integrated circuitry structures
US6605541B1 (en) 1998-05-07 2003-08-12 Advanced Micro Devices, Inc. Pitch reduction using a set of offset masks
US6140217A (en) 1998-07-16 2000-10-31 International Business Machines Corporation Technique for extending the limits of photolithography
US6303272B1 (en) 1998-11-13 2001-10-16 International Business Machines Corporation Process for self-alignment of sub-critical contacts to wiring
EP1039533A3 (en) 1999-03-22 2001-04-04 Infineon Technologies North America Corp. High performance dram and method of manufacture
ES2395257T3 (es) * 1999-04-26 2013-02-11 Societe des Produits Nestlé S.A. Concentrado de café blanqueado
US6667502B1 (en) 1999-08-31 2003-12-23 Micron Technology, Inc. Structurally-stabilized capacitors and method of making of same
US6967140B2 (en) 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
KR100620651B1 (ko) 2000-06-22 2006-09-13 주식회사 하이닉스반도체 반도체 소자의 미세패턴 제조방법
US6339241B1 (en) 2000-06-23 2002-01-15 International Business Machines Corporation Structure and process for 6F2 trench capacitor DRAM cell with vertical MOSFET and 3F bitline pitch
KR100340879B1 (ko) 2000-06-29 2002-06-20 박종섭 반도체 소자의 미세 패턴 형성방법 및 이를 이용한 게이트 전극 형성방법
US6429123B1 (en) * 2000-10-04 2002-08-06 Vanguard International Semiconductor Corporation Method of manufacturing buried metal lines having ultra fine features
JP3406302B2 (ja) 2001-01-16 2003-05-12 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置の製造方法および半導体装置
US6580136B2 (en) 2001-01-30 2003-06-17 International Business Machines Corporation Method for delineation of eDRAM support device notched gate
US6383952B1 (en) 2001-02-28 2002-05-07 Advanced Micro Devices, Inc. RELACS process to double the frequency or pitch of small feature formation
CA2340985A1 (en) 2001-03-14 2002-09-14 Atmos Corporation Interleaved wordline architecture
US6545904B2 (en) 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array
US6627524B2 (en) 2001-06-06 2003-09-30 Micron Technology, Inc. Methods of forming transistor gates; and methods of forming programmable read-only memory constructions
US20030008968A1 (en) 2001-07-05 2003-01-09 Yoshiki Sugeta Method for reducing pattern dimension in photoresist layer
US6590817B2 (en) 2001-07-23 2003-07-08 Micron Technology, Inc. 6F2 DRAM array with apparatus for stress testing an isolation gate and method
DE10142590A1 (de) 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße
US6951822B2 (en) 2001-09-28 2005-10-04 Infineon Technologies North America Corp. Method for forming inside nitride spacer for deep trench device DRAM cell
KR100843888B1 (ko) 2001-12-14 2008-07-03 주식회사 하이닉스반도체 Ｒｅｌａｃｓ 물질을 이용하여 식각 내성이 향상된포토레지스트 패턴을 형성하는 방법
KR100569536B1 (ko) 2001-12-14 2006-04-10 주식회사 하이닉스반도체 Ｒｅｌａｃｓ 물질을 이용하여 패턴 붕괴를 방지하는 방법
KR20030056601A (ko) 2001-12-28 2003-07-04 주식회사 하이닉스반도체 플래시 메모리 소자의 소스 라인 형성 방법
US6638441B2 (en) 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
US6548401B1 (en) 2002-01-23 2003-04-15 Micron Technology, Inc. Semiconductor processing methods, and semiconductor constructions
JP2003234279A (ja) 2002-02-08 2003-08-22 Sony Corp レジストパターンの形成方法、半導体装置の製造方法およびレジストパターンの形成装置
JP3976598B2 (ja) 2002-03-27 2007-09-19 Ｎｅｃ液晶テクノロジー株式会社 レジスト・パターン形成方法
KR20030089063A (ko) 2002-05-16 2003-11-21 주식회사 하이닉스반도체 포토레지스트 패턴 형성방법
US6734107B2 (en) 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US6774051B2 (en) 2002-06-12 2004-08-10 Macronix International Co., Ltd. Method for reducing pitch
US6548385B1 (en) * 2002-06-12 2003-04-15 Jiun-Ren Lai Method for reducing pitch between conductive features, and structure formed using the method
US6756619B2 (en) 2002-08-26 2004-06-29 Micron Technology, Inc. Semiconductor constructions
US6566280B1 (en) 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
US7205598B2 (en) 2002-08-29 2007-04-17 Micron Technology, Inc. Random access memory device utilizing a vertically oriented select transistor
JP2004134574A (ja) 2002-10-10 2004-04-30 Renesas Technology Corp 半導体装置の製造方法
JP2004177952A (ja) 2002-11-20 2004-06-24 Rohm & Haas Electronic Materials Llc 多層フォトレジスト系
KR20040057582A (ko) 2002-12-26 2004-07-02 주식회사 하이닉스반도체 듀얼 다마신 구조를 갖는 미세 패턴 형성 방법
US6916594B2 (en) 2002-12-30 2005-07-12 Hynix Semiconductor Inc. Overcoating composition for photoresist and method for forming photoresist pattern using the same
JP2004247399A (ja) 2003-02-12 2004-09-02 Renesas Technology Corp 半導体装置の製造方法
KR100540475B1 (ko) 2003-04-04 2006-01-10 주식회사 하이닉스반도체 미세 패턴 형성이 가능한 반도체 장치 제조 방법
JP4287383B2 (ja) 2003-05-09 2009-07-01 富士通株式会社 レジストの加工方法及び半導体装置の製造方法
US6905975B2 (en) 2003-07-03 2005-06-14 Micron Technology, Inc. Methods of forming patterned compositions
US7230292B2 (en) 2003-08-05 2007-06-12 Micron Technology, Inc. Stud electrode and process for making same
US7125781B2 (en) 2003-09-04 2006-10-24 Micron Technology, Inc. Methods of forming capacitor devices
US7067385B2 (en) 2003-09-04 2006-06-27 Micron Technology, Inc. Support for vertically oriented capacitors during the formation of a semiconductor device
US7030008B2 (en) 2003-09-12 2006-04-18 International Business Machines Corporation Techniques for patterning features in semiconductor devices
US7033735B2 (en) 2003-11-17 2006-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Water soluble negative tone photoresist
JP4143023B2 (ja) 2003-11-21 2008-09-03 株式会社東芝 パターン形成方法および半導体装置の製造方法
US7049652B2 (en) 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
US7023069B2 (en) 2003-12-19 2006-04-04 Third Dimension (3D) Semiconductor, Inc. Method for forming thick dielectric regions using etched trenches
KR100554514B1 (ko) 2003-12-26 2006-03-03 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
US7037840B2 (en) 2004-01-26 2006-05-02 Micron Technology, Inc. Methods of forming planarized surfaces over semiconductor substrates
US7354847B2 (en) 2004-01-26 2008-04-08 Taiwan Semiconductor Manufacturing Company Method of trimming technology
US6864184B1 (en) 2004-02-05 2005-03-08 Advanced Micro Devices, Inc. Method for reducing critical dimension attainable via the use of an organic conforming layer
KR100781538B1 (ko) 2004-02-07 2007-12-03 삼성전자주식회사 성능이 향상된 멀티 게이트 트랜지스터용 액티브 구조의제조 방법, 이에 의해 제조된 액티브 구조 및 멀티 게이트트랜지스터
JP2005243681A (ja) 2004-02-24 2005-09-08 Tokyo Electron Ltd 膜改質方法、膜改質装置及びスリミング量の制御方法
US7390750B1 (en) 2004-03-23 2008-06-24 Cypress Semiconductor Corp. Method of patterning elements within a semiconductor topography
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US20050272220A1 (en) 2004-06-07 2005-12-08 Carlo Waldfried Ultraviolet curing process for spin-on dielectric materials used in pre-metal and/or shallow trench isolation applications
US7132333B2 (en) 2004-09-10 2006-11-07 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
US7521378B2 (en) 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
DE102004034572B4 (de) * 2004-07-17 2008-02-28 Infineon Technologies Ag Verfahren zum Herstellen einer Struktur auf der Oberfläche eines Substrats
US7387939B2 (en) 2004-07-19 2008-06-17 Micron Technology, Inc. Methods of forming semiconductor structures and capacitor devices
US7202127B2 (en) 2004-08-27 2007-04-10 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7439152B2 (en) 2004-08-27 2008-10-21 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
KR100640587B1 (ko) 2004-09-23 2006-11-01 삼성전자주식회사 반도체 소자 제조용 마스크 패턴 및 그 형성 방법과 미세패턴을 가지는 반도체 소자의 제조 방법
CN100438040C (zh) 2004-10-14 2008-11-26 茂德科技股份有限公司 动态随机存取存储器的结构
US7595141B2 (en) 2004-10-26 2009-09-29 Az Electronic Materials Usa Corp. Composition for coating over a photoresist pattern
US7298004B2 (en) 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production
US7320911B2 (en) 2004-12-06 2008-01-22 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7390616B2 (en) 2005-01-12 2008-06-24 International Business Machines Corporation Method for post lithographic critical dimension shrinking using post overcoat planarization
US7887387B2 (en) * 2005-03-14 2011-02-15 Originates, Inc. Stuffed toy with removable and replaceable stuffing, and method for use thereof
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7390746B2 (en) 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7557015B2 (en) 2005-03-18 2009-07-07 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7981595B2 (en) 2005-03-23 2011-07-19 Asml Netherlands B.V. Reduced pitch multiple exposure process
US7166533B2 (en) 2005-04-08 2007-01-23 Infineon Technologies, Ag Phase change memory cell defined by a pattern shrink material process
KR100674970B1 (ko) 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
EP1880410A2 (en) 2005-05-13 2008-01-23 Sachem, Inc. Selective wet etching of oxides
US7517753B2 (en) 2005-05-18 2009-04-14 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7544563B2 (en) 2005-05-18 2009-06-09 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
KR100732289B1 (ko) 2005-05-30 2007-06-25 주식회사 하이닉스반도체 반도체 소자의 미세 콘택 형성방법
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7541632B2 (en) 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
JP4197691B2 (ja) 2005-06-21 2008-12-17 株式会社東芝 半導体装置の製造方法
US7459362B2 (en) 2005-06-27 2008-12-02 Micron Technology, Inc. Methods of forming DRAM arrays
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
KR100640657B1 (ko) 2005-07-25 2006-11-01 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US7776715B2 (en) 2005-07-26 2010-08-17 Micron Technology, Inc. Reverse construction memory cell
US7291560B2 (en) 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7199005B2 (en) 2005-08-02 2007-04-03 Micron Technology, Inc. Methods of forming pluralities of capacitors
TWI264058B (en) 2005-08-09 2006-10-11 Powerchip Semiconductor Corp Method of correcting mask pattern and method of forming the same
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7557032B2 (en) 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7262135B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Methods of forming layers
KR101200938B1 (ko) 2005-09-30 2012-11-13 삼성전자주식회사 반도체 장치의 패턴 형성 방법
US7265059B2 (en) 2005-09-30 2007-09-04 Freescale Semiconductor, Inc. Multiple fin formation
US20070085152A1 (en) 2005-10-14 2007-04-19 Promos Technologies Pte.Ltd. Singapore Reduced area dynamic random access memory (DRAM) cell and method for fabricating the same
US7696101B2 (en) 2005-11-01 2010-04-13 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
US7768055B2 (en) 2005-11-30 2010-08-03 International Business Machines Corporation Passive components in the back end of integrated circuits
US7390749B2 (en) 2005-11-30 2008-06-24 Lam Research Corporation Self-aligned pitch reduction
KR100784062B1 (ko) 2006-01-20 2007-12-10 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR100672123B1 (ko) 2006-02-02 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR100703985B1 (ko) 2006-02-17 2007-04-09 삼성전자주식회사 반도체 소자의 제조 방법
US7745339B2 (en) 2006-02-24 2010-06-29 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device
KR100694412B1 (ko) 2006-02-24 2007-03-12 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7759253B2 (en) 2006-08-07 2010-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method and material for forming a double exposure lithography pattern
JP4801477B2 (ja) 2006-03-24 2011-10-26 富士通株式会社 レジスト組成物、レジストパターンの形成方法、半導体装置及びその製造方法
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US7557013B2 (en) 2006-04-10 2009-07-07 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8158333B2 (en) 2006-04-11 2012-04-17 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device
JP2007294511A (ja) 2006-04-21 2007-11-08 Tdk Corp レジストパターンの形成方法、薄膜パターンの形成方法及びマイクロデバイスの製造方法
US8003310B2 (en) 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7429533B2 (en) 2006-05-10 2008-09-30 Lam Research Corporation Pitch reduction
US7537866B2 (en) 2006-05-24 2009-05-26 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7709341B2 (en) 2006-06-02 2010-05-04 Micron Technology, Inc. Methods of shaping vertical single crystal silicon walls and resulting structures
US7625776B2 (en) 2006-06-02 2009-12-01 Micron Technology, Inc. Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon
US7628932B2 (en) 2006-06-02 2009-12-08 Micron Technology, Inc. Wet etch suitable for creating square cuts in si
KR100801078B1 (ko) 2006-06-29 2008-02-11 삼성전자주식회사 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그제조 방법
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
KR100843870B1 (ko) 2006-07-14 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
JP4724072B2 (ja) 2006-08-17 2011-07-13 富士通株式会社 レジストパターンの形成方法、半導体装置及びその製造方法
US7521371B2 (en) 2006-08-21 2009-04-21 Micron Technology, Inc. Methods of forming semiconductor constructions having lines
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
KR100761857B1 (ko) 2006-09-08 2007-09-28 삼성전자주식회사 반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체소자의 제조방법
JP4352068B2 (ja) * 2006-09-08 2009-10-28 株式会社東芝 露光方法及び半導体装置の製造方法
US7790357B2 (en) 2006-09-12 2010-09-07 Hynix Semiconductor Inc. Method of forming fine pattern of semiconductor device
KR100855845B1 (ko) 2006-09-12 2008-09-01 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US8129289B2 (en) 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2
US7902081B2 (en) 2006-10-11 2011-03-08 Micron Technology, Inc. Methods of etching polysilicon and methods of forming pluralities of capacitors
US7553760B2 (en) 2006-10-19 2009-06-30 International Business Machines Corporation Sub-lithographic nano interconnect structures, and method for forming same
KR20080038963A (ko) 2006-10-31 2008-05-07 주식회사 하이닉스반도체 콘택을 갖는 반도체소자의 제조방법
KR100771891B1 (ko) 2006-11-10 2007-11-01 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
US8148052B2 (en) 2006-11-14 2012-04-03 Nxp B.V. Double patterning for lithography to increase feature spatial density
US20080113483A1 (en) 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
US20080120900A1 (en) * 2006-11-29 2008-05-29 Femo Operations, Lp Systems and Methods for Repelling and/or Killing Pests Using Mulch
US7807575B2 (en) 2006-11-29 2010-10-05 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices
WO2008070060A2 (en) 2006-12-06 2008-06-12 Fujifilm Electronic Materials U.S.A., Inc. Device manufacturing process utilizing a double pattering process
US7786016B2 (en) 2007-01-11 2010-08-31 Micron Technology, Inc. Methods of uniformly removing silicon oxide and a method of removing a sacrificial oxide
US8236592B2 (en) 2007-01-12 2012-08-07 Globalfoundries Inc. Method of forming semiconductor device
US7842616B2 (en) 2007-01-22 2010-11-30 Advanced Technology Development Facility, Inc. Methods for fabricating semiconductor structures
US7741015B2 (en) 2007-02-16 2010-06-22 Shin-Etsu Chemical Co., Ltd. Patterning process and resist composition
US7785962B2 (en) 2007-02-26 2010-08-31 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7790360B2 (en) 2007-03-05 2010-09-07 Micron Technology, Inc. Methods of forming multiple lines
US8083953B2 (en) 2007-03-06 2011-12-27 Micron Technology, Inc. Registered structure formation via the application of directed thermal energy to diblock copolymer films
KR100880323B1 (ko) 2007-05-11 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US20080292991A1 (en) 2007-05-24 2008-11-27 Advanced Micro Devices, Inc. High fidelity multiple resist patterning
US7709390B2 (en) 2007-05-31 2010-05-04 Micron Technology, Inc. Methods of isolating array features during pitch doubling processes and semiconductor device structures having isolated array features
KR100886219B1 (ko) 2007-06-07 2009-02-27 삼성전자주식회사 자기정렬된 이중 패터닝을 채택하는 미세 패턴 형성 방법
KR101101785B1 (ko) 2007-06-08 2012-01-05 도쿄엘렉트론가부시키가이샤 패터닝 방법
US7682924B2 (en) 2007-08-13 2010-03-23 Micron Technology, Inc. Methods of forming a plurality of capacitors
JP2009049338A (ja) 2007-08-23 2009-03-05 Toshiba Corp 半導体装置及びその製造方法
US20090074958A1 (en) 2007-09-13 2009-03-19 Dequan Xiao Polymeric nanocompositions comprising self-assembled organic quantum dots
DE102007052050B4 (de) 2007-10-31 2010-04-08 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement und Verfahren zum Erhöhen der Ätzselektivität während der Strukturierung einer Kontaktstruktur des Halbleiterbauelements
KR100874433B1 (ko) 2007-11-02 2008-12-17 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR20090050699A (ko) 2007-11-16 2009-05-20 주식회사 동부하이텍 미세 패턴 제조 방법 및 반도체 소자의 제조 방법
US8530147B2 (en) 2007-11-21 2013-09-10 Macronix International Co., Ltd. Patterning process
US7851135B2 (en) 2007-11-30 2010-12-14 Hynix Semiconductor Inc. Method of forming an etching mask pattern from developed negative and positive photoresist layers
US8083958B2 (en) 2007-12-05 2011-12-27 International Business Machines Corporation Patterning method using a combination of photolithography and copolymer self-assemblying lithography techniques
JP2009194196A (ja) 2008-02-15 2009-08-27 Nec Electronics Corp 半導体装置の製造方法および半導体装置
US7906031B2 (en) 2008-02-22 2011-03-15 International Business Machines Corporation Aligning polymer films
US7713818B2 (en) 2008-04-11 2010-05-11 Sandisk 3D, Llc Double patterning method
US8440576B2 (en) 2008-04-25 2013-05-14 Macronix International Co., Ltd. Method for pitch reduction in integrated circuit fabrication
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
JP2009289974A (ja) 2008-05-29 2009-12-10 Toshiba Corp 半導体装置の製造方法
US7759193B2 (en) 2008-07-09 2010-07-20 Micron Technology, Inc. Methods of forming a plurality of capacitors
US20100021573A1 (en) 2008-07-22 2010-01-28 Michael J Gonzalez Compositions and methods for the prevention of cardiovascular disease
US8158335B2 (en) 2008-09-15 2012-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. High etch resistant material for double patterning
JP2010087301A (ja) 2008-09-30 2010-04-15 Toshiba Corp 半導体装置の製造方法
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
JP5606019B2 (ja) 2009-07-21 2014-10-15 株式会社東芝 電力用半導体素子およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6435916A (en) * 1987-07-31 1989-02-07 Hitachi Ltd Formation of fine pattern
JP2007305976A (ja) * 2006-05-09 2007-11-22 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法
JP2007017993A (ja) * 2006-08-22 2007-01-25 Fujitsu Ltd レジストパターン及びその製造方法、並びに、半導体装置及びその製造方法
JP2008072101A (ja) * 2006-09-12 2008-03-27 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012511255A (ja) * 2008-12-04 2012-05-17 マイクロン テクノロジー， インク． 基板作製方法
JP2013502726A (ja) * 2009-08-20 2013-01-24 ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド 基板のパターニング方法及びそのシステム
JP2016162942A (ja) * 2015-03-03 2016-09-05 キヤノン株式会社 形成方法
JP2018525823A (ja) * 2015-08-28 2018-09-06 マイクロン テクノロジー， インク． 導電線を含む半導体デバイス、および、導電線を含む半導体デバイスの製造方法
US10811355B2 (en) 2015-08-28 2020-10-20 Micron Technology, Inc. Methods of forming semiconductor devices
JP2019121750A (ja) * 2018-01-11 2019-07-22 東京エレクトロン株式会社 エッチング方法およびエッチング装置

Also Published As

Publication number Publication date
TW201030894A (en) 2010-08-16
US8603884B2 (en) 2013-12-10
SG171926A1 (en) 2011-07-28
KR101252966B1 (ko) 2013-04-15
KR20110099286A (ko) 2011-09-07
EP2353174A4 (en) 2013-05-01
US8273634B2 (en) 2012-09-25
TWI441279B (zh) 2014-06-11
JP5618216B2 (ja) 2014-11-05
WO2010065251A3 (en) 2010-08-12
US20120322269A1 (en) 2012-12-20
US20100144150A1 (en) 2010-06-10
CN102239540B (zh) 2014-11-19
EP2353174A2 (en) 2011-08-10
WO2010065251A2 (en) 2010-06-10
CN102239540A (zh) 2011-11-09

Similar Documents

Publication Publication Date Title
JP5618216B2 (ja) 基板作製方法
JP5418924B2 (ja) 基板作製方法
JP5418923B2 (ja) 基板作製方法
US7709396B2 (en) Integral patterning of large features along with array using spacer mask patterning process flow
TW200935497A (en) Method for forming high density patterns
US20140162458A1 (en) Methods of Forming A Pattern On A Substrate
KR20080094403A (ko) 반도체 소자의 하드마스크 형성 방법 및 이를 이용한 패턴형성 방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121128

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130226

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130226

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130311

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130423

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130423

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131210

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20140310

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140310

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140826

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140904

R150 Certificate of patent or registration of utility model

Ref document number: 5618216

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250