JP2012511255A - 基板作製方法 - Google Patents

基板作製方法 Download PDF

Info

Publication number
JP2012511255A
JP2012511255A JP2011539552A JP2011539552A JP2012511255A JP 2012511255 A JP2012511255 A JP 2012511255A JP 2011539552 A JP2011539552 A JP 2011539552A JP 2011539552 A JP2011539552 A JP 2011539552A JP 2012511255 A JP2012511255 A JP 2012511255A
Authority
JP
Japan
Prior art keywords
spaced
features
feature
substrate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011539552A
Other languages
English (en)
Other versions
JP5418924B2 (ja
Inventor
イー． シルス，スコット
エス． サンデュ，ガーテ
ジェイ． ドゥビリエ，アントン
Original Assignee
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
Publication of JP2012511255A publication Critical patent/JP2012511255A/ja
Application granted granted Critical
Publication of JP5418924B2 publication Critical patent/JP5418924B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

本発明の基板作製方法は、基板上に隔置された第１のフィーチャーを形成する工程を含む。隔置された第１のフィーチャーの側壁上に変性材料を形成するように、可変材料が隔置された第１のフィーチャーの上に堆積されるとともに、可変材料は、隔置された第１のフィーチャーからの材料により変性させられる。第１の材料は、変性材料の上に堆積され、変性材料の組成と異なる組成からなる。第１の材料は、変性材料を露出するようにエッチングされ、第１の材料から構成される隔置された第２のフィーチャーは、変性材料の側壁上に形成される。次に、変性材料は、隔置された第２のフィーチャー及び隔置された第１のフィーチャーの間からエッチングされる。基板は、隔置された第１のフィーチャー及び隔置された第２のフィーチャーから構成されるマスクパターンを通して処理される。他の実施形態が開示されている。
【選択図】図９

Description

本明細書に開示した実施形態は基板作製方法に関し、例えば集積回路作製に利用することができるような基板作製方法に関する。
集積回路は一般に、シリコンウェーハまたは他の半導体材料等の半導体基板上に形成される。一般に、半導体、導体、または絶縁体のいずれかの材料からなる様々な層は、集積回路を形成するのに用いられる。例示として、様々な材料は、ドープされ、イオン注入され、エッチングされ、成長させられる等、様々な工程が用いられている。半導体処理における永続的な目標は、個々の電子構成要素のサイズを縮小するよう努力し続けることであり、それによって、より小さく、より高密度な集積回路を可能にする。
半導体基板のパターニング及び加工の一技術は、フォトリソグラフィーである。このような技術は、フォトレジストとして公知のパターニング可能なマスキング層の堆積を含む。このような材料は、特定の溶剤における溶解度を変えるように処理することができ、それによって、基板上にパターンを形成するのにすぐに用いることができる。例えば、フォトレジスト層部は、マスクまたはレチクル等の放射線パターニングツールの開口部を通して光化学エネルギーにさらされることができ、堆積した状態における溶解度に比べて、露出していない領域に対する露出した領域の溶剤溶解度を変えることができる。その後、露出した領域または露出していない領域を、フォトレジストタイプに応じて除去することができ、それによって、基板上にフォトレジストのマスキングパターンを残すことができる。マスクされた部分の隣の、下部に横たわる基板の隣接領域は、例えば、エッチングまたはイオン注入によって処理することができ、マスキング材料に隣接する基板に対して所望の加工をもたらすことができる。ある例においては、非放射線感受性マスキング材料を含む複数の異なるフォトレジスト層、及び／またはフォトレジストの組み合わせが利用される。
フィーチャー（ｆｅａｔｕｒｅ）のサイズの継続的な縮小は、フィーチャーを形成するのに用いた技術に対して更なる大きな要求を提起している。例えば、フォトリソグラフィーは、導電配線等のパターン化されたフィーチャーを形成するのに一般的に用いられている。「ピッチ」と一般的に呼ばれる概念は、それに近接する間隔に結び付いたフィーチャーサイズを表すのに用いられることができる。ピッチは、直線断面内の繰り返しパターンの隣り合う２つのフィーチャーにおける同一点間の距離として定義されてもよく、それによって、フィーチャーの最大幅及び次のフィーチャーに近接する間隔を含むことができる。しかしながら、光学及び光、または放射線波長等の要素のため、フォトリソグラフィー技術は、特定のフォトリソグラフィー技術がフィーチャーを確実に形成することができない最小ピッチを持つ傾向がある。それゆえ、フォトリソグラフィー技術の最小ピッチは、フォトリソグラフィーを用いて継続的にフィーチャーのサイズを縮小する際の障害となっている。
ピッチ倍加またはピッチ増倍は、最小ピッチを超えるフォトリソグラフィー技術の可能性を伸ばす１つの提案された方法である。このような方法は一般に、フォトリソグラフィー・フィーチャーの可能な最小サイズの厚さよりも小さい横方向の厚さを持つようにスペーサー形成層を堆積することによって、フォトリソグラフィーの最小解像度より狭いフィーチャーを形成する。スペーサー形成層は、一般に二次リソグラフィー・フィーチャーを形成するように異方的にエッチングされ、それから、フォトリソグラフィー・フィーチャーの最小サイズで形成されたフィーチャーが基板からエッチングされる。
ピッチが実際に二等分されるこのような技術を用いて、このようにピッチを縮小することは従来からピッチ「倍加」と呼ばれる。より一般的に、「ピッチ増倍」は、２倍以上のピッチの増加、及び整数以外の分数値の増加も包含する。それゆえ、従来から、ある要素によるピッチの「増倍」は、実際、その要素によってピッチを減少させることを含む。
図１は、本発明の実施形態に係る処理における基板を示す断面図である。 図２は、図１の処理工程前の処理工程における図１の基板を示す図である。 図３は、図１に示した処理工程後の処理工程における図１の基板を示す図である。 図４は、図３に示した処理工程後の処理工程における図３の基板を示す図である。 図５は、図４に示した処理工程後の処理工程における図４の基板を示す図である。 図６は、図５に示した処理工程後の処理工程における図５の基板を示す図である。 図７は、図６に示した処理工程後の処理工程における図６の基板を示す図である。 図８は、図７に示した処理工程後の処理工程における図７の基板を示す図である。 図９は、図８に示した処理工程後の処理工程における図８の基板を示す図である。 図１０は、本発明の実施形態に係る処理における他の基板を示す断面図である。 図１１は、図１０に示した処理工程後の処理工程における図１０の基板を示す図である。 図１２は、図１１に示した処理工程後の処理工程における図１１の基板を示す図である。 図１３は、図１２に示した処理工程後の処理工程における図１２の基板を示す図である。 図１４は、図１３に示した処理工程後の処理工程における図１３の基板を示す図である。 図１５は、図１４に示した処理工程後の処理工程における図１４の基板を示す図である。 図１６は、図１５に示した処理工程後の処理工程における図１５の基板を概略的に示す図である。 図１７は、図１６に示した処理工程後の処理工程における図１６の基板を示す図である。 図１８は、本発明の実施形態に係る処理における他の基板を示す断面図である。 図１９は、図１８に示した処理工程後の処理工程における図１８の基板を示す図である。 図２０は、図１９に示した処理工程後の処理工程における図１９の基板を示す図である。 図２１は、図２０に示した処理工程後の処理工程における図２０の基板を示す図である。 図２２は、図２１に示した処理工程後の処理工程における図２１の基板を示す図である。 図２３は、図２２に示した処理工程後の処理工程における図２２の基板を示す図である。 図２４は、図２３に示した処理工程後の処理工程における図２３の基板を示す図である。 図２５は、図２４に示した処理工程後の処理工程における図２４の基板を示す図である。 図２６は、本発明の実施形態に係る処理における他の基板を示す断面図である。 図２７は、図２６に示した処理工程後の処理工程における図２６の基板を示す図である。 図２８は、本発明の実施形態に係る処理における他の基板を示す断面図である。 図２９は、図２８に示した処理工程後の処理工程における図２８の基板を示す図である。 図３０は、図２９に示した処理工程後の処理工程における図２９の基板を示す図である。 図３１は、図３０に示した処理工程後の処理工程における図３０の基板を示す図である。 図３２は、図３１に示した処理工程後の処理工程における図３１の基板を示す図である。 図３３は、本発明の実施形態に係る処理における他の基板を示す断面図である。 図３４は、図３３に示した処理工程後の処理工程における図３３の基板を示す図である。 図３５は、図３４に示した処理工程後の処理工程における図３４の基板を示す図である。
本発明による基板作製方法の、例えば集積回路形成におけるいくつかの実施形態は、最初に図１〜図９を参照して記載される。図１を参照すると、例えば半導体基板等の基板は、全体に参照番号１０で示される。本明細書の文脈において、用語「半導体基板」または「半導体性基板」は、半導体材料から構成される任意の構造物を意味し、半導体材料は特に限定されるものではないが、半導体ウェーハ（単独、またはその上にある他の材料から構成されている組み立て品）等のバルク半導体材料、及び半導体材料層（単独、または他の材料から構成されている組み立て品）を含む。用語「基板」は、任意の支持構造体について総称するものであり、特に制限されるものではないが、上記の半導体基板を含む。
基板１０は、その上に形成されたマスクパターンを通して最後に処理される材料１２から構成されるように示されている。材料１２は、均質なものであってもよく、または、例えば、複数の異なる構成領域及び／または複数の異なる構成層から構成されている非均質なものであってもよい。隔置された第１のフィーチャー１４は、基板１２の上に形成されている。任意の適切な材料が企図され、均質または非均質のいずれでもよい。本明細書の文脈において、「隔置された（ｓｐａｃｅｄ）」とは、垂直方向または他の方向とは対照的な水平方向について言及するものである。隔置された第１のフィーチャー１４は、例えば、フォトレジスト（単一パターンまたは多重パターンのリソグラフィーの結果から、ポジティブ、ネガティブ、またはデュアルトーンレジストのいずれか）を用いてフォトリソグラフィーパターニングで、任意の既存の方式または開発中の方式によってパターン化され／形成されてもよい。更に、隔置された第１のフィーチャー１４は、以下に記載する任意の技術によって形成されてもよい。一実施例において、隔置されたフィーチャー１４は、例えば、トップダウン図（図示せず）に見られるような少なくとも基板の一部の上に互いに平行に走るように、伸張した線状になっていてもよい。
更に一実施形態において、隔置された第１のフィーチャー１４は、より幅の広いフィーチャーを水平方向にエッチング／トリミングした結果であってもよい。例えば、図２は、図１の処理工程に先行した処理工程における基板１０を示す。このような基板１０は、例えば、フォトレジストを含んでなるか、実質的にフォトレジストからなるか、又はフォトレジストのみからなる隔置されたマスクフィーチャー１６から構成されているように示され、ピッチ“Ｐ”の繰り返しパターンで基板１２の上に作製されている。ピッチＰは、基板１０が作製されたフォトリソグラフィーの最小解像度に等しくてもよく、最小解像度より大きくてもよく、または最小解像度より小さくてもよい。いずれにせよ、図２の隔置されたマスクフィーチャー１６は、隔置された第１のフィーチャー１４から構成される図１の構造例を作り出すそれぞれの幅を減少するように、水平方向にトリミングされている。このように、隔置されたマスクフィーチャー１６の側部及び上部から、材料を近似的に等しく除去する等方性エッチングによって行われてもよい。または、隔置されたマスクフィーチャー１６の横方向からそれぞれの上部より大きく材料をエッチングする傾向がある化学的性質及び条件が用いられてもよい。または、隔置されたマスクフィーチャー１６の上部から横方向側よりも大きくエッチングする傾向がある化学的性質及び条件が用いられてもよい。
例えば、図１によって示した構造は、導電的に連結された反応装置内で、図２の基板をプラズマエッチングすることによって得ることができる。隔置されたマスクフィーチャー１６がフォトレジスト及び／または他の有機物で構成される材料である場合の実質的に等方性エッチングを達成するエッチングパラメータの例としては、約２ｍＴｏｒｒから約５０ｍＴｏｒｒまでの圧力、約０℃から約１１０℃までの基板温度と、約１５０ワットから約５００ワットまでの電力、及び、約２５ボルト以上の偏向電圧がある。エッチングガスの例としては、約２０ｓｃｃｍから約１００ｓｃｃｍまでのＣｌ２と、約１０ｓｃｃｍから約５０ｓｃｃｍまでのＯ２との組み合わせがある。隔置されたマスクフィーチャー１６の材料がフォトレジストから構成される場合、１秒当たり約０．２ナノメーターから１秒当たり約３ナノメーターの割合でマスク１６を等方的にエッチングする。このようなエッチングの例が実質的に等方性である一方で、より大きな隔置されたマスクフィーチャーの水平方向のエッチングは、単一の上面のみと比べて二側面が水平方向に露出するように起こる。
水平方向のエッチングが垂直方向のエッチングよりも多く望まれる場合、導電的に連結された反応装置のパラメータ範囲の例には、約２ｍＴｏｒｒから約２０ｍＴｏｒｒまでの圧力、約１５０ワットから約５００ワットまでの電力、約２５ボルト以下の偏向電圧、約０℃から約１１０℃までの基板温度、約２０ｓｃｃｍから約１００ｓｃｃｍまでのＣｌ２量及び／またはＨＢｒ量、約５ｓｃｃｍから約２０ｓｃｃｍまでのＯ２量、及び、約８０ｓｃｃｍから約１２０ｓｃｃｍまでのＣＦ４量が含まれる。
定められたエッチングでは、例えば、等しい高さで幅の減少に至るか、または、より高くなって幅の減少に至るかのいずれかになるように、隔置されたマスクフィーチャーの側部よりも上部から多くを除去することが望ましい。水平方向と反対に垂直方向におけるエッチングの割合をより大きくするパラメータの例には、約２ｍＴｏｒｒから約２０ｍＴｏｒｒまでの圧力、約０℃から約１００℃までの温度、約１５０ワットから約３００ワットまでの電力、約２００ボルト以上の偏向電圧、約２０ｓｃｃｍから約１００ｓｃｃｍまでのＣｌ２及び／またはＨＢｒ量、約１０ｓｃｃｍから約２０ｓｃｃｍまでのＯ２量が含まれる。
図１及び図２に例示した実施形態は、示した断面においてそれぞれのフィーチャーが互いに等しい形状及び幅を持ち、それらの間隔も同様に等しいことを示している。しかしながら、このようなことは、この実施形態または他の実施形態において必要とされるわけではない。しかしながら、このようなことは、この実施形態または他の実施形態において必要とされるわけではない。
図３を参照すると、可変材料１８は、隔置された第１のフィーチャー１４の上に形成されている。可変材料１８は、インターフェースを形成する所定の材料と選択的にまたは均等に相互作用する。可変材料１８は、（例えば、図示したような）予めパターン化された表面上に鋳造されてもよく、コンフォーマルであっても、非コンフォーマルであってもよい。スピン鋳造、ディップ鋳造、ドロップ鋳造、または類似の鋳造を経て鋳造するステップが例として挙げられる。可変材料は、隔置された第１のフィーチャーの側壁上に変性材料を形成するように、隔置された第１のフィーチャーからの材料によって変性されることになる。変性材料は、可変材料の堆積上に自然に形成されてもよく、単に例示として、例えば、熱処理、光学処理、電気的処理、イオン処理（酸に基づく化学処理を含む）を経て、その後に活性化されてもよい。したがって、変性は、堆積中、及び／または堆積後に生じてもよい。一実施形態において、可変材料の堆積完了後まで変性は生じない。更に、変性させるステップは、試薬の制限または平衡条件の場合において自己制御されるものであってもよく、または、反応物が超過した場合に動力学的に停止されてもよい。可変材料１８は、例えば、図３に示されている平面状の最外面１９のような、平面状最外面または非平面状の最外面を持ってもよい。可変材料１８は、均質であっても、非均質であってもよい。
材料１８は、クラリアントインターナショナル社から入手可能な、例えば、ＡＺ Ｒ２００（登録商標）、ＡＺ Ｒ５００（登録商標）、及びＡＺ Ｒ６００（登録商標）等の“ＡＺ Ｒ”と総称されるクラスの材料と類似のものであってもよい。“ＡＺ Ｒ”材料は、化学的に増幅されたレジストから放出された酸に露出して架橋する有機合成物を含む。したがって、例えば、このような材料は、隔置された第１のフィーチャー１４が化学的に増幅されたレジストから構成される可変材料の例を構成する。より具体的には、“ＡＺ Ｒ”材料は、フォトレジストを横切って覆われてもよく、続いて、レジストは、約１００℃から約１２０℃までの温度で焼成され、レジストから可変材料中に酸を放散し、レジストに近接する可変材料の領域内に化学的架橋を形成してもよい。レジストに隣接する部分は、それゆえ、レジストに十分に近接しない材料の他の部分に対して選択的に硬化されている。材料は、硬化された部分に対して非硬化部分を選択的に除去する条件に晒されてもよい。このような除去は、例えば、消イオン化水１０％イソプロピルアルコール、またはクラリアントインターナショナル社によって“ＳＯＬＵＴＩＯＮ Ｃ（登録商標）”として販売された溶液を用いて成し遂げることができる。“ＡＺ Ｒ”材料を用いる処理は、ＲＥＬＡＣＳ（Ｒｅｓｏｌｕｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ Ｌｉｔｈｏｇｒａｐｈｙ Ａｓｓｉｓｔｅｄ ｂｙ Ｃｈｅｍｉｃａｌ Ｓｈｒｉｎｋ）の例と考えられることもある。
“ＡＺ Ｒ”材料での挑戦は、硬化した“ＡＺ Ｒ”材料に対してフォトレジストを選択的に除去することが困難であり得るフォトレジストに、組成が十分に類似することができることである。一実施形態において、可変材料１８は、基板が焼成されるときに材料１８が横たわる材料２０から放出された一以上の物質（すなわち、酸）に晒されて変性した（すなわち、架橋を形成する）類似の有機組成または同一の有機組成から構成される“ＡＺ Ｒ”材料に類似してもよい。しかしながら、“ＡＺ Ｒ”材料とは異なり、材料１８はまた、フィーチャー１４の物質に対して材料１８が化学的に変性するようにもたらす有機組成に分配された一以上の成分（例えば、フィーチャー１４の物質が材料１８に対して選択的に除去されてもよい実施形態におけるフォトレジスト）を含んでもよい。材料１８の有機組成に分配されてもよい成分は、チタン、炭素、フッ素、臭素、シリコン、及びゲルマニウムの中から一以上を含むことができる。有機組成に分配された任意の炭素は、有機組成のバルク炭素とは化学的に異なるようなカーバイド成分の一部であってもよい。任意のフッ素及び／または臭素は、例えば、フッ化水素酸及びフッ化臭素酸を構成してもよい。いくつかの実施形態において、材料１８の有機組成に分配された成分は、例えば、シリコン、ゲルマニウム、金属（すなわち、チタン、タングステン、白金等）、及び／または、金属含有成分（すなわち、金属チッ化物、金属シリサイド等）等である一以上の有機成分を含む。“ＡＺ Ｒ”材料に類似する材料１８の成分は、“ＡＺ Ｒ”型組成として参照されてもよい。したがって、いくつかの実施形態において、可変材料１８は、有機“ＡＺ Ｒ”型組成に分配された一以上の非有機組成を持つようにみなされてもよい。しかしながら、可変材料１８は、例えば以下に説明するように、有機組成以外、及び、“ＡＺ Ｒ”型組成以外から構成されてもよい。
図４を参照すると、基板１０は、隔置された第１のフィーチャー１４に近接する材料１４及び材料１８の内部拡散を引き起こす条件下に置かれている。材料１４のいくつかの物質は、隔置された第１のフィーチャー１４に近接する変性材料２０を形成するように、材料１８を変性させる。したがって、可変材料は、例えば図４に示すように、隔置された第１のフィーチャーの側壁上に変性材料を形成するように、隔置された第１のフィーチャーからの材料によって変性させられることが可能である。一実施形態において、変性させるステップは、未変性の隔置された第２のフィーチャーから遠方にある可変材料の部分を残したまま、変性材料２０を形成するように、各隔置された第１のフィーチャー１４に隣接する部分の可変材料１８を変性させる。図４はまた、変性材料２０が、隔置された第１のフィーチャー１４の上に高く形成された実施形態を示す。可変材料２０は、均質であっても、均質でなくてもよい。
いくつかの実施形態において、隔置された第１のフィーチャー１４の材料は、化学的に増幅されたフォトレジストから構成され、このような材料１８の変性を与えるフォトレジストから拡散した物質が酸である。酸は、約１００℃以上の温度で半導体基板１０を焼成することによって、フォトレジストから解放されるようにしてもよい。酸は、“ＡＺ Ｒ”型組成の材１８に架橋を形成する。架橋の量、及び、架橋が隔置されたフィーチャー１４から広まった距離は、焼成する時間及び焼成する温度の一方または両方を変えることによって調整されてもよい。
隔置されたフィーチャー１４がシリコンから構成される更なる例として、可変材料１８の例は、チタン等の高融点金属であり、最終的に金属シリサイドから構成される変性材料を形成するように反応することになる。このようなことは単に例として、米国特許出願公開広報ＵＳ２００７／００４９０３０号に示され、かつ記載されている。隔置された第２のフィーチャーの組成の少なくとも一部に応じる更なる可変物質も当然考えられ、既存のものであっても、開発中のものであってもよい。
図５を参照すると、一実施形態において、材料２０を形成するように変性されていない材料１８の未反応の遠方部（図示せず）は、例えばエッチングによって、変性材料２０に対して選択的に除去されている。適切な化学的性質及び条件は、材料１８、材料２０、材料１２の組成に応じて、当業者によって選択されてもよい。上に記載した“ＡＺ Ｒ”型組成に関する例として、このような除去は、上に記載したようなイソプロピルアルコール、及び／または、ＳＯＬＵＴＩＯＮ Ｃ（登録商標）を用いて達成されてもよい。材料１８が“ＡＺ Ｒ”型組成に分配された追加組成から構成されてもよい場合、このような成分は、材料１８の未変性領域が除去されるように簡単に洗い流してもよい。あるいは、このような追加成分は、追加成分を除去する溶液を用いて除去されてもよい。すなわち、もしシリコン酸化物が、材料１８の成分として用いられる場合、フッ化水素酸は、材料１８の未変性領域を除去する間に、未変性領域のシリコン酸化物が、未変性領域の“ＡＺ Ｒ”型組成に加えて除去されることを確実にするように用いられてもよい。
図６を参照すると、第１の材料２２は、変性材料２０の上に堆積されて、変性材料２０の組成とは異なる組成からなる。第１の材料２２は、隔置された第１のフィーチャー１４の組成とは異なる組成からなるものであってもよく、隔置された第１のフィーチャー１４の組成と同じ組成からなるものであってもよい。このような材料は、導体、半導体、または絶縁体であってもよく、これらの任意の組み合わせも含む。具体的な例には、シリコン酸化物、シリコン窒化物、有機反射防止被覆剤、非有機反射防止被覆剤、ポリシリコン、チタン、窒化チタン、これらの任意の組み合わせが含まれる。
図７を参照すると、第１の材料２２は、変性材料２０を露出するようにエッチングされ、隔置された第２のフィーチャー２４は、変性材料２０の側壁上に受容された第１の材料２２から構成されるように形成されている。一実施形態において、第１の材料２２以外には、第１の材料２２をエッチングする間に任意の第１の材料１４の上に受容されたエッチマスクはない。一実施形態において、第１の材料２２以外には、第１の材料２２をエッチングする間に基板上に受容されたエッチマスクはない。議論を続けると、図７は、一対の２５の各２つの間にそれぞれ間隔を持つように第２の材料に直に隣接する２つの第２のフィーチャー２４のそれぞれの近接する対２５を示す。
図８を参照すると、変性材料２０（図示せず）は、隔置された第２のフィーチャー２４と隔置された第１のフィーチャー１４との間からエッチングされている。材料に応じる化学的性質とエッチング条件は、図７及び図８の各エッチングを行う際に当業者によって選択されてもよい。一実施形態において、変性材料２０以外には、変性材料２０をエッチングする間に、任意の第１の材料１４の上に受容されたエッチマスクはない。一実施形態において、変性材料２０以外には、変性材料２０をエッチングする間に、基板上に受容されたエッチマスクはない。いずれにせよ、図８は、第２の材料２４が第１の材料１４よりも高い実施形態を示す。図８は、マスクパターン２６が基板１２の上に形成された実施形態例であり、第１の材料１４及び第２の材料２４から構成されている。このような実施形態例はまた、隔置された第２のフィーチャー２４に直に隣接する対２５が、個々の隔置された第１のフィーチャー１４と交互になった実施形態例を示す。
上記の処理は、例えば、二次リソグラフィーであってもそうでなくてもよいピッチ増倍になるように行われてもよい。いずれにせよ、図１〜図８の実施形態は、図２における隔置されたマスクフィーチャー１６のピッチ“Ｐ”の１／３（整数要素の３）のピッチを持つように形成されているマスクパターン２６（図８）を示す。図１〜図８における任意のピッチの減少度（非整数である分数の減少を含む）または他の状態は当然、フィーチャー及びフィーチャー間の間隔を作るように堆積された層の厚さの組み合わせで（例えば、図１の基板から図２の基板を形成するステップにおいて）隔置されたフィーチャーを生じさせることができる任意の水平方向トリミング度により大部分が決定されよう。例えば、変性材料２０が図３において形成された厚さ、及びその最終的な除去は、結果として生じるマスクパターン２６において隣接するフィーチャー間の間隔に影響を与える。類似するように、図７の構造を作り出すようなエッチング技術との組み合わせにおいて、図６の第１の材料２２の堆積の厚さは、隔置された第２のフィーチャー２４の幅に影響を与える。更にいずれにせよ、隔置された第２のフィーチャー２４、及び／または隔置された第１のフィーチャー１４の一部または全部は、図８の構造を形成した後に、更に水平方向にトリミングされてもよい。更に例示として、図３の変性材料２０は、水平方向にトリミングされてもよい。
隔置された第２のフィーチャー及び隔置された第３のフィーチャー隔置された第３のフィーチャーから構成されているマスクパターンは、このようなマスクパターンを通してそれらの下に高く受容された基板を処理するように用いられる。このような処理工程は、具体的な例として、エッチング、及び／またはイオン注入を用いた任意の既存の技術または開発中の技術から構成されてもよい。図９は、マスクパターン２６が、基板１０の材料１２にエッチングしている間にエッチマスクとして用いられたこのような処理工程の一実施例を示す。
更なる実施形態について、次に図１０〜図１７を参照して記載する。図１０は、図４の基板断片に続く処理工程に対応する代替実施形態の基板断片１０ａを示す。最初に記載した実施形態と類似の番号が必要に応じて用いられており、構成の違いは接尾辞“ａ”または異なる数字で示されている。接尾辞“ａ”が異なる構造を示す一方で、このような構造の材料例は、上記の実施形態において接尾辞“ａ”のない同じ数字で用いた材料と同じである。図１０において、隔置された第１のフィーチャー１６は、基板１２の上に受容されている。可変材料１８は、図４の実施形態において示した厚さよりも薄い厚さの変性材料２０ａを形成するように変性されている。
図１１を参照すると、材料２０ａを形成するように変性されていない材料１８ａの未反応の遠方部（図示せず）は、例えばエッチングによって、変性材料２０ａに対して選択的に除去されている。
図１２を参照すると、変性材料２０ａは、変性材料２０ａから構成されている隔置されたフィーチャー２８を形成するように異方的にエッチングされている。
図１３を参照すると、第１の材料２２ａは、変性材料２０ａの上に堆積されている。
図１４を参照すると、第１の材料２２ａは、隔置されたフィーチャー２８の変性材料２０ａを露出するようにエッチングされてあり、隔置された第２のフィーチャー２４ａは、変性材料２０ａの側壁上に第１の材料２２ａを構成するように形成されている。
図１５を参照すると、隔置されたフィーチャー２８（図示せず）の変性材料２０ａ（図示せず）は、隔置された第２のフィーチャー２４ａと隔置された第１のフィーチャー１６との間からエッチングされてあり、それによって、隔置された第１のフィーチャー１６と隔置された第２のフィーチャー２４ａから構成されているマスクパターン２６ａを作り出すことができる。基板１２は、マスクパターン２６ａを通して処理されてもよい。いずれにせよ、図１６は、基板材料１２を処理する工程が、図１５の構造のマスクパターン２６ａに関して引き起こされたかどうかに拘わらず、マスクパターン２６ａａを形成する変性処理、及び／または追加処理を示す。具体的には、図１６は、図１５の隔置された第１のフィーチャー１６がそれぞれの幅を減少させるように水平方向にトリミングされてあり、それによって、図１４から図１５に進む処理によって示したようにエッチングが変性材料２０ａに引き起こされた後、隔置された第１のフィーチャー１６を形成することができる。図２の実施形態のマスク材１６の水平方向トリミングは、可変材料１８の堆積に先立って更に行われてもよい。更に、いずれにせよ、図１６において、隔置された第１のフィーチャー１６ａと隔置された第２のフィーチャー２４ａの一方または両方は更に、独立に、かつ、基板材料１２の処理がマスクパターン２６ａａをマスクとして用いて引き起こされたかどうかに拘わらず、水平方向にトリミングされてもよい。図１６は、図１及び図８における第１の材料１４と同じ幅の第１の材料１６ａを示すが、他の形状及びサイズは水平方向トリミングの実行及び時間に応じた結果となる。
図１７を参照すると、基板１２は、マスクパターン２６ａａを通して処理されている。図１７に示した処理例は、注入された領域３０を形成するイオン注入の処理例である。
基板作製方法の更なる実施形態については、次に図１８〜図２５を参照して、基板断面１０ｂに関して記載する。上に記載した実施形態と類似の番号が必要に応じて用いられており、構成の違いは接尾辞“ｂ”または異なる数字で示されている。接尾辞“ｂ”が異なる構造を示す一方で、このような構造の材料例は、上記の実施形態において接尾辞“ｂ”のない同じ数字で用いた材料と同じである。図１８は、基板１２の上に形成されている第１の材料１６ｂを示す。図１の第１の材料１４、または他の構造材は、変性して形成されてもよい。隔置された第１のフィーチャー１６ｂの組成とは異なる組成の材料２９が堆積されている。実施例は、第１の材料について上に記載した任意の記載を含む。材料２９は、均質であっても、均質でなくてもよい。
図１９を参照すると、材料２９は、隔置された第１のフィーチャー１６ｂの側壁上にスペーサー３４を形成するように異方的にエッチングされている。
図２０を参照すると、可変材料１８ｂは、エッチングされた間隔３４の上に異方的に堆積されている。
図２１を参照すると、可変材料１８ｂは、異方的にエッチングされた各スペーサー３４の側壁上に変性材料２０ｂを形成するように、異方的にエッチングされたスペーサー３４から材料を変性させている。図２１はまた、変性材料２０ｂがスペーサー３４の上に高く形成されている実施形態を示す。
図２２を参照すると、材料２０ｂを形成するように変性されていない材料１８ｂの未反応の遠方部（図示せず）は、例えばエッチングによって、変性材料２０ｂに対して選択的に除去されている。
図２３を参照すると、変性材料２０ｂは異方的にエッチングされ、変性材料２０ｂから構成されている隔置された第３のフィーチャー３６が形成されている。
図２４を参照すると、異方的にエッチングされたスペーサー３４（図示せず）は、基板１０ｂから除去されており、それによって、隔置された第１のフィーチャー１６ｂと隔置された第３のフィーチャー３６から構成されているマスクパターン２６ｂを形成することができる。基板１２は、マスクパターン２６ｂを通して処理されてもよい。任意の隔置された第１のフィーチャー１６ｂ及び隔置された第３のフィーチャー３４は、このような処理工程の実施に先立って、及び／または、このような処理工程の実施後に、水平方向にトリミングされてもよい。図２５は、隔置された第１のフィーチャー１６ｂｂを形成し、それによって、マスクパターン２６ｂｂを形成する、図２４の隔置された第１のフィーチャー１６ｂの水平方向トリミングを示す。更に、上記のように単なる例示として、図１８の隔置された第１のフィーチャー１６ｂは、材料２９の堆積及びスペーサー３４の形成に先立って水平方向にトリミングされていても、またはトリミングされてもよい。更に、単に例示として、隔置された第１のフィーチャー１６ｂは、等方的にエッチングされたスペーサー３４の形成に先立って、かつ、基板からこのようなものを除去した後に、水平方向にトリミングされてもよい。
図２６及び図２７は、基板断片１０ｃの更なる実施形態例を示す。上に記載した実施形態と類似の番号が必要に応じて用いられており、構成の違いは接尾辞“ｃ”または異なる数字で示されている。接尾辞“ｃ”が異なる構造を示す一方で、このような構造の材料例は、上記の実施形態において接尾辞“ｃ”のない同じ数字で用いた材料と同じである。図２６は、図２３によって示した構造と交互になる構造を示し、隔置された第１のフィーチャーの開始サイズ及び間隔に関して、図１８の基板構造と異なる基板構造で開始する。図２６において、隔置された第１のフィーチャー１６ｃは、図１８における材料２９の堆積に先立って最初に形成されたマスク材を水平方向にトリミングした結果生じたものであり、図２６において２９ｃとして指定されている。図２７は、スペーサー３４ｃ（図２７には図示せず）が除去された後のマスクパターン２６ｃを示す。
更なる実施形態について、次に図２８〜図３２を参照して、基板断片１０ｄに関して記載する。上に記載した実施形態と類似の番号が必要に応じて用いられており、構成の違いは接尾辞“ｄ”または異なる数字で示されている。接尾辞“ｄ”が異なる構造を示す一方で、このような構造の材料例は、上記の実施形態において接尾辞“ｄ”のない同じ数字で用いた材料と同じである。図２８を参照すると、このような実施形態は、図６によって示した処理工程と交互になる処理工程を示す。したがって、図１〜図５に示した処理工程は、材料１８が、隔置された第１のフィーチャーの上に形成されているとともに、隔置された第１のフィーチャー１４の側壁上に第１の可変材料２０を形成するように、隔置された第１のフィーチャー１４から材料が変性されている第１の可変材料としてみなすことができるところで引き起こされている。このようなことは、第１の変性材料２０及び隔置された第１のフィーチャー１４から構成されている隔置された第２のフィーチャー５０（図２８）を形成する工程としてみなすことができる。第２の可変材料５２は、隔置された第２のフィーチャー５０の上に形成されている。第２の可変材料５２の組成及び属性は、可変材料１８について上に記載したものと同じであり、少なくとも一部は、隔置された第２のフィーチャー５０の最外領域の組成に応じている。
図２９を参照すると、第２の可変材料５２は、隔置された第２のフィーチャー５０の側壁上に第２の変性材料５４を形成するように、隔置された第２のフィーチャー５０から第１の変性材料５４によって変性されている。記載した実施例において、このようなことはまた、隔置された第２のフィーチャー５０の上面に受容されるように、第２の変性材料５４を形成している。第２の変性材料５４の組成及び属性は、変性材料２０について上に記載したものと同じである。
図３０を参照すると、未変性の第２の可変材料５２（図示せず）は、第２の変性材料５４に対して選択的に基板から除去されている。
図３１を参照すると、隔置された第３のフィーチャー５６は、隔置された第２のフィーチャー５４から構成されるように形成されている。そのように形成する技術例は、例えば、材料２０及び材料１２に対して選択的に行われた任意の実質的な異方性エッチングを含む。一実施形態において、このような処理は、隔置された第２のフィーチャー５０の上に受容されている材料５４以外のエッチマスクによって行われることはない。一実施形態において、このような処理は、基板上に受容されている材料５４以外のエッチマスクによって行われることはない。
図３２を参照すると、第１の変性材料２０（図示せず）は、隔置された第１のフィーチャー１４及び隔置された第３のフィーチャー５６の間からエッチングされて、それによって、隔置された第１のフィーチャー１４及び隔置された第３のフィーチャー５６から構成されるマスクパターン２６ｄを作り出すことができる。図示した実施例において、隔置された第３のフィーチャー５６は、隔置された第１のフィーチャー１４よりも高い。基板１２は、例えば、上の任意の実施形態に記載したように、マスクパターン２６ｄを通して処理される（図示せず）。更に、水平方向トリミングは、このような処理に先立って、及び／または、このような処理の後に、隔置された第１のフィーチャー１４及び隔置された第３のフィーチャー５６の一方または両方に引き起こされてもよい。単に例示として同様に、隔置された第１のフィーチャー１４は、第１の可変材料の堆積に先立って、及び／または、第１の変性材料のエッチングの後に、水平方向にトリミングされてもよい。
更なる実施形態について、次に図３３〜図３７を参照して、基板断片１０ｅに関して記載する。上に記載した実施形態と類似の番号が必要に応じて用いられており、構成の違いは接尾辞“ｅ”または異なる数字で示されている。接尾辞“ｅ”が異なる構造を示す一方で、このような構造の材料例は、上記の実施形態において接尾辞“ｅ”のない同じ数字で用いた材料と同じである。図３３は、基板１２の上に形成されるとともに隔置された第１のフィーチャー１６を持つ図２の基板を示し、第１の材料６０が上に堆積されている。第１の材料６０は、隔置された第１のフィーチャー１６の組成と異なる組成である。材料例は、材料２２について上に記載した任意の材料を含む。図３３はまた、第１の材料６０が、隔置された第１のフィーチャー１６の厚さよりも薄い厚さに堆積される例を示している。
図３４を参照すると、第２の材料６２は、第１の材料６０の上に堆積されていて、第１の材料６０の組成とは異なる組成である。このような組成は、隔置された第１のフィーチャー１６の組成と同じ組成であっても、異なる組成であってもよい。材料例は、材料２２について上に記載した任意の材料例を含む。
図３５を参照すると、第２の材料６２は、第１の材料を露出するようにエッチングされてあり、２つの隔置された第２のフィーチャー６４は、隣接する隔置された第１のフィーチャー１６間に形成されている。第２の材料６４は、少なくとも、それらの間に受容された第１の材料６０によって、第１の材料１６から隔てられる。
図３６を参照すると、第１の材料６０は、それによってマスクパターン２６ｅが形成されたように、隔置された第１のフィーチャー１６及び隔置された第２のフィーチャー６４の間からエッチングされている。図３６は、隔置された第２のフィーチャー６４が隔置された第１のフィーチャー１６よりも高い実施形態例である。
図３７を参照すると、図３６の第１の材料１６の幅は、水平方向にトリミングされて、それによって、第１の材料１６ｅ及び隔置された第２のフィーチャー６４から構成されるマスクパターン２６ｅｅを形成することができる。図３３〜図３７は、第２の材料６４が、実質的に同一の最大幅になるように作製される実施形態例を示す。変形した第１の材料を作り出すような図３７における水平方向トリミングはまた、第２の材料６４の実質的に同一な最大幅に実質的に等しい第１の材料の実質的に同一な最大幅を作り出すように示されている。交互構造、及び／または、追加処理工程も、当然考えられる。類似の処理工程が示されてもよく、上に記載した任意の実施形態で用いられてもよい。

Claims (35)

  1. 基板上に隔置された第１のフィーチャーを形成する工程と、
    隔置された第１のフィーチャーの側壁上に変性材料を形成するように、隔置された第１のフィーチャーの上に可変材料を堆積するとともに、隔置された第１のフィーチャーからの材料によって可変材料の材料を変性させる工程と、
    前記変性材料の上に、前記変性材料の組成と異なる組成からなる第１の材料を堆積する工程と、
    前記変性材料を露出するように前記第１の材料をエッチングするとともに、前記変性材料の側壁上の前記第１の材料から構成される隔置された第２のフィーチャーを形成する工程と、
    前記隔置された第２のフィーチャーの形成後に、前記隔置された第２のフィーチャー及び前記隔置された第１のフィーチャーの間から、前記変性材料をエッチングする工程と、
    前記隔置された第１のフィーチャー及び前記隔置された第２のフィーチャーから構成されるマスクパターンを通して基板を処理する工程と
    を具備することを特徴とする基板作製方法。
  2. 前記隔置された第１のフィーチャーは、フォトレジストから構成されることを特徴とする請求項１に記載の方法。
  3. 前記隔置された第１のフィーチャーを形成する工程は、
    前記可変材料を堆積する工程に先立って、それぞれの幅を減少するように隔置されたマスクフィーチャーを水平方向にトリミングする工程が後続する、前記隔置されたマスクフィーチャーを形成する工程を含むことを特徴とする請求項１に記載の方法。
  4. 前記隔置された第１のフィーチャーを形成する工程は、
    前記変性材料のエッチング工程後に、それぞれの幅を減少するように隔置されたマスクフィーチャーを水平方向にトリミングする工程が後続する、前記隔置されたマスクフィーチャーを形成する工程を含むことを特徴とする請求項１に記載の方法。
  5. 前記第１の材料は、前記隔置された第１のフィーチャーの組成と異なる組成からなることを特徴とする請求項１に記載の方法。
  6. 前記第１の材料は、前記隔置された第１のフィーチャーの組成と同じ組成からなることを特徴とする請求項１に記載の方法。
  7. 前記変性工程は、隔置された第１のフィーチャーの上面に変性材料を形成することを特徴とする請求項１に記載の方法。
  8. 前記可変材料は、平面状の最外面を持つことを特徴とする請求項１に記載の方法。
  9. 前記可変材料は、非平面状の最外面を持つことを特徴とする請求項１に記載の方法。
  10. 前記第１の材料のエッチング工程中に、任意の前記隔置された第１のフィーチャーの上に受容されたエッチマスクは、前記第１の材料だけであることを特徴とする請求項１に記載の方法。
  11. 前記第１の材料のエッチング工程中に、基板上のどこにもエッチマスクが受容されないことを特徴とする請求項１０に記載の方法。
  12. 前記変性材料のエッチング工程中に任意の前記隔置された第１のフィーチャーの上に受容されたエッチマスクは、前記変性材料だけであることを特徴とする請求項１に記載の方法。
  13. 前記変性材料のエッチング工程中に、前記基板上に受容されたエッチマスクは、前記変性材料だけであることを特徴とする請求項１２に記載の方法。
  14. 前記変性工程は、前記可変材料を堆積中に引き起こされることを特徴とする請求項１に記載の方法。
  15. 前記変性工程は、前記可変材料の堆積が完了した後に引き起こされることを特徴とする請求項１に記載の方法。
  16. 前記可変材料の堆積が完了するまでは、前記変性工程が引き起こされないことを特徴とする請求項１に記載の方法。
  17. 前記変性工程は、未変性の前記隔置された第１のフィーチャーから遠方にある前記変性材料の部分を残したまま変性材料を形成するように、前記可変材料の各前記隔置された第１のフィーチャーに隣接する部分を変性させることを特徴とする請求項１に記載の方法。
  18. 前記第１の材料を堆積する工程に先立って、前記変性材料に対して選択的に遠方部をエッチングする工程を含むことを特徴とする請求項１７に記載の方法。
  19. 前記隔置された第１のフィーチャーは、フォトレジストから構成されるとともに、
    前記可変材料は、酸に晒されて架橋をつくることができる有機組成に拡散された一以上の有機成分から構成されてなり、
    前記隔置された第１のフィーチャーの材料は酸を含むとともに、
    前記可変材料の変性工程は、前記隔置された第１のフィーチャーの材料において酸に晒された有機組成内で架橋を形成する工程を含むことを特徴とする請求項１に記載の方法。
  20. 前記一以上の有機成分は、シリコンを含むことを特徴とする請求項１９に記載の方法。
  21. 前記一以上の有機成分は、金属を含むことを特徴とする請求項１９に記載の方法。
  22. 前記マスクパターンは、前記隔置された第１のフィーチャーのピッチの約１／３からなるピッチを持つことを特徴とする請求項１に記載の方法。
  23. 基板上に隔置された第１のフィーチャーを形成する工程と、
    前記隔置された第１のフィーチャーの側壁上に異方的にエッチングしたスペーサーを形成する工程と、
    前記異方的にエッチングされた各スペーサーの側壁上に変性材料を形成するように、前記異方的にエッチングされたスペーサーの上に可変材料を堆積するとともに、前記異方的にエッチングされたスペーサーで可変材料の材料を変性させる工程と、
    前記変性工程後に、異方的にエッチングされたスペーサーを基板から除去するとともに、前記変性材料から構成される隔置された第３のフィーチャーを形成する工程と、
    前記異方的にエッチングされたスペーサーを基板から除去する工程後に、前記隔置された第１のフィーチャー及び前記隔置された第３のフィーチャーから構成されるマスクパターンを通して基板を処理する工程と
    を具備することを特徴とする基板作製方法。
  24. 前記処理工程に先立って、前記隔置された第１のフィーチャーを水平方向にトリミングする工程を含むことを特徴とする請求項２３に記載の方法。
  25. 前記隔置された第１のフィーチャーは、前記異方的にエッチングしたスペーサーを形成する工程に先立って、水平方向にトリミングされることを特徴とする請求項２４に記載の方法。
  26. 前記隔置された第１のフィーチャーは、前記異方的にエッチングしたスペーサーを前記基板から除去する工程の後に、水平方向にトリミングされることを特徴とする請求項２４に記載の方法。
  27. 前記隔置された第１のフィーチャーは、前記異方的にエッチングされたスペーサーを形成する工程に先立って、かつ、前記異方的にエッチングしたスペーサーを前記基板から除去する工程の後に、水平方向にトリミングされることを特徴とする請求項２４に記載の方法。
  28. 基板上に隔置された第１のフィーチャーを形成する工程と、
    隔置された第１のフィーチャーの側壁上に第１の変性材料を形成するように、隔置された第１のフィーチャーの上に第１の可変材料を堆積するとともに、隔置された第１のフィーチャーからの材料によって第１の可変材料の材料を変性させる工程と、
    前記第１の変性材料及び前記隔置された第１のフィーチャーから構成される隔置された第２のフィーチャーを形成する工程と、
    前記隔置された第２のフィーチャーの側壁上に第２の変性材料を形成するように、前記隔置された第２のフィーチャーの上に第２の可変材料を堆積するとともに、前記隔置された第２のフィーチャーからの前記第１の変性材料によって前記第２の可変材料を変性させる工程と、
    前記第２の変性材料から構成される隔置された第３のフィーチャーを形成する工程と、
    前記隔置された第１のフィーチャー及び前記隔置された第３のフィーチャーの間から、前記変性材料をエッチングする工程と、
    前記隔置された第１のフィーチャー及び前記隔置された第３のフィーチャーから構成されるマスクパターンを通して基板を処理する工程と
    を具備することを特徴とする基板作製方法。
  29. 前記隔置された第１のフィーチャーは、フォトレジストから構成されることを特徴とする請求項２８に記載の方法。
  30. 前記隔置された第１のフィーチャーを形成する工程は、
    前記第１の可変材料を堆積する工程に先立って、それぞれの幅を減少するように隔置されたマスクフィーチャーを水平方向にトリミングする工程が後続する、前記隔置されたマスクフィーチャーを形成する工程を含むことを特徴とする請求項２９に記載の方法。
  31. 前記隔置された第１のフィーチャーを形成する工程は、
    前記第１の変性材料をエッチングする工程の後で、それぞれの幅を減少するように隔置されたマスクフィーチャーを水平方向にトリミングする工程が後続する、前記隔置されたマスクフィーチャーを形成する工程を含むことを特徴とする請求項２９に記載の方法。
  32. 前記隔置された第３のフィーチャーは、前記隔置された第１のフィーチャーよりも高いことを特徴とする請求項２８に記載の方法。
  33. 基板上に隔置された第１のフィーチャーを形成する工程と、
    前記隔置された第１のフィーチャーの上に、隔置された第１のフィーチャーの組成と異なる組成からなる第１の材料を堆積する工程と、
    前記第１の材料の上に、前記第１の材料の組成と異なる組成からなる第２の材料を堆積する工程と、
    前記第１の材料を露出するように前記第２の材料をエッチングするとともに、少なくともそれらの間に受容された第１の材料によって前記第１の材料から隔てられた２つの第２の材料を、隣接する前記隔置された第１のフィーチャーの間に形成する工程と、
    前記隔置された第１のフィーチャー及び前記隔置された第２のフィーチャーの間から前記第１の材料をエッチングする工程と、
    前記第１の材料のエッチング後に、前記第１の材料の幅を水平方向にトリミングする工程と、
    前記水平方向トリミング工程後に、前記隔置された第１のフィーチャー及び前記隔置された第２のフィーチャーから構成されるマスクパターンを通して基板を処理する工程と
    を具備することを特徴とする基板作製方法。
  34. 前記第１の材料は、前記隔置された第１のフィーチャーの厚さよりも薄い厚さに堆積されることを特徴とする請求項３３に記載の方法。
  35. 前記第２の材料は、実質的に同一な最大幅からなり、前記水平方向トリミング工程は、前記第２の材料の実質的に同一な最大幅に実質的に等しい第１の材料の実質的に同一な最大幅を作り出すことを特徴とする請求項３３に記載の方法。
JP2011539552A 2008-12-04 2009-11-11 基板作製方法 Active JP5418924B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/328,448 2008-12-04
US12/328,448 US8796155B2 (en) 2008-12-04 2008-12-04 Methods of fabricating substrates
PCT/US2009/064004 WO2010065252A2 (en) 2008-12-04 2009-11-11 Methods of fabricating substrates

Publications (2)

Publication Number Publication Date
JP2012511255A true JP2012511255A (ja) 2012-05-17
JP5418924B2 JP5418924B2 (ja) 2014-02-19

Family

ID=42231567

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011539552A Active JP5418924B2 (ja) 2008-12-04 2009-11-11 基板作製方法

Country Status (7)

Country Link
US (2) US8796155B2 (ja)
EP (1) EP2353175A4 (ja)
JP (1) JP5418924B2 (ja)
KR (1) KR101304684B1 (ja)
CN (1) CN102239541B (ja)
TW (1) TWI406360B (ja)
WO (1) WO2010065252A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009295745A (ja) * 2008-06-04 2009-12-17 Toshiba Corp 半導体装置の製造方法
JP2017049580A (ja) * 2015-08-31 2017-03-09 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーＲｏｈｍ ａｎｄ Ｈａａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ ＬＬＣ コンタクトホール形成方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) * 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
US8268543B2 (en) * 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8735296B2 (en) * 2012-07-18 2014-05-27 International Business Machines Corporation Method of simultaneously forming multiple structures having different critical dimensions using sidewall transfer
CN103794476B (zh) * 2012-10-30 2017-09-22 中芯国际集成电路制造(上海)有限公司 自对准三重图形的形成方法
CN103928313B (zh) * 2014-04-22 2017-12-15 上海华力微电子有限公司 一种小尺寸图形的制作方法
US10332744B2 (en) * 2016-04-29 2019-06-25 Tokyo Electron Limited Method for patterning a substrate using a layer with multiple materials
CN107068548B (zh) * 2017-04-18 2018-10-16 睿力集成电路有限公司 半导体器件及其制备方法
CN110349845B (zh) * 2018-04-04 2020-09-22 联华电子股份有限公司 形成半导体结构的方法
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
KR102608900B1 (ko) 2018-07-30 2023-12-07 삼성전자주식회사 반도체 소자 제조 방법
US11257673B2 (en) * 2018-11-26 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dual spacer metal patterning

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03270227A (ja) * 1990-03-20 1991-12-02 Mitsubishi Electric Corp 微細パターンの形成方法
US20070077743A1 (en) * 2005-09-30 2007-04-05 Rao Rajesh A Multiple fin formation
WO2008008338A2 (en) * 2006-07-10 2008-01-17 Micron Technology Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
JP2008072101A (ja) * 2006-09-12 2008-03-27 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法
JP2008072097A (ja) * 2006-09-12 2008-03-27 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法
JP2009289974A (ja) * 2008-05-29 2009-12-10 Toshiba Corp 半導体装置の製造方法
JP2010509783A (ja) * 2006-11-14 2010-03-25 エヌエックスピー ビー ヴィ フィーチャ空間集積度を高めるリソグラフィのためのダブルパターニング方法
JP2012511253A (ja) * 2008-12-04 2012-05-17 マイクロン テクノロジー， インク． 基板作製方法
JP2012511254A (ja) * 2008-12-04 2012-05-17 マイクロン テクノロジー， インク． 基板作製方法

Family Cites Families (242)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5646531A (en) 1979-09-25 1981-04-27 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device
JPS58157135A (ja) 1982-03-15 1983-09-19 Matsushita Electric Ind Co Ltd パタ−ン形成方法
JPS59211231A (ja) 1983-05-16 1984-11-30 Matsushita Electric Ind Co Ltd パタ−ン形成方法
BE900156A (fr) 1984-07-13 1985-01-14 Itt Ind Belgium Procede pour superposer deux couches de vernis photosensibles positifs.
JPS6435916A (en) 1987-07-31 1989-02-07 Hitachi Ltd Formation of fine pattern
US4910168A (en) 1988-05-06 1990-03-20 Mos Electronics Corporation Method to reduce silicon area for via formation
JPH01292829A (ja) 1988-05-19 1989-11-27 Mitsubishi Electric Corp 半導体装置の製造方法
US5008207A (en) 1989-09-11 1991-04-16 International Business Machines Corporation Method of fabricating a narrow base transistor
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5013680A (en) 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5047117A (en) 1990-09-26 1991-09-10 Micron Technology, Inc. Method of forming a narrow self-aligned, annular opening in a masking layer
US5420067A (en) 1990-09-28 1995-05-30 The United States Of America As Represented By The Secretary Of The Navy Method of fabricatring sub-half-micron trenches and holes
US5382315A (en) 1991-02-11 1995-01-17 Microelectronics And Computer Technology Corporation Method of forming etch mask using particle beam deposition
US5372916A (en) 1991-09-12 1994-12-13 Hitachi, Ltd. X-ray exposure method with an X-ray mask comprising phase shifter sidewalls
US5703675A (en) 1992-01-17 1997-12-30 Nikon Corporation Projection-exposing apparatus with deflecting grating member
US5254218A (en) 1992-04-22 1993-10-19 Micron Technology, Inc. Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer
US5573837A (en) 1992-04-22 1996-11-12 Micron Technology, Inc. Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer
JPH0677180A (ja) 1992-08-24 1994-03-18 Fujitsu Ltd 細線状エッチングマスクの製造方法
US5386132A (en) 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
JPH06275577A (ja) 1993-03-23 1994-09-30 Sumitomo Metal Ind Ltd 半導体装置のコンタクトホール形成方法
JP3270227B2 (ja) 1993-05-26 2002-04-02 富士写真フイルム株式会社 電動巻き上げ装置
US5429988A (en) 1994-06-13 1995-07-04 United Microelectronics Corporation Process for producing high density conductive lines
KR970007173B1 (ko) 1994-07-14 1997-05-03 현대전자산업 주식회사 미세패턴 형성방법
DE19526011C1 (de) 1995-07-17 1996-11-28 Siemens Ag Verfahren zur Herstellung von sublithographischen Ätzmasken
US5905279A (en) 1996-04-09 1999-05-18 Kabushiki Kaisha Toshiba Low resistant trench fill for a semiconductor device
US7064376B2 (en) 1996-05-24 2006-06-20 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
TW454339B (en) 1997-06-20 2001-09-11 Hitachi Ltd Semiconductor integrated circuit apparatus and its fabricating method
JP2006245625A (ja) 1997-06-20 2006-09-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6207523B1 (en) 1997-07-03 2001-03-27 Micron Technology, Inc. Methods of forming capacitors DRAM arrays, and monolithic integrated circuits
US6063688A (en) 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
KR100247862B1 (ko) 1997-12-11 2000-03-15 윤종용 반도체 장치 및 그 제조방법
US6087263A (en) 1998-01-29 2000-07-11 Micron Technology, Inc. Methods of forming integrated circuitry and integrated circuitry structures
US6605541B1 (en) 1998-05-07 2003-08-12 Advanced Micro Devices, Inc. Pitch reduction using a set of offset masks
US6140217A (en) 1998-07-16 2000-10-31 International Business Machines Corporation Technique for extending the limits of photolithography
US6303272B1 (en) 1998-11-13 2001-10-16 International Business Machines Corporation Process for self-alignment of sub-critical contacts to wiring
EP1039533A3 (en) 1999-03-22 2001-04-04 Infineon Technologies North America Corp. High performance dram and method of manufacture
US6667502B1 (en) 1999-08-31 2003-12-23 Micron Technology, Inc. Structurally-stabilized capacitors and method of making of same
US6174818B1 (en) 1999-11-19 2001-01-16 Taiwan Semiconductor Manufacturing Company Method of patterning narrow gate electrode
US6967140B2 (en) 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
KR100620651B1 (ko) 2000-06-22 2006-09-13 주식회사 하이닉스반도체 반도체 소자의 미세패턴 제조방법
US6339241B1 (en) 2000-06-23 2002-01-15 International Business Machines Corporation Structure and process for 6F2 trench capacitor DRAM cell with vertical MOSFET and 3F bitline pitch
KR100340879B1 (ko) 2000-06-29 2002-06-20 박종섭 반도체 소자의 미세 패턴 형성방법 및 이를 이용한 게이트 전극 형성방법
US6429123B1 (en) 2000-10-04 2002-08-06 Vanguard International Semiconductor Corporation Method of manufacturing buried metal lines having ultra fine features
DE60041823D1 (de) 2000-12-29 2009-04-30 St Microelectronics Srl Ein elektrisch modifizierbarer nichtflüchtiger Halbleiterspeicher der eingeschriebene Daten solange hält, bis ihre Neuprogrammierung abgeschlossen ist
JP3406302B2 (ja) 2001-01-16 2003-05-12 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置の製造方法および半導体装置
US6580136B2 (en) 2001-01-30 2003-06-17 International Business Machines Corporation Method for delineation of eDRAM support device notched gate
US6383952B1 (en) 2001-02-28 2002-05-07 Advanced Micro Devices, Inc. RELACS process to double the frequency or pitch of small feature formation
CA2340985A1 (en) 2001-03-14 2002-09-14 Atmos Corporation Interleaved wordline architecture
US6545904B2 (en) 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array
US6455433B1 (en) 2001-03-30 2002-09-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming square-shouldered sidewall spacers and devices fabricated
US6627524B2 (en) 2001-06-06 2003-09-30 Micron Technology, Inc. Methods of forming transistor gates; and methods of forming programmable read-only memory constructions
US20030008968A1 (en) 2001-07-05 2003-01-09 Yoshiki Sugeta Method for reducing pattern dimension in photoresist layer
US6590817B2 (en) 2001-07-23 2003-07-08 Micron Technology, Inc. 6F2 DRAM array with apparatus for stress testing an isolation gate and method
DE10142590A1 (de) 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße
US6951822B2 (en) 2001-09-28 2005-10-04 Infineon Technologies North America Corp. Method for forming inside nitride spacer for deep trench device DRAM cell
KR100843888B1 (ko) 2001-12-14 2008-07-03 주식회사 하이닉스반도체 Ｒｅｌａｃｓ 물질을 이용하여 식각 내성이 향상된포토레지스트 패턴을 형성하는 방법
KR100569536B1 (ko) 2001-12-14 2006-04-10 주식회사 하이닉스반도체 Ｒｅｌａｃｓ 물질을 이용하여 패턴 붕괴를 방지하는 방법
KR20030056601A (ko) 2001-12-28 2003-07-04 주식회사 하이닉스반도체 플래시 메모리 소자의 소스 라인 형성 방법
US6638441B2 (en) 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
US6735111B2 (en) * 2002-01-16 2004-05-11 Micron Technology, Inc. Magnetoresistive memory devices and assemblies
US6548401B1 (en) 2002-01-23 2003-04-15 Micron Technology, Inc. Semiconductor processing methods, and semiconductor constructions
JP2003234279A (ja) 2002-02-08 2003-08-22 Sony Corp レジストパターンの形成方法、半導体装置の製造方法およびレジストパターンの形成装置
KR100425289B1 (ko) 2002-02-28 2004-03-30 기가텔레콤 (주) 키패드 발광 장치
JP3976598B2 (ja) 2002-03-27 2007-09-19 Ｎｅｃ液晶テクノロジー株式会社 レジスト・パターン形成方法
KR20030089063A (ko) 2002-05-16 2003-11-21 주식회사 하이닉스반도체 포토레지스트 패턴 형성방법
US6734107B2 (en) 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US6548385B1 (en) 2002-06-12 2003-04-15 Jiun-Ren Lai Method for reducing pitch between conductive features, and structure formed using the method
US6774051B2 (en) 2002-06-12 2004-08-10 Macronix International Co., Ltd. Method for reducing pitch
KR20040016678A (ko) 2002-08-19 2004-02-25 삼성전자주식회사 반도체 장치 및 그의 제조방법
US6756619B2 (en) 2002-08-26 2004-06-29 Micron Technology, Inc. Semiconductor constructions
US6566280B1 (en) 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
US7205598B2 (en) 2002-08-29 2007-04-17 Micron Technology, Inc. Random access memory device utilizing a vertically oriented select transistor
JP2004134574A (ja) 2002-10-10 2004-04-30 Renesas Technology Corp 半導体装置の製造方法
JP2004177952A (ja) 2002-11-20 2004-06-24 Rohm & Haas Electronic Materials Llc 多層フォトレジスト系
KR20040057582A (ko) 2002-12-26 2004-07-02 주식회사 하이닉스반도체 듀얼 다마신 구조를 갖는 미세 패턴 형성 방법
JP2004214379A (ja) 2002-12-27 2004-07-29 Toshiba Corp 半導体装置、ダイナミック型半導体記憶装置及び半導体装置の製造方法
US6916594B2 (en) 2002-12-30 2005-07-12 Hynix Semiconductor Inc. Overcoating composition for photoresist and method for forming photoresist pattern using the same
JP2004247399A (ja) 2003-02-12 2004-09-02 Renesas Technology Corp 半導体装置の製造方法
KR100540475B1 (ko) 2003-04-04 2006-01-10 주식회사 하이닉스반도체 미세 패턴 형성이 가능한 반도체 장치 제조 방법
US6919154B2 (en) 2003-05-05 2005-07-19 Xerox Corporation Photoconductive members
JP4287383B2 (ja) 2003-05-09 2009-07-01 富士通株式会社 レジストの加工方法及び半導体装置の製造方法
US6905975B2 (en) 2003-07-03 2005-06-14 Micron Technology, Inc. Methods of forming patterned compositions
US7230292B2 (en) 2003-08-05 2007-06-12 Micron Technology, Inc. Stud electrode and process for making same
US7067385B2 (en) 2003-09-04 2006-06-27 Micron Technology, Inc. Support for vertically oriented capacitors during the formation of a semiconductor device
US7125781B2 (en) 2003-09-04 2006-10-24 Micron Technology, Inc. Methods of forming capacitor devices
US7030008B2 (en) 2003-09-12 2006-04-18 International Business Machines Corporation Techniques for patterning features in semiconductor devices
US7033735B2 (en) 2003-11-17 2006-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Water soluble negative tone photoresist
JP4143023B2 (ja) 2003-11-21 2008-09-03 株式会社東芝 パターン形成方法および半導体装置の製造方法
US7049652B2 (en) 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
US7023069B2 (en) 2003-12-19 2006-04-04 Third Dimension (3D) Semiconductor, Inc. Method for forming thick dielectric regions using etched trenches
KR100554514B1 (ko) 2003-12-26 2006-03-03 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
US7354847B2 (en) 2004-01-26 2008-04-08 Taiwan Semiconductor Manufacturing Company Method of trimming technology
US7037840B2 (en) 2004-01-26 2006-05-02 Micron Technology, Inc. Methods of forming planarized surfaces over semiconductor substrates
US6864184B1 (en) 2004-02-05 2005-03-08 Advanced Micro Devices, Inc. Method for reducing critical dimension attainable via the use of an organic conforming layer
KR100781538B1 (ko) 2004-02-07 2007-12-03 삼성전자주식회사 성능이 향상된 멀티 게이트 트랜지스터용 액티브 구조의제조 방법, 이에 의해 제조된 액티브 구조 및 멀티 게이트트랜지스터
JP2005243681A (ja) 2004-02-24 2005-09-08 Tokyo Electron Ltd 膜改質方法、膜改質装置及びスリミング量の制御方法
US7390750B1 (en) 2004-03-23 2008-06-24 Cypress Semiconductor Corp. Method of patterning elements within a semiconductor topography
US7060536B2 (en) * 2004-05-13 2006-06-13 St Assembly Test Services Ltd. Dual row leadframe and fabrication method
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US20050272220A1 (en) 2004-06-07 2005-12-08 Carlo Waldfried Ultraviolet curing process for spin-on dielectric materials used in pre-metal and/or shallow trench isolation applications
US7132333B2 (en) 2004-09-10 2006-11-07 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
US7521378B2 (en) 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
DE102004034572B4 (de) 2004-07-17 2008-02-28 Infineon Technologies Ag Verfahren zum Herstellen einer Struktur auf der Oberfläche eines Substrats
US7387939B2 (en) 2004-07-19 2008-06-17 Micron Technology, Inc. Methods of forming semiconductor structures and capacitor devices
US7202127B2 (en) 2004-08-27 2007-04-10 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7439152B2 (en) 2004-08-27 2008-10-21 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
KR100640587B1 (ko) * 2004-09-23 2006-11-01 삼성전자주식회사 반도체 소자 제조용 마스크 패턴 및 그 형성 방법과 미세패턴을 가지는 반도체 소자의 제조 방법
CN100438040C (zh) 2004-10-14 2008-11-26 茂德科技股份有限公司 动态随机存取存储器的结构
US7595141B2 (en) 2004-10-26 2009-09-29 Az Electronic Materials Usa Corp. Composition for coating over a photoresist pattern
US7298004B2 (en) 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production
US7320911B2 (en) 2004-12-06 2008-01-22 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7390616B2 (en) 2005-01-12 2008-06-24 International Business Machines Corporation Method for post lithographic critical dimension shrinking using post overcoat planarization
US7390746B2 (en) 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7557015B2 (en) 2005-03-18 2009-07-07 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7981595B2 (en) 2005-03-23 2011-07-19 Asml Netherlands B.V. Reduced pitch multiple exposure process
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7166533B2 (en) 2005-04-08 2007-01-23 Infineon Technologies, Ag Phase change memory cell defined by a pattern shrink material process
KR100674970B1 (ko) 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
EP1880410A2 (en) 2005-05-13 2008-01-23 Sachem, Inc. Selective wet etching of oxides
US7517753B2 (en) 2005-05-18 2009-04-14 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7544563B2 (en) 2005-05-18 2009-06-09 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
KR100732289B1 (ko) 2005-05-30 2007-06-25 주식회사 하이닉스반도체 반도체 소자의 미세 콘택 형성방법
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7541632B2 (en) 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
JP4197691B2 (ja) 2005-06-21 2008-12-17 株式会社東芝 半導体装置の製造方法
US7459362B2 (en) 2005-06-27 2008-12-02 Micron Technology, Inc. Methods of forming DRAM arrays
US7271108B2 (en) 2005-06-28 2007-09-18 Lam Research Corporation Multiple mask process with etch mask stack
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
KR100640657B1 (ko) 2005-07-25 2006-11-01 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US7776715B2 (en) 2005-07-26 2010-08-17 Micron Technology, Inc. Reverse construction memory cell
US7291560B2 (en) 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7199005B2 (en) 2005-08-02 2007-04-03 Micron Technology, Inc. Methods of forming pluralities of capacitors
TWI264058B (en) 2005-08-09 2006-10-11 Powerchip Semiconductor Corp Method of correcting mask pattern and method of forming the same
US8153350B2 (en) * 2005-08-24 2012-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method and material for forming high etch resistant double exposure patterns
JP4125311B2 (ja) 2005-08-30 2008-07-30 株式会社東芝 ロボットおよびマニピュレータ
US7829262B2 (en) * 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7557032B2 (en) 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7262135B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Methods of forming layers
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
KR101200938B1 (ko) 2005-09-30 2012-11-13 삼성전자주식회사 반도체 장치의 패턴 형성 방법
US20070085152A1 (en) 2005-10-14 2007-04-19 Promos Technologies Pte.Ltd. Singapore Reduced area dynamic random access memory (DRAM) cell and method for fabricating the same
US7696101B2 (en) 2005-11-01 2010-04-13 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
US7390749B2 (en) 2005-11-30 2008-06-24 Lam Research Corporation Self-aligned pitch reduction
US7768055B2 (en) 2005-11-30 2010-08-03 International Business Machines Corporation Passive components in the back end of integrated circuits
KR100784062B1 (ko) 2006-01-20 2007-12-10 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR100672123B1 (ko) 2006-02-02 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR100703985B1 (ko) 2006-02-17 2007-04-09 삼성전자주식회사 반도체 소자의 제조 방법
US7745339B2 (en) 2006-02-24 2010-06-29 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device
KR100694412B1 (ko) 2006-02-24 2007-03-12 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7759253B2 (en) 2006-08-07 2010-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method and material for forming a double exposure lithography pattern
JP4801477B2 (ja) 2006-03-24 2011-10-26 富士通株式会社 レジスト組成物、レジストパターンの形成方法、半導体装置及びその製造方法
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US7557013B2 (en) 2006-04-10 2009-07-07 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8158333B2 (en) 2006-04-11 2012-04-17 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device
JP2007294511A (ja) 2006-04-21 2007-11-08 Tdk Corp レジストパターンの形成方法、薄膜パターンの形成方法及びマイクロデバイスの製造方法
US8003310B2 (en) 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7314810B2 (en) 2006-05-09 2008-01-01 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device
US7429533B2 (en) 2006-05-10 2008-09-30 Lam Research Corporation Pitch reduction
US7537866B2 (en) 2006-05-24 2009-05-26 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7709341B2 (en) 2006-06-02 2010-05-04 Micron Technology, Inc. Methods of shaping vertical single crystal silicon walls and resulting structures
US7625776B2 (en) 2006-06-02 2009-12-01 Micron Technology, Inc. Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon
US7628932B2 (en) 2006-06-02 2009-12-08 Micron Technology, Inc. Wet etch suitable for creating square cuts in si
KR20070122049A (ko) 2006-06-23 2007-12-28 주식회사 하이닉스반도체 이중 노광 공정을 이용한 미세 패턴 형성방법
KR100801078B1 (ko) 2006-06-29 2008-02-11 삼성전자주식회사 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그제조 방법
KR100843870B1 (ko) 2006-07-14 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
JP4724072B2 (ja) 2006-08-17 2011-07-13 富士通株式会社 レジストパターンの形成方法、半導体装置及びその製造方法
US7521371B2 (en) 2006-08-21 2009-04-21 Micron Technology, Inc. Methods of forming semiconductor constructions having lines
JP4319671B2 (ja) 2006-08-22 2009-08-26 富士通株式会社 レジストパターン及びその製造方法、並びに、半導体装置及びその製造方法
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
KR100761857B1 (ko) 2006-09-08 2007-09-28 삼성전자주식회사 반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체소자의 제조방법
KR100855845B1 (ko) 2006-09-12 2008-09-01 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US8129289B2 (en) 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2
US7902081B2 (en) 2006-10-11 2011-03-08 Micron Technology, Inc. Methods of etching polysilicon and methods of forming pluralities of capacitors
US7553760B2 (en) 2006-10-19 2009-06-30 International Business Machines Corporation Sub-lithographic nano interconnect structures, and method for forming same
KR20080038963A (ko) 2006-10-31 2008-05-07 주식회사 하이닉스반도체 콘택을 갖는 반도체소자의 제조방법
KR100913005B1 (ko) 2006-10-31 2009-08-20 주식회사 하이닉스반도체 마스크 패턴 형성 방법
KR100771891B1 (ko) 2006-11-10 2007-11-01 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
US20080113483A1 (en) 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
US7807575B2 (en) 2006-11-29 2010-10-05 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices
WO2008070060A2 (en) 2006-12-06 2008-06-12 Fujifilm Electronic Materials U.S.A., Inc. Device manufacturing process utilizing a double pattering process
US7786016B2 (en) 2007-01-11 2010-08-31 Micron Technology, Inc. Methods of uniformly removing silicon oxide and a method of removing a sacrificial oxide
US8236592B2 (en) 2007-01-12 2012-08-07 Globalfoundries Inc. Method of forming semiconductor device
US7842616B2 (en) 2007-01-22 2010-11-30 Advanced Technology Development Facility, Inc. Methods for fabricating semiconductor structures
US7964107B2 (en) 2007-02-08 2011-06-21 Micron Technology, Inc. Methods using block copolymer self-assembly for sub-lithographic patterning
US7741015B2 (en) 2007-02-16 2010-06-22 Shin-Etsu Chemical Co., Ltd. Patterning process and resist composition
US7785962B2 (en) 2007-02-26 2010-08-31 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7790360B2 (en) 2007-03-05 2010-09-07 Micron Technology, Inc. Methods of forming multiple lines
US8083953B2 (en) 2007-03-06 2011-12-27 Micron Technology, Inc. Registered structure formation via the application of directed thermal energy to diblock copolymer films
KR100880323B1 (ko) 2007-05-11 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US20080292991A1 (en) 2007-05-24 2008-11-27 Advanced Micro Devices, Inc. High fidelity multiple resist patterning
US7709390B2 (en) 2007-05-31 2010-05-04 Micron Technology, Inc. Methods of isolating array features during pitch doubling processes and semiconductor device structures having isolated array features
KR100886219B1 (ko) * 2007-06-07 2009-02-27 삼성전자주식회사 자기정렬된 이중 패터닝을 채택하는 미세 패턴 형성 방법
KR101101785B1 (ko) 2007-06-08 2012-01-05 도쿄엘렉트론가부시키가이샤 패터닝 방법
US7682924B2 (en) 2007-08-13 2010-03-23 Micron Technology, Inc. Methods of forming a plurality of capacitors
JP2009049338A (ja) 2007-08-23 2009-03-05 Toshiba Corp 半導体装置及びその製造方法
US20090074958A1 (en) 2007-09-13 2009-03-19 Dequan Xiao Polymeric nanocompositions comprising self-assembled organic quantum dots
DE102007052050B4 (de) 2007-10-31 2010-04-08 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement und Verfahren zum Erhöhen der Ätzselektivität während der Strukturierung einer Kontaktstruktur des Halbleiterbauelements
KR100874433B1 (ko) 2007-11-02 2008-12-17 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR20090050699A (ko) 2007-11-16 2009-05-20 주식회사 동부하이텍 미세 패턴 제조 방법 및 반도체 소자의 제조 방법
US8530147B2 (en) 2007-11-21 2013-09-10 Macronix International Co., Ltd. Patterning process
US7851135B2 (en) 2007-11-30 2010-12-14 Hynix Semiconductor Inc. Method of forming an etching mask pattern from developed negative and positive photoresist layers
US8083958B2 (en) 2007-12-05 2011-12-27 International Business Machines Corporation Patterning method using a combination of photolithography and copolymer self-assemblying lithography techniques
JP2009194196A (ja) 2008-02-15 2009-08-27 Nec Electronics Corp 半導体装置の製造方法および半導体装置
US7906031B2 (en) 2008-02-22 2011-03-15 International Business Machines Corporation Aligning polymer films
JP2009252830A (ja) 2008-04-02 2009-10-29 Toshiba Corp 半導体装置の製造方法
US7713818B2 (en) 2008-04-11 2010-05-11 Sandisk 3D, Llc Double patterning method
US8440576B2 (en) 2008-04-25 2013-05-14 Macronix International Co., Ltd. Method for pitch reduction in integrated circuit fabrication
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US7759193B2 (en) 2008-07-09 2010-07-20 Micron Technology, Inc. Methods of forming a plurality of capacitors
US20100021573A1 (en) 2008-07-22 2010-01-28 Michael J Gonzalez Compositions and methods for the prevention of cardiovascular disease
US8158335B2 (en) 2008-09-15 2012-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. High etch resistant material for double patterning
US8012675B2 (en) * 2008-09-18 2011-09-06 Macronix International Co., Ltd. Method of patterning target layer on substrate
JP2010087301A (ja) 2008-09-30 2010-04-15 Toshiba Corp 半導体装置の製造方法
US8039399B2 (en) 2008-10-09 2011-10-18 Micron Technology, Inc. Methods of forming patterns utilizing lithography and spacers
US8173034B2 (en) 2008-11-17 2012-05-08 Micron Technology, Inc. Methods of utilizing block copolymer to form patterns
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US8080460B2 (en) 2008-11-26 2011-12-20 Micron Technology, Inc. Methods of forming diodes
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
JP5606019B2 (ja) 2009-07-21 2014-10-15 株式会社東芝 電力用半導体素子およびその製造方法
US8623458B2 (en) 2009-12-18 2014-01-07 International Business Machines Corporation Methods of directed self-assembly, and layered structures formed therefrom
NL2006639A (en) 2010-06-04 2011-12-06 Asml Netherlands Bv Self-assemblable polymer and method for use in lithography.
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03270227A (ja) * 1990-03-20 1991-12-02 Mitsubishi Electric Corp 微細パターンの形成方法
US20070077743A1 (en) * 2005-09-30 2007-04-05 Rao Rajesh A Multiple fin formation
WO2008008338A2 (en) * 2006-07-10 2008-01-17 Micron Technology Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
JP2008072101A (ja) * 2006-09-12 2008-03-27 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法
JP2008072097A (ja) * 2006-09-12 2008-03-27 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法
JP2010509783A (ja) * 2006-11-14 2010-03-25 エヌエックスピー ビー ヴィ フィーチャ空間集積度を高めるリソグラフィのためのダブルパターニング方法
JP2009289974A (ja) * 2008-05-29 2009-12-10 Toshiba Corp 半導体装置の製造方法
JP2012511253A (ja) * 2008-12-04 2012-05-17 マイクロン テクノロジー， インク． 基板作製方法
JP2012511254A (ja) * 2008-12-04 2012-05-17 マイクロン テクノロジー， インク． 基板作製方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009295745A (ja) * 2008-06-04 2009-12-17 Toshiba Corp 半導体装置の製造方法
JP2017049580A (ja) * 2015-08-31 2017-03-09 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーＲｏｈｍ ａｎｄ Ｈａａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ ＬＬＣ コンタクトホール形成方法

Also Published As

Publication number Publication date
US8796155B2 (en) 2014-08-05
KR20110099281A (ko) 2011-09-07
WO2010065252A2 (en) 2010-06-10
JP5418924B2 (ja) 2014-02-19
CN102239541A (zh) 2011-11-09
US20100144151A1 (en) 2010-06-10
TW201030895A (en) 2010-08-16
WO2010065252A3 (en) 2010-08-12
EP2353175A2 (en) 2011-08-10
EP2353175A4 (en) 2013-09-11
KR101304684B1 (ko) 2013-09-06
US20140335694A1 (en) 2014-11-13
CN102239541B (zh) 2014-04-09
US9653315B2 (en) 2017-05-16
TWI406360B (zh) 2013-08-21

Similar Documents

Publication Publication Date Title
JP5418924B2 (ja) 基板作製方法
JP5618216B2 (ja) 基板作製方法
JP5418923B2 (ja) 基板作製方法
US7709396B2 (en) Integral patterning of large features along with array using spacer mask patterning process flow
US9741580B2 (en) Substrate mask patterns, methods of forming a structure on a substrate, methods of forming a square lattice pattern from an oblique lattice pattern, and methods of forming a pattern on a substrate
KR102574258B1 (ko) 폴리머 층들에 비아들을 형성하기 위한 방법들

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120828

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121128

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20121128

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130508

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130508

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130604

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130903

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130903

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130917

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20131001

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131001

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131029

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131107

R150 Certificate of patent or registration of utility model

Ref document number: 5418924

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250