JP2009194196A - 半導体装置の製造方法および半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 77
- 238000000034 method Methods 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 56
- 239000011229 interlayer Substances 0.000 abstract description 36
- 230000000694 effects Effects 0.000 abstract description 2
- 239000007789 gas Substances 0.000 description 58
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 14
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000007654 immersion Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 229910002091 carbon monoxide Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011342 resin composition Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
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- H—ELECTRICITY
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- Engineering & Computer Science (AREA)
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Abstract
【課題】簡易な手順で平面視で矩形形状を有するコンタクトを形成する。
【解決手段】半導体装置の製造方法は、層間絶縁膜１０８上に下層レジスト膜１１０を形成する工程と、下層レジスト膜１１０に、平面視で円形形状を有する第１の開口部と、当該第１の開口部の四方にそれぞれ配置された第２から第５の開口部とを形成する工程と、下層レジスト膜１１０をマスクとして層間絶縁膜１０８をエッチングする工程とを含む。層間絶縁膜１０８をエッチングする工程において、下層レジスト膜１１０の第１の開口部と、第２から第５の開口部とがそれぞれ隣り合う領域に硬化層１３２を形成し、硬化層１３２をマスクとして、層間絶縁膜１０８のエッチングを行い、層間絶縁膜１０８において、下層レジスト膜１１０の第１の開口部に対応する箇所に平面視で矩形形状を有するコンタクトホール１２１を形成する。
【選択図】図６
【解決手段】半導体装置の製造方法は、層間絶縁膜１０８上に下層レジスト膜１１０を形成する工程と、下層レジスト膜１１０に、平面視で円形形状を有する第１の開口部と、当該第１の開口部の四方にそれぞれ配置された第２から第５の開口部とを形成する工程と、下層レジスト膜１１０をマスクとして層間絶縁膜１０８をエッチングする工程とを含む。層間絶縁膜１０８をエッチングする工程において、下層レジスト膜１１０の第１の開口部と、第２から第５の開口部とがそれぞれ隣り合う領域に硬化層１３２を形成し、硬化層１３２をマスクとして、層間絶縁膜１０８のエッチングを行い、層間絶縁膜１０８において、下層レジスト膜１１０の第１の開口部に対応する箇所に平面視で矩形形状を有するコンタクトホール１２１を形成する。
【選択図】図６
Description
本発明は、半導体装置の製造方法および半導体装置に関する。
近年、半導体装置の分野では、配線溝やコンタクトホール等のパターン加工の微細化が進められている。従来、コンタクトホールは、レジスト解像度等の問題により、平面視で円形形状を有する。そのため、コンタクトホール内に導電材料を埋め込むことにより形成されるコンタクトも平面視で円形形状を有することになる。しかし、コンタクトが円形形状を有する場合、パターンが微細になり、径が小さくなりすぎると、コンタクトと配線との間のコンタクト抵抗が求められるものよりも大きくなってしまうことがある。
図１０（ａ）に示すように、コンタクト２０ａが平面視で円形形状を有する場合、配線１０との接触面積が小さくなるため、コンタクト抵抗が高くなってしまう。一方、図１０（ｂ）に示すように、コンタクト２０ａを大きく形成すると、配線１０との接触面積は大きくなる。しかし、コンタクト径を配線幅よりも大きくしようとすると、配線１０上にコンタクト２０ａ用のコンタクトホールを形成する際に、コンタクトホール径を配線１０の配線幅より広くする必要がある。そのため、配線１０周囲の絶縁膜（不図示）が配線上面よりも深くエッチングされてしまうことがある。その結果、図１０（ｃ）に示すように、配線１０の上面だけでなく、側面でも配線１０とコンタクト２０ａとが接続されるようになってしまう。図１０（ｃ）は、図１０（ｂ）のＢ−Ｂ’断面図である。このような形状となると、コンタクトホール内に導電材料を埋め込んでコンタクトを形成する際に、ボイドが発生してしまい、コンタクト２０ａと配線１０とのコンタクト抵抗が高くなってしまう。
特許文献１（特開２００４−１３４５７４号公報）には、マスク数や工程を増やすことなく矩形のコンタクトホールを形成する半導体装置の製造方法が記載されている。レジストマスクに基づいて、層間絶縁膜をエッチングする際に、ガスを工夫することにより、パターン間隔の広い部分のレジストマスク上にフルオロカーボンが堆積されやすいようにする。一方、パターン間隔の狭い部分のレジストマスク上では、レジストマスク上にフルオロカーボンを堆積させるための平坦な部分が少なくなり、フルオロカーボンが堆積しにくくなる。
図１１は、特許文献１に記載の技術を説明するための模式図である。
まず、図１１（ａ）に示したように、レジストマスクに複数の丸いコンタクトホールパターン２ａを形成する。ここで、パターン間隔の広い部分のレジストマスク上にフルオロカーボンが堆積されやすい処理条件でプラズマエッチングを行う。このようにすると、パターン間隔の広い部分のレジストマスク上（図中、左右または上下に隣接するパターンの間）では、エッチングによりレジストマスクの円形状の穴のエッジ部分が削られても、平坦な部分が存在するためレジストマスク上にフルオロカーボンが堆積する。そのため、フルオロカーボンの堆積が進行することにより、パターンの間隔の広い部分のレジストマスクのエッチングが抑制される。これにより、パターン間隔の広い方向への後退が防止される。
まず、図１１（ａ）に示したように、レジストマスクに複数の丸いコンタクトホールパターン２ａを形成する。ここで、パターン間隔の広い部分のレジストマスク上にフルオロカーボンが堆積されやすい処理条件でプラズマエッチングを行う。このようにすると、パターン間隔の広い部分のレジストマスク上（図中、左右または上下に隣接するパターンの間）では、エッチングによりレジストマスクの円形状の穴のエッジ部分が削られても、平坦な部分が存在するためレジストマスク上にフルオロカーボンが堆積する。そのため、フルオロカーボンの堆積が進行することにより、パターンの間隔の広い部分のレジストマスクのエッチングが抑制される。これにより、パターン間隔の広い方向への後退が防止される。
一方、パターンの間隔の狭い部分のレジストマスク上（図中斜め方向に隣接するパターンの間）では、エッチングによりレジストマスクの肩部に肩落ちが生じ、レジストマスク上にフルオロカーボンを堆積させるための平坦な部分が少なくなる。これにより、パターンの間隔の狭い部分のレジストマスクのエッチングが進行する。図中、「大」と示しているのは、エッチング量が多いという意味であり、「小」と示しているのは、エッチング量が少ないという意味である。
これにより、図１１（ｂ）に示すような矩形のコンタクトホール２ｂが形成されるようになる。このようなマスクを用いて層間絶縁膜をエッチングすることにより、層間絶縁膜に形成されるコンタクトホールを矩形とすることができる。
図１２に示すように、コンタクトホールの形状を平面視で矩形形状を有するように形成すれば、コンタクト２０ｂと配線１０との接触面積が、コンタクトが円形形状を有する場合よりも広くなる。これにより、コンタクト抵抗を低く抑えることができると考えられる。
特開２００４−１３４５７４号公報
しかし、特許文献１に記載の技術では、パターンの間隔の狭い部分のレジストマスクは、エッチングとともに削られていくため、タイミングを厳密に制御しないと、図中矢印で示したコンタクトホールどうしが結合してしまい、この後にコンタクトホール内にコンタクトを形成する際にコンタクトどうしが接続してしまうという問題が生じる。
本発明によれば、
基板上に形成された被エッチング膜上にレジスト膜を形成する工程と、
前記レジスト膜に、平面視で円形形状を有する第１の開口部と、当該第１の開口部の四方にそれぞれ配置された第２から第５の開口部とを形成する工程と、
前記レジスト膜をマスクとして前記被エッチング膜をエッチングする工程と、
を含み、
前記被エッチング膜をエッチングする工程において、前記レジスト膜の前記第１の開口部と、前記第２から第５の開口部とがそれぞれ隣り合う領域に硬化層を形成し、当該硬化層をマスクとして、前記被エッチング膜のエッチングを行い、前記被エッチング膜において、前記レジスト膜の前記第１の開口部に対応する箇所に平面視で矩形形状を有するコンタクトホールを形成する半導体装置の製造方法が提供される。
基板上に形成された被エッチング膜上にレジスト膜を形成する工程と、
前記レジスト膜に、平面視で円形形状を有する第１の開口部と、当該第１の開口部の四方にそれぞれ配置された第２から第５の開口部とを形成する工程と、
前記レジスト膜をマスクとして前記被エッチング膜をエッチングする工程と、
を含み、
前記被エッチング膜をエッチングする工程において、前記レジスト膜の前記第１の開口部と、前記第２から第５の開口部とがそれぞれ隣り合う領域に硬化層を形成し、当該硬化層をマスクとして、前記被エッチング膜のエッチングを行い、前記被エッチング膜において、前記レジスト膜の前記第１の開口部に対応する箇所に平面視で矩形形状を有するコンタクトホールを形成する半導体装置の製造方法が提供される。
この方法によれば、簡易な手順で、矩形形状を有するコンタクトを形成することができる。コンタクトを矩形形状とすることにより、その下層または上層に形成された配線と接続する際に、配線との接触面積を大きくすることができ、コンタクト抵抗を下げることができる。
さらに、特許文献１に記載された様な方法だと、図１１（ｂ）に示したように、斜め方向に隣接するコンタクトホール間の距離は、エッチングの進行とともに徐々に狭くなるため、最悪の場合隣接する２つのコンタクトホールが接触してしまうことがある。そのようになると、リークが生じて問題となるため、制御が困難である。一方、上記方法によれば、隣接する開口部間には、硬化層が形成されることになる。このような硬化層は、著しく硬いため、被エッチング膜をエッチングする際にも削られることはない。そのため、被エッチング膜において、隣接する２つの開口部が接続してしまうようなこともない。隣接する開口部間の距離を狭くしても、コンタクトホール間の接続を防ぐことができるため、非常に微細な設計を行うことができる。なお、第２から第５の開口部も、それぞれ平面視で円形形状を有するものとすることができる。さらに、硬化層は、平面視で矩形形状を有するものとすることができる。
また本発明によれば、
基板と、
前記基板上に形成された絶縁膜とを含み、
前記絶縁膜には、平面視で矩形形状を有する第１のコンタクトと、当該第１のコンタクトの矩形の各辺にそれぞれ隣接して設けられた第２から第５のコンタクトとが形成された半導体装置が提供される。
基板と、
前記基板上に形成された絶縁膜とを含み、
前記絶縁膜には、平面視で矩形形状を有する第１のコンタクトと、当該第１のコンタクトの矩形の各辺にそれぞれ隣接して設けられた第２から第５のコンタクトとが形成された半導体装置が提供される。
特許文献１に記載された方法によると、形成されるコンタクトホールは、互いに千鳥格子状の配置となる。通常、コンタクトホールの配置設計は、縦横方向のグリッドラインに沿って行われる。そのため、コンタクトホールが千鳥格子状の配置となっている場合、コンタクトホールの配置設計をグリッドラインに沿ったように行うことができない。そのため、コンタクトホール間の距離が、グリッドライン間の距離よりも大きくなってしまい、微細な配置パターンとすることができない。一方、本発明の半導体装置の構成によれば、コンタクトホールをグリッドラインに沿って配置設計することができるので、微細な配置パターンとすることができる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、簡易な手順で平面視で矩形形状を有するコンタクトを形成することができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１から図４は、本実施の形態における半導体装置の製造手順を示す工程断面図である。また、図５および図６は、本実施の形態における半導体装置の製造手順を示す平面図である。なお、図１から図４は、図５および図６のＡ−Ａ’断面図に該当する。以下の実施の形態においては、下層レジスト膜、中間絶縁膜、反射防止膜、および上層レジスト膜が下からこの順で積層された多層（４層）レジスト構造を用いて被エッチング膜のパターニングを行う場合を例として説明する。
まず、半導体基板１０２（基板）およびその上に形成された絶縁膜１０４を含む構造上に、エッチング阻止膜１０６および層間絶縁膜１０８を形成する。半導体基板１０２は、たとえばシリコン基板とすることができる。図示していないが、半導体基板１０２上には、トランジスタ等の素子が形成された構成とすることができる。なお、図示していないが、絶縁膜１０４には、後に層間絶縁膜１０８に形成されるコンタクトと接続する箇所に、配線が形成された構成とすることができる。エッチング阻止膜１０６は、たとえばＳｉＯＮ膜やＳｉＮ膜とすることができる。
本実施の形態において、層間絶縁膜１０８がコンタクトホールを形成する対象である被エッチング膜である。層間絶縁膜１０８は、たとえばＳｉＯ２膜や、ＳｉＯ２膜よりも比誘電率が低い低誘電率膜により構成することができる。以下の実施の形態においては、層間絶縁膜１０８がＳｉＯ２膜である場合を例として説明する。また、以下の実施の形態において、コンタクトホールとは、拡散層やゲート電極と配線層とを接続するコンタクトホール、２つの配線層を接続するためのビアホールのいずれでもよい。
つづいて、層間絶縁膜１０８上に、下層レジスト膜１１０を形成する。下層レジスト膜１１０は、ｉ線レジストのようなノボラック樹脂やアクリル樹脂、これらの共重合体、またはＫｒＦレジストのようなポリヒドロキシスチレンにより構成することができる。本実施の形態において、下層レジスト膜１１０は、このような材料のレジストを塗布した後ベークして形成することができる。
次いで、下層レジスト膜１１０上に中間絶縁膜１１２を形成する。中間絶縁膜１１２は、たとえば有機シリコン酸化膜等のシリコン含有膜とすることができる。また、中間絶縁膜１１２は複数のシリコン含有材料を膜状に積層した構成とすることもできる。
その後、中間絶縁膜１１２上に反射防止膜１１４を形成する。反射防止膜１１４は、たとえば、有機膜とすることができる。
つづいて、反射防止膜１１４上に上層レジスト膜１１６を形成する。上層レジスト膜１１６としては、たとえば、ＡｒＦ液浸露光用のレジストを用いることができる。上層レジスト膜１１６は、樹脂組成物の塗布やＣＶＤ法により形成することができる。
その後、ＡｒＦ液浸露光および現像等のフォトリソグラフィー法により、上層レジスト膜１１６に所定のレジストパターンを形成する。ここで、所定のレジストパターンは、それぞれ平面視で円形形状を有する複数のコンタクトホールパターン１２０（開口部）を有する。図１（ａ）は、この状態を示す図である。
また、図５（ａ）は、この状態の半導体装置１００を示す平面図である。図５（ａ）に示すように、複数の円形形状を有するコンタクトホールパターン１２０がマトリクス状に配置される。とくに、矩形形状としたいコンタクトホールに対応する箇所のコンタクトホールパターン１２０は、その四方が他のコンタクトホールパターン１２０で囲まれた配置とすることができる。なお、隣接するコンタクトホールパターン１２０間の距離（隣接するコンタクトホール外周間の距離）は、たとえばコンタクトホールパターン１２０の直径１００％以上１１５％が好ましく、とくに１００％、すなわちコンタクトホールパターン１２０の直径と同じ距留）が好ましい。
つづいて、上層レジスト膜１１６のパターンを用いて、下層を順次ドライエッチングしていく。ここで、ドライエッチングは、たとえば、容量結合型プラズマ（Capacitive coupled plasma：ＣＣＰ）や誘導結合型プラズマ（Inductive coupled plasma：ＩＣＰ）等のプラズマ方式を用いるエッチング装置を用いて行うことができる。
まず、上層レジスト膜１１６をマスクとして、反射防止膜１１４をエッチングする（図１（ｂ））。このとき、エッチングガスとしては、たとえば、フッ化炭素ガスを用いることができる。フッ化炭素ガスとしては、たとえばＣＦ４等のパーフルオロカーボン（ＰＦＣ）等を用いることができる。このエッチング処理は、多層レジスト膜を用いて反射防止膜をエッチングする際に通常用いられる手法と同様とすることができる。一例として、エッチングガスの圧力＝１００ｍＴ、Ｐｏｗｅｒ（ＴＯＰ／ＢＴＭ）＝１５００／４５０Ｗ、ガス流量ＣＦ４＝４００ｓｃｃｍ、時間＝２５秒とすることができる。ここで、エッチングは異なる２つの周波数の電力を用いて行われ、ＴＯＰは高周波、ＢＴＭは低周波のそれぞれのパワーを示す。
次いで、上層レジスト膜１１６および反射防止膜１１４をマスクとして、中間絶縁膜１１２をエッチングする（図２（ａ））。このとき、エッチングガスとしては、たとえば、フッ化炭素ガスとＡｒ等の不活性ガスとの混合ガスを用いることができる。フッ化炭素ガスとしては、たとえばＣＦ４等のパーフルオロカーボン（ＰＦＣ）等を用いることができる。具体的には、たとえば、エッチングガスとしてＣＦ４／Ａｒ混合ガスを用いることができる。このエッチング処理は、多層レジスト膜を用いて中間絶縁膜１１２をエッチングする際に通常用いられる手法と同様とすることができる。一例として、エッチングガスの圧力＝３０ｍＴ、Ｐｏｗｅｒ（ＴＯＰ／ＢＴＭ）＝１５００／３００Ｗ、ガス流量ＣＦ４／Ａｒ＝７０／１０００ｓｃｃｍ、時間＝２０秒とすることができる。
なお、反射防止膜１１４および中間絶縁膜１１２のエッチングは、同じガスを用いて同時に行うようにしてもよい。
その後、上層レジスト膜１１６、反射防止膜１１４、および中間絶縁膜１１２をマスクとして、下層レジスト膜１１０をエッチングする（図２（ｂ））。このとき、エッチングガスとしては、たとえば、酸素等の酸化性ガスを含むものを用いることができる。具体的には、たとえば、エッチングガスとしてＯ２／Ｎ２混合ガスを用いることができる。一例として、エッチングガスの圧力＝１０ｍＴ、Ｐｏｗｅｒ（ＴＯＰ／ＢＴＭ）＝１８００／３００Ｗ、ガス流量Ｏ２／Ｎ２＝３０／２５０ｓｃｃｍ、時間＝６０秒とすることができる。この過程で、上層レジスト膜１１６および反射防止膜１１４もエッチング除去される。本実施の形態においては、下層レジスト膜１１０をベークしているが、下層レジスト膜１１０をエッチングするためのエッチングガスとしてＯ２／Ｎ２混合ガスのように酸化性ガスを含むものを用いることにより、下層レジスト膜１１０のパターニングを良好に行うことができる。
つづいて、中間絶縁膜１１２および下層レジスト膜１１０をマスクとして、層間絶縁膜１０８をエッチングする。このとき、エッチングガスとしては、フッ化炭素ガスと、Ａｒ等の不活性ガスと、酸素や一酸化炭素等の酸化性ガスとの混合ガスを用いることができる。フッ化炭素ガスとしては、Ｃ２Ｆ４，Ｃ２Ｆ６，Ｃ４Ｆ８，Ｃ５Ｆ８，Ｃ４Ｆ６等分子中にカーボンを複数有するガスを用いることができる。これらの中でも、Ｃ５Ｆ８やＣ４Ｆ６が好ましく用いられる。これらは、酸化膜のレートが高く、ＳｉＯＮやＳｉＮ等のエッチング阻止膜１０６との選択比を高くできるからである。具体的には、たとえば、エッチングガスとしてＣ５Ｆ８／Ａｒ／ＣＯ／Ｏ２混合ガスや、Ｃ４Ｆ６／Ａｒ／Ｏ２混合ガスを用いることができる。
中間絶縁膜１１２および下層レジスト膜１１０をマスクとして、上記のようなエッチングガスを用いて層間絶縁膜１０８のエッチングを開始すると、まず中間絶縁膜１１２がエッチング除去される。そして、下層レジスト膜１１０が上面に露出する。この状態の平面図を図５（ｂ）に示す。このとき、下層レジスト膜１１０には、図５（ａ）を参照して説明したように、上層レジスト膜１１６に形成されたコンタクトホールパターン１２０を反映した円形形状を有する複数のコンタクトホールパターン１２０（第１から第５の開口部）が形成されている。
このような状態で、さらにエッチングガスを照射すると、図３（ａ）に示すように、コンタクトホールパターン１２０の側壁上部から、下層レジスト膜１１０が徐々に削られるとともに、下層レジスト膜１１０が硬化し始め、コンタクトホールパターン１２０周囲に準硬化層１３０が形成される。この状態の平面図を図５（ｃ）に示す。
さらにエッチングガスの照射を続けると、準硬化層１３０がコンタクトホールパターン１２０周囲に徐々に広がっていく。そして、隣接する２つのコンタクトホールパターン１２０周囲に形成された準硬化層１３０が重なった領域が、非常に硬い硬化層１３２となる（図３（ｂ）、図６（ａ））。
さらにエッチングガスの照射を続けると、硬化層１３２がマスクとなり、硬化層１３２下方では下層レジスト膜１１０および層間絶縁膜１０８がそれ以上エッチングされなくなる。一方、硬化層１３２が形成された箇所以外では、下層レジスト膜１１０および層間絶縁膜１０８のエッチングが進行する（図４（ａ））。
これにより、図６（ｂ）に示すように、四方を他のコンタクトホールパターン１２０で囲まれたコンタクトホールパターン１２０は、平面視で矩形形状を有するようになる。
その後、酸素プラズマを照射した後、アッシングにより硬化層１３２および下層レジスト膜１１０を除去する（図４（ｂ）、図６（ｂ））。
本実施の形態においては、層間絶縁膜１０８を除去するためのエッチングガスの照射を通常よりも長い時間行う。これにより、下層レジスト膜１１０に最初に形成されたコンタクトホールパターン１２０のパターン以外の部分もエッチングされるとともに、硬化層１３２が形成される。エッチングガスの照射は、除去する層間絶縁膜１０８の膜厚にも依存するが、たとえば２４０秒以上とすることができる。
一例として、エッチングガスの圧力＝３０ｍＴ、Ｐｏｗｅｒ（ＴＯＰ／ＢＴＭ）＝２４００／２７００Ｗ、Ｃ５Ｆ８／Ａｒ／ＣＯ／Ｏ２＝２０／９５０／４０／２２ｓｃｃｍ、時間＝２５０秒とすることができる。また、他の一例として、エッチングガスの圧力＝３０ｍＴ、Ｐｏｗｅｒ（ＴＯＰ／ＢＴＭ）＝１５００／３０００Ｗ、Ｃ４Ｆ６／Ａｒ／Ｏ２＝２３／１０００／２２ｓｃｃｍ、時間＝２８０秒とすることができる。このように、所定のガスを用いるとともに、長い時間エッチングガスを照射することにより、下層レジスト膜１１０に硬化層１３２を形成することができ、平面視で矩形形状を有するコンタクトホール１２１を形成することができる。
その後、層間絶縁膜１０８をマスクとして、エッチング阻止膜１０６をエッチングする。これ以降の処理は、通常のエッチング処理と同様の手法で行うことができる。
次に、本実施の形態において、矩形形状を有するコンタクトホールパターン１２０が形成されるメカニズムを図７から図９を参照して説明する。
図７（ａ）は、下層レジスト膜１１０に複数のコンタクトホールパターン１２０が形成された状態を示す平面図である。ここでは、説明のために、中心に設けられたコンタクトホールパターン１２０を１２０Ａとして示す。コンタクトホールパターン１２０Ａの図中上下左右の四方には、他のコンタクトホールパターン１２０が形成されている。このような開口パターンを有する下層レジスト膜１１０を用いて、上述したフッ化炭素ガスを含む混合ガスを照射する。これにより、下層レジスト膜１１０のコンタクトホールパターン１２０下方の層間絶縁膜１０８（ここでは不図示）がエッチングされる。また同時に、下層レジスト膜１１０もコンタクトホールパターン１２０周囲の上部分から徐々に横方向および縦方向に削られつつ、コンタクトホールパターン１２０の周囲に準硬化層１３０が形成される（図７（ｂ））。
図７（ａ）は、下層レジスト膜１１０に複数のコンタクトホールパターン１２０が形成された状態を示す平面図である。ここでは、説明のために、中心に設けられたコンタクトホールパターン１２０を１２０Ａとして示す。コンタクトホールパターン１２０Ａの図中上下左右の四方には、他のコンタクトホールパターン１２０が形成されている。このような開口パターンを有する下層レジスト膜１１０を用いて、上述したフッ化炭素ガスを含む混合ガスを照射する。これにより、下層レジスト膜１１０のコンタクトホールパターン１２０下方の層間絶縁膜１０８（ここでは不図示）がエッチングされる。また同時に、下層レジスト膜１１０もコンタクトホールパターン１２０周囲の上部分から徐々に横方向および縦方向に削られつつ、コンタクトホールパターン１２０の周囲に準硬化層１３０が形成される（図７（ｂ））。
準硬化層１３０は、各コンタクトホールパターン１２０の周囲に徐々に広がっていく。隣接する２つのコンタクトホールパターン１２０の周囲にそれぞれ形成された準硬化層１３０が互いに重なる程広がると、その部分は、非常に硬い硬化層１３２となる（図８（ａ））。この硬化層１３２は、隣接するコンタクトホールパターン１２０間に矩形形状を有するように形成される。
このとき、下層レジスト膜１１０および層間絶縁膜１０８は、下層レジスト膜１１０に形成されたコンタクトホールパターン１２０が広がるように徐々に削られていくが、硬化層１３２が形成された部分では、その下方の下層レジスト膜１１０のエッチングが阻止される。つまり、硬化層１３２が形成された部分では、コンタクトホールパターン１２０のエッチングによる広がりが阻止される。
そのため、硬化層１３２が形成された部分では、硬化層１３２の形状を反映したかたちでコンタクトホールパターン１２０の形状が規定される。四方を他のコンタクトホールパターン１２０で囲まれたコンタクトホールパターン１２０Ａは、四方を硬化層１３２で囲まれた形状となるため、矩形形状を有するようになる。一方、硬化層１３２が形成されていない部分では、下層レジスト膜１１０の横方向および縦方向のエッチングが進み、徐々に削られていく。そのため、他のコンタクトホールパターン１２０と隣接しておらず、硬化層１３２が形成されていない部分では、コンタクトホールパターン１２０の形状が徐々に広がる（図８（ｂ））。なお、コンタクトホールパターン１２０の形状が徐々に広がるとともに、コンタクトホールパターン１２０の周囲に準硬化層１３０が形成されていくが、ここでは記載を省略している。下層レジスト膜１１０が削られた箇所では、下層レジスト膜１１０をマスクとして、その下層の層間絶縁膜１０８も削られる。これにより、層間絶縁膜１０８にコンタクトホール１２１（１２１Ａ）が形成される（図９）。
本実施の形態において、コンタクトホールパターン１２０Ａに対応する箇所に形成されるコンタクトホール１２１Ａは、平面視で矩形形状を有する。さらに、コンタクトホール１２１Ａの矩形の各辺に隣接する箇所、すなわち各辺に沿った位置にそれぞれ他のコンタクトホールが形成される。図９では、矩形形状を有するコンタクトホール１２１Ａを１つしか示していないが、さらに多数のコンタクトホールパターン１２０をマトリクス状に配置しておくことにより、図６（ｂ）に示したように、複数の矩形形状を有するコンタクトホール１２１を形成することができる。
次に、本実施の形態における半導体装置１００およびその製造手順の効果を説明する。
本実施の形態における半導体装置１００の製造手順によれば、下層レジスト膜１１０に従来と同様の円形形状を有するコンタクトホールパターン１２０を形成した後、隣接するコンタクトホールパターン１２０間に硬化層１３２が形成されるように制御するだけで、層間絶縁膜１０８に矩形形状を有するコンタクトホール１２１を形成することができる。これにより、簡易な手順で、矩形形状を有するコンタクトを形成することができる。コンタクトを矩形形状とすることにより、その下層または上層に形成された配線と接続する際に、配線との接触面積を大きくすることができ、コンタクト抵抗を下げることができる。
本実施の形態における半導体装置１００の製造手順によれば、下層レジスト膜１１０に従来と同様の円形形状を有するコンタクトホールパターン１２０を形成した後、隣接するコンタクトホールパターン１２０間に硬化層１３２が形成されるように制御するだけで、層間絶縁膜１０８に矩形形状を有するコンタクトホール１２１を形成することができる。これにより、簡易な手順で、矩形形状を有するコンタクトを形成することができる。コンタクトを矩形形状とすることにより、その下層または上層に形成された配線と接続する際に、配線との接触面積を大きくすることができ、コンタクト抵抗を下げることができる。
さらに、特許文献１に記載された様な方法だと、図１１（ｂ）に示したように、斜め方向に隣接するコンタクトホール間の距離は、エッチングの進行とともに徐々に狭くなるため、最悪の場合隣接する２つのコンタクトホールが接触してしまうことがある。そのようになると、リークが生じて問題となるため、制御が困難である。
一方、本実施の形態における半導体装置１００の製造手順によれば、下層レジスト膜１１０のコンタクトホールパターン１２０周囲が硬化されていく過程において、隣接するコンタクトホールパターン１２０間には、硬化層１３２が形成されることになる。このような硬化層１３２は、著しく硬いため、層間絶縁膜１０８をエッチングする際にも削られることはない。そのため、層間絶縁膜１０８において、隣接する２つのコンタクトホールが接続してしまうようなこともない。隣接するコンタクト間の距離を狭くしても、コンタクトホール間の接続を防ぐことができるため、非常に微細な設計を行うことができる。
以上で説明した硬化層１３２は、とくに、下層レジスト膜１１０、中間絶縁膜１１２、および上層レジスト膜１１６等を含む多層レジスト構造の下層レジスト膜１１０において、安定的に形成することができる。このような多層レジスト構造においては、上層レジスト膜１１６には微細なパターンを形成するために比較的柔らかい膜が用いられる。一方、下層レジスト膜１１０としては、上層レジスト膜１１６に比べて硬い膜が用いられる。このような膜を用いた場合には、下層レジスト膜１１０のエッチングとともに下層レジスト膜１１０に準硬化層１３０が形成され、その結果硬化層１３２が形成されるようになる。また、層間絶縁膜１０８に形成されるコンタクトホール１２１の寸法は、下層レジスト膜１１０のエッチング時間等を調整することにより、適宜調整可能である。
さらに、特許文献１に記載された方法によると、形成されるコンタクトホールは、互いに千鳥格子状の配置となる。すなわち、あるコンタクトホールに注目すると、そのコンタクトホールの斜め方向に他のコンタクトホールが形成されることになる。
一方、本実施の形態における半導体装置１００の構成によれば、矩形形状を有するコンタクトホール１２１Ａの矩形の各辺に隣接する箇所、すなわち各辺に沿った位置にそれぞれ他のコンタクトホールが形成される。そのため、たとえば、縦横方向のグリッドラインに沿って、密集してコンタクトを形成させたいような場合に、各コンタクトホールをグリッドラインに沿って形成することができるようになる。これにより、微細構造が可能となるとともに、設計を容易に行うことができるようになる。
（実施例１）
図１から図６を参照して説明した手順で、層間絶縁膜１０８にコンタクトホールを形成する処理を行った。
各膜の構成は以下のようにした。
エッチング阻止膜１０６：ＳｉＯＮ膜（膜厚５０ｎｍ）
層間絶縁膜１０８：ＳｉＯ２膜（膜厚７５０ｎｍ）
下層レジスト膜１１０：ｉ線レジスト（膜厚３５０ｎｍ）
中間絶縁膜１１２：ＳｉＯ２膜（膜厚６０ｎｍ）
反射防止膜１１４：有機膜（膜厚６０ｎｍ）
上層レジスト膜１１６：ＡｒＦ液浸露光用のレジスト（膜厚２３０ｎｍ）
図１から図６を参照して説明した手順で、層間絶縁膜１０８にコンタクトホールを形成する処理を行った。
各膜の構成は以下のようにした。
エッチング阻止膜１０６：ＳｉＯＮ膜（膜厚５０ｎｍ）
層間絶縁膜１０８：ＳｉＯ２膜（膜厚７５０ｎｍ）
下層レジスト膜１１０：ｉ線レジスト（膜厚３５０ｎｍ）
中間絶縁膜１１２：ＳｉＯ２膜（膜厚６０ｎｍ）
反射防止膜１１４：有機膜（膜厚６０ｎｍ）
上層レジスト膜１１６：ＡｒＦ液浸露光用のレジスト（膜厚２３０ｎｍ）
各膜のエッチング条件は、以下のようにした。
反射防止膜１１４：エッチングガスの圧力＝１００ｍＴ、Ｐｏｗｅｒ（ＴＯＰ／ＢＴＭ）＝１５００／４５０Ｗ、ガス流量ＣＦ４＝４００ｓｃｃｍ、時間＝２５秒
中間絶縁膜１１２： エッチングガスの圧力＝３０ｍＴ、Ｐｏｗｅｒ（ＴＯＰ／ＢＴＭ）＝１５００／３００Ｗ、ガス流量ＣＦ４／Ａｒ＝７０／１０００ｓｃｃｍ、時間＝２０秒
下層レジスト膜１１０：エッチングガスの圧力＝１０ｍＴ、Ｐｏｗｅｒ（ＴＯＰ／ＢＴＭ）＝１８００／３００Ｗ、ガス流量Ｏ２／Ｎ２＝３０／２５０ｓｃｃｍ、時間＝６０秒
層間絶縁膜１０８：エッチングガスの圧力＝３０ｍＴ、Ｐｏｗｅｒ（ＴＯＰ／ＢＴＭ）＝２４００／２７００Ｗ、Ｃ５Ｆ８／Ａｒ／ＣＯ／Ｏ２＝２０／９５０／４０／２２ｓｃｃｍ、時間＝２５０秒
エッチング阻止膜１０６：エッチングガスの圧力＝２５ｍＴ、Ｐｏｗｅｒ（ＴＯＰ／ＢＴＭ）＝１５００／６００Ｗ、ＣＨＦ３／Ａｒ／Ｏ２＝５０／４００／２０ｓｃｃｍ、時間＝３０秒
反射防止膜１１４：エッチングガスの圧力＝１００ｍＴ、Ｐｏｗｅｒ（ＴＯＰ／ＢＴＭ）＝１５００／４５０Ｗ、ガス流量ＣＦ４＝４００ｓｃｃｍ、時間＝２５秒
中間絶縁膜１１２： エッチングガスの圧力＝３０ｍＴ、Ｐｏｗｅｒ（ＴＯＰ／ＢＴＭ）＝１５００／３００Ｗ、ガス流量ＣＦ４／Ａｒ＝７０／１０００ｓｃｃｍ、時間＝２０秒
下層レジスト膜１１０：エッチングガスの圧力＝１０ｍＴ、Ｐｏｗｅｒ（ＴＯＰ／ＢＴＭ）＝１８００／３００Ｗ、ガス流量Ｏ２／Ｎ２＝３０／２５０ｓｃｃｍ、時間＝６０秒
層間絶縁膜１０８：エッチングガスの圧力＝３０ｍＴ、Ｐｏｗｅｒ（ＴＯＰ／ＢＴＭ）＝２４００／２７００Ｗ、Ｃ５Ｆ８／Ａｒ／ＣＯ／Ｏ２＝２０／９５０／４０／２２ｓｃｃｍ、時間＝２５０秒
エッチング阻止膜１０６：エッチングガスの圧力＝２５ｍＴ、Ｐｏｗｅｒ（ＴＯＰ／ＢＴＭ）＝１５００／６００Ｗ、ＣＨＦ３／Ａｒ／Ｏ２＝５０／４００／２０ｓｃｃｍ、時間＝３０秒
この結果、他のコンタクトホールパターン１２０で囲まれた箇所のコンタクトホールパターン１２０に対応するコンタクトホールが矩形形状を有することが確認できた。
（実施例２）
層間絶縁膜１０８をエッチングする際の条件を異ならせた点を除いて実施例１と同様に行った。層間絶縁膜１０８をエッチングする際の条件は、エッチングガスの圧力＝３０ｍＴ、Ｐｏｗｅｒ（ＴＯＰ／ＢＴＭ）＝１５００／３０００Ｗ、Ｃ４Ｆ６／Ａｒ／Ｏ２＝２３／１０００／２２ｓｃｃｍ、時間＝２８０秒とした。
層間絶縁膜１０８をエッチングする際の条件を異ならせた点を除いて実施例１と同様に行った。層間絶縁膜１０８をエッチングする際の条件は、エッチングガスの圧力＝３０ｍＴ、Ｐｏｗｅｒ（ＴＯＰ／ＢＴＭ）＝１５００／３０００Ｗ、Ｃ４Ｆ６／Ａｒ／Ｏ２＝２３／１０００／２２ｓｃｃｍ、時間＝２８０秒とした。
この結果、他のコンタクトホールパターン１２０で囲まれた箇所のコンタクトホールパターン１２０に対応するコンタクトホールが矩形形状を有することが確認できた。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
以上の実施の形態においては、被エッチング膜である層間絶縁膜１０８をエッチングするためのガスで、下層レジスト膜１１０に硬化層１３２が形成される例を示した。しかし、下層レジスト膜１１０に硬化層１３２が形成されるようなガスでは、その下層の被エッチング膜がエッチングできないような場合は、下層レジスト膜１１０に硬化層１３２が形成された後に、異なるガスを用いて、下層レジスト膜１１０をマスクとして被エッチング膜をエッチングするようにすることもできる。
さらに、半導体装置の動作に関与するコンタクトを矩形形状にするために、その周囲に、半導体装置の動作には関与しないダミーのコンタクトを配置するようにしてもよい。このようなダミーを設けることにより、所望のコンタクトを矩形形状とすることができる。
なお、以上の実施の形態においては、コンタクトホールパターン１２０が正円形である場合を示したが、コンタクトホールパターン１２０は、楕円形とすることもできる。また、矩形形状を有するコンタクトホール１２１が正方形である場合を例として示しているが、これも長方形とすることもできる。
１００ 半導体装置
１０２ 半導体基板
１０４ 絶縁膜
１０６ エッチング阻止膜
１０８ 層間絶縁膜
１１０ 下層レジスト膜
１１２ 中間絶縁膜
１１４ 反射防止膜
１１６ 上層レジスト膜
１２０ コンタクトホールパターン
１２０Ａ コンタクトホールパターン
１２１ コンタクトホール
１２１Ａ コンタクトホール
１３０ 準硬化層
１３２ 硬化層
１０２ 半導体基板
１０４ 絶縁膜
１０６ エッチング阻止膜
１０８ 層間絶縁膜
１１０ 下層レジスト膜
１１２ 中間絶縁膜
１１４ 反射防止膜
１１６ 上層レジスト膜
１２０ コンタクトホールパターン
１２０Ａ コンタクトホールパターン
１２１ コンタクトホール
１２１Ａ コンタクトホール
１３０ 準硬化層
１３２ 硬化層
Claims (7)
- 基板上に形成された被エッチング膜上にレジスト膜を形成する工程と、
前記レジスト膜に、平面視で円形形状を有する第１の開口部と、当該第１の開口部の四方にそれぞれ配置された第２から第５の開口部とを形成する工程と、
前記レジスト膜をマスクとして前記被エッチング膜をエッチングする工程と、
を含み、
前記被エッチング膜をエッチングする工程において、前記レジスト膜の前記第１の開口部と、前記第２から第５の開口部とがそれぞれ隣り合う領域に硬化層を形成し、当該硬化層をマスクとして、前記被エッチング膜のエッチングを行い、前記被エッチング膜において、前記レジスト膜の前記第１の開口部に対応する箇所に平面視で矩形形状を有するコンタクトホールを形成する半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記レジスト膜は、下層レジスト膜、中間絶縁膜および上層レジスト膜が下層からこの順で形成された多層レジスト膜の下層レジスト膜であって、
前記レジスト膜を形成する工程は、前記被エッチング膜上に、前記下層レジスト膜、前記中間絶縁膜および前記上層レジスト膜をこの順で形成する工程を含み、
前記レジスト膜に前記第１から第５の開口部を形成する工程は、前記上層レジスト膜に前記第１から前記第５の開口部と同形状の開口部を形成する工程と、前記上層レジスト膜をマスクとして前記中間絶縁膜をパターニングする工程と、前記中間絶縁膜をマスクとして前記下層レジスト膜に前記第１から第５の開口部を形成する工程と、を含む半導体装置の製造方法。 - 請求項２に記載の半導体装置の製造方法において、
前記多層レジスト膜は、前記中間絶縁膜と前記上層レジスト膜との間に形成された反射防止膜をさらに含み、
前記レジスト膜を形成する工程は、前記中間絶縁膜上に前記反射防止膜を形成する工程をさらに含み、前記上層レジスト膜は、前記反射防止膜上に形成された半導体装置の製造方法。 - 請求項１から３いずれかに記載の半導体装置の製造方法において、
前記被エッチング膜をエッチングする工程において、前記レジスト膜が表面に露出した状態で、Ｃ５Ｈ８またはＣ４Ｆ６を含むエッチングガスを照射する半導体装置の製造方法。 - 請求項１から４いずれかに記載の半導体装置の製造方法において、
前記被エッチング膜がシリコン酸化膜である半導体装置の製造方法。 - 請求項１から５いずれかに記載の半導体装置の製造方法において、
前記レジスト膜がｉ線レジストである半導体装置の製造方法。 - 基板と、
前記基板上に形成された絶縁膜とを含み、
前記絶縁膜には、平面視で矩形形状を有する第１のコンタクトと、当該第１のコンタクトの矩形の各辺にそれぞれ隣接して設けられた第２から第５のコンタクトとが形成された半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
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| US12/320,101 US7906436B2 (en) | 2008-02-15 | 2009-01-16 | Method of manufacturing semiconductor device, and semiconductor device |
| CN2009100063832A CN101510526B (zh) | 2008-02-15 | 2009-02-16 | 制造半导体器件的方法和半导体器件 |
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| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| JP2009194196A true JP2009194196A (ja) | 2009-08-27 |
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ID=40954341
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| US (2) | US7906436B2 (ja) |
| JP (1) | JP2009194196A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8852851B2 (en) | 2006-07-10 | 2014-10-07 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
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| CN101510526B (zh) | 2012-01-04 |
| US8395238B2 (en) | 2013-03-12 |
| US20110127677A1 (en) | 2011-06-02 |
| US20090206475A1 (en) | 2009-08-20 |
| US7906436B2 (en) | 2011-03-15 |
| CN101510526A (zh) | 2009-08-19 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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