JP2010509783A - フィーチャ空間集積度を高めるリソグラフィのためのダブルパターニング方法 - Google Patents

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Abstract

基板の中もしくは上の少なくとも１つのデバイス層にパターンを形成する方法であって、第１フォトレジスト層をデバイス層に塗布し、第１マスクを用いて第１フォトレジストを露光し、第１フォトレジスト層を現像して第１パターンを基板上に形成し、基板を保護層で被覆し、保護層を処理して第１フォトレジストと接触している部分を変化させ、変化した保護層がその後の露光および／もしくは現像に影響されないようにし、基板に第２フォトレジスト層を塗布し、第２マスクを用いて第２フォトレジスト層を露光し、第２フォトレジスト層を現像して第１フォトレジスト層の第１パターンに重大な影響をもたらすことなく基板上に第２パターンを形成する工程を含み、第１および第２パターンが一緒になって、第１および第２パターンによって別々に画成されるフィーチャよりも高い空間周波数を持つ散置されたフィーチャを画成することを特徴とする方法。このプロセスは、フィンＦＥＴデバイスのソース、ドレインおよびフィンのフィーチャの画成に特に有用であって、一般的なリソグラフィツールよりも微細なサイズのフィーチャを達成することができる。

Description

本発明は、集積回路の製造技術に関するものであり、特に、リソグラフィを用いて画成されるフィーチャの空間密度を高める技術に関する。
集積回路の製造において高いデバイス密度を実現するためには、より小さなサイズのフィーチャをより小さいピッチでプリントするリソグラフィプロセスが必要である。より小さなフィーチャサイズおよびピッチへと、リソグラフィプロセスの幅を広げるための技術として、当技術分野ではいくつかの方法が知られている。
１つの方法は、使用するフォトレジストの露光およびパターニングに用いる放射線の波長を短くすることであり、例えば、深紫外（ＤＵＶ）域、遠紫外（ＦＵＶ）域または極紫外（ＥＵＶ）域まで短くすることである。ＤＵＶスペクトルは波長３００ｎｍ以下のものを指すとされ、ＦＵＶスペクトルは波長２００ｎｍ以下、そしてＥＵＶスペクトルは波長３１ｎｍ以下で特に１３．５ｎｍの波長を含むものを指すとされる。この方法は、リソグラフィに用いる設備の根本的かつ高コストな変更を必要とし、また、いくつかのタイプの集積回路フィーチャに対して所要のフィーチャサイズを達成するには充分とは言えない。加えて、１つまたはそれより多くのＤＵＶ域、ＦＵＶ域、ＥＵＶ域で機能するように特別に構成されたフォトレジストは、ときに重大な別の制限をもたらすことがある。
リソグラフィプロセスで得られるフィーチャのピッチを小さくするための方法として当技術分野で提案された別の方法としては、露光および現像がなされたフォトレジストの下にある１つの層もしくは複数の層にフィーチャを画成する前に、フォトレジストに多重露光を施すというものがある。例えば、特許文献１で説明されるように、その上又は中にフィーチャを画成すべき基板に、第１レジストを塗布し、第１マスクを用いて露光し、現像して、該フォトレジストに第１パターンを形成する。次いで第１フォトレジストパターンを安定化する。第２フォトレジストを基板上に塗布し、第２マスクを用いて露光し、現像して、該フォトレジストに第２パターンを形成する。第１および第２パターンは、それぞれが最終的に必要なピッチの２倍のピッチでフィーチャを持つように選択し、それらのパターンを合成すると所望のピッチに散置されたフィーチャが得られるようにする。基板は、次いで第１および第２フォトレジストパターンにより保護されていない部分が処理され（例えばエッチングされ）、その結果各フォトマスクのピッチの半分のピッチで所望のフィーチャを画成することができる。
当然のことながら、第１フォトレジストパターンの安定化においては、第２フォトレジストの露光および現像工程による影響をほぼ受けないよう安定化することが必要であり、さもなければ第１フォトレジストが第２フォトレジストと共に少なくとも部分的に再び露光および現像されてしまうこととなる。特許文献１は、パターン化された第１フォトレジスト層の安定化は波長域２００〜４００ｎｍのＤＵＶ照射を用いて行うことを提案している。すなわちこの技術はＤＵＶ域、ＦＵＶ域、および／またはＥＵＶ域で機能するように特別に構成されたフォトレジストと適合しない傾向にある。
米国特許第５６８６２２３号明細書
本発明は、単一マスクを用いた場合よりも高い空間周波数（例えば、より小さなピッチ）でフィーチャを基板上に画成できるように改良されたフォトレジスト層のダブルパターニングプロセスを提供するものである。
他の側面によれば、本発明は、基板の中もしくは上の少なくとも１つのデバイス層にパターンを形成する方法であって、
ａ） 第１フォトレジスト層をデバイス層に塗布し、
ｂ） 第１マスクを用いて第１フォトレジストを露光し、
ｃ） 第１フォトレジスト層を現像して第１パターンを基板上に形成し、
ｄ） 基板を保護層で被覆し、
ｅ） 保護層を処理して第１フォトレジストと接触している部分を変化させ、該処理により変化された保護層がその後の露光および／または現像に実質的に影響されないようにし、
ｆ） 基板に第２フォトレジスト層を塗布し、
ｇ） 第２マスクを用いて第２フォトレジスト層を露光し、そして
ｈ） 第２フォトレジスト層を現像して、第１フォトレジスト層の第１パターンに重大な影響を与えることなく、基板上に第２パターンを形成する、
工程を含み、
ｉ） 第１および第２パターンが一緒になって、第１および第２の各パターンに画成されたフィーチャよりも高い空間周波数を有する、散置されたフィーチャを画成することを特徴とする方法である。
本発明のいくつかの実施形態を、例示的に、以下に添付図面につき説明する。
ダブルパターニングプロセスを示す一連の概略断面図である。 図１のプロセスを用いて製造するのに適したフィンＦＥＴデバイスの概略斜視図である。 基板上におけるインバータ構成のフィンＦＥＴデバイスの相補対の概略平面図とその等価回路図（左側に示す）を示す。 図３のフィンＦＥＴ構造のフィーチャを描出するのに適した従来のリソグラフィマスクである。 従来プロセスにおいて図４ａのマスクを用いて画成され、光学近接効果を受けたフィーチャの顕微鏡図である。 図３のフィンＦＥＴ構造のフィーチャを画成するために使用するダブルパターニングプロセスに適した第１リソグラフィマスクを示す。 図３のフィンＦＥＴ構造のフィーチャを画成するために使用するダブルパターニングプロセスに適した第２リソグラフィマスクを示す。 図５ａおよび図５ｂのマスクを用いてダブルパターニングを行った結果得られるレジストパターンを示す。 基板上に第１空間周波数で並べられたフィンを有するフィンＦＥＴデバイスの相補対の概略平面図である。 基板上に図６ａのデバイスの２倍の第２空間周波数で並べられたフィンを有するフィンＦＥＴデバイスの相補対の概略平面図である。 図６ｂのフィンＦＥＴ構造のフィーチャを画成するために使用するダブルパターニングプロセスに適した第１リソグラフィマスクを示す。 図６ｂのフィンＦＥＴ構造のフィーチャを画成するために使用するダブルパターニングプロセスに適した第２リソグラフィマスクを示す。 図７ａおよび図７ｂのマスクを用いてダブルパターニングを行った結果形得られるレジストパターンを示す。
図１の概略断面図はダブルパターニング技術の工程手順を示す。図１−１はリソグラフィ処理の準備が整った状態の基板のデバイス層１０を表す。本明細書を通して、明示的に別段の定めをした場合を除き、「基板」と言ったときには原基板（例えば、シリコンウェハ）のみを指すのではなく、記述中のプロセスの関連する時点まで、その後に堆積され及び／又は形成された任意の層を含むものも指す。したがって、図１−１におけるデバイス層１０とは、基本シリコンウェハもしくは他の半導体ウェハまたは集積回路の形成に適した他の未処理の基板の最上部、または先に堆積された層及び／又は例えば前リソグラフィ工程によって形成された層を有する既に処理されたデバイス層の最上層を含むものとし得る。
したがって、デバイス層１０は必ずしも平坦である必要はなく、特に先にパターン化された層や未だ平坦化されていない立体的なフィーチャを含むときには平坦である必要はないことがわかる。
図１−２に示すように、デバイス層１０に第１フォトレジスト層１１を、例えば従来のスピンコーティング技術を用いて塗布する。次に、第１フォトレジスト層１１を適切なパターンを持つフォトマスクを用いて露光し、現像してフォトレジスト１１の不必要な部分を洗い流し、図１−３に示すように基板上に第１フォトレジストのパターン１２を残す。フォトレジストは、パターン１２が使用したマスクのポジティブ像またはネガティブ像になるようにポジ型またはネガ型のいずれでもよい。
図１−４につき説明すると、基板を保護層１３で被覆する。保護層１３の材料は、第１フォトレジスト層と接触している部分においてその物理的および／または化学的特性を適切に変化させることが可能であって、変化後はその後に行う後述の第２フォトレジスト層の露光および／または現像工程の影響を実質的に受けなくなる任意の材料とすることができる。保護層１３に適した材料の例としては、ＪＳＲ社のＣＳＸ００４、ＡＺエレクトロニックマテリアル社のＲＥＬＡＣＳ（登録商標）、クラリアント社のＷＡＳＯＯＭ、およびその他の化学収縮材料がある。これらの材料は、周知のスピンコーティング技術にも適している。
基板を保護層１３で被覆したのち、基板を、下側のパターン化された第１フォトレジスト１２と接触している保護層の部分１４において架橋反応が起こる程度までベークする。「接触している」という表現は、架橋反応を始めさせるに十分なだけ「近接している」ことを含み、これにより第１フォトレジストパターン１２の上面および側壁に保護キャップを形成する。
好適なプロセスにおいては、保護層１３は使用する材料に応じて適切な雰囲気内でベークし、好ましくは１３５°〜１６５°の範囲で、好ましくは６０秒〜９０秒もしくはそれ以上の時間ベークする。図１−５に示すように、この処理により架橋結合した材料の保護キャップを生じさせ、その後の露光および／または現像工程の影響を実質的に受けないようにする。好適なプロセスにおいては、結果として生じる保護キャップの厚みは５〜１５ｎｍの範囲であり、そのため線幅は１０〜３０ｎｍだけ大きくなる。かくして、保護層１３の未反応部分を例えば適切な現像液により洗い流し、図１−６に示すように保護キャップをかぶった第１レジストパターン１２のみを基板上に残す。
次に、図１−７に示すように、得られた基板に第２フォトレジスト層１６を、例えば従来のスピンコーティング技術を用いて塗布する。次に、第２フォトレジスト層１６を適切なパターンを持つフォトマスクを用いて露光し、現像して、フォトレジスト１６の不必要な部分を洗い流し、図１−８に示すように基板上に第２フォトレジストのパターン１７を残す。第２フォトレジストは、パターン１７が使用したマスクのポジティブ像またはネガティブ像になるようにポジ型またはネガ型のいずれでもよい。
図１−８からわかるように、第１および第２パターン１２、１７を２つのフォトレジスト層の中に画成する第１および第２マスクパターンは、最終二重露光現像パターンに得られるフィーチャの空間周波数の半分の空間周波数で配置することができる。図１−８に示す二重露光現像パターン内の個々のフィーチャ間のピッチまたは間隔は、図１−３に示す単一露光現像パターンの半分である。より一般的に言えば、第１および第２パターン１２、１７が一緒になって、第１および第２パターン１２、１７の各々に画成されたフィーチャよりも高い空間周波数を有する、散置されたフィーチャを画成する。
周知の半導体製造技術においては、次にデバイス層１０を第１および第２フォトレジストパターン１２、１７を用いて処理することができ、例えば、フォトレジストによって保護されていないデバイス層１０の部分のエッチングや該部分への特定の不純物の注入を行うことができる。
図１−８を見ると保護キャップ１５がデバイス層１０のその後の処理を受ける位置に残存しているが、このキャップはデバイス層１０の処理を進める前に、保護キャップに対して選択的な現像または剥離処理により、パターン化されたフォトレジスト層１２、１７を残して、除去することができる。これにより第１および第２フォトレジストパターン１２、１７のラインは同一の寸法にすることができる。
別の方法として、第２保護キャップを第２フォトレジストパターン１７の上に形成することにより、第１のキャップ付きフォトレジストパターンと同じライン寸法を達成することもできる。これに関して、第２保護キャップは基板上に配置されたとき第１パターン１２を被覆するものの、すでに化学的に変性した第１保護層というバリアがあるので、下側のフォトレジストと相互作用することはない。
好適なプロセスにおいては、保護層１３における架橋結合は第１のパターン化されたフォトレジスト層１２から供給される触媒によって生じさせまたは促進させる。例えば、この触媒は、第１のパターン化されたフォトレジスト層１２から保護層までの限定範囲に拡散し、架橋結合した保護層を現像液に対して不溶解性に変化させる酸とすることができる。第１フォトレジスト層はアクリレート系ベースのフォトレジストであってもよい。
上で説明したプロセスはＤＵＶ、ＦＵＶ、およびＸＵＶレジスト化学への適用性において特に有利である。特許文献１につき先に示したように、従来技術におけるダブルパターニングプロセスは、第１のパターン化されたレジスト層をＤＵＶ光源への露光によって、後に行われる第２フォトレジストの感光性波長の放射線への露光の結果として起こる化学的な変性に対して安定化する安定化方法に依存している。ＤＵＶ、ＦＵＶおよびＸＵＶ感光性レジスト自体が第１および第２パターンの形成に使われている場合には、この方法は不可能であることは明らかである。好適なプロセスにおいては、第１および第２フォトレジストパターンを作成するのに用いるレジストは、ＤＵＶ、ＦＵＶまたはＸＵＶスペクトルの電磁放射線を用いてパターニングするのに適したものとする。特に好適なプロセスにおいては、少なくとも第１フォトレジストは２００ｎｍ以下のスペクトルの電磁放射線を用いてパターニングするのに適したものとする。
上に説明したプロセスは、以下に記載するように、特に高密度フィンＦＥＴデバイスの形成に適用可能であるが、これに限定されない。フィンＦＥＴとは、ソースおよびドレイン領域がそれぞれチャネルの両側にフィンとして存在する電界効果トランジスタである。
図２は従来型のフィンＦＥＴデバイス２０の斜視図を表し、図３は直列接続フィンＦＥＴの相補対の平面図であって、各ＦＥＴは並列に接続された複数のフィンから形成される。フィンＦＥＴデバイス２０において、ゲート２１はチャネル領域２２の周りを覆い、ソースおよびドレイン領域２３、２４は、図３に最もよく見られるように、ゲート領域からフィン形状構造で突出している。ゲート電極２１は、それが包覆するフィン構造の両側壁および上面にチャネルを有効に画成する。フィンＦＥＴ技術においては、実効トランジスタ幅Ｗを決定する要素は、フィンの形状とトランジスタ毎のフィン数Ｎとにより決定され、Ｗ＝Ｎ＊（２ｈｆｉｎ＋ｗｆｉｎ）で表わされ、ここでｗｆｉｎおよびｈｆｉｎは図２にあるようにそれぞれフィンの幅および高さである。ゲート長Ｌｇａｔｅを決定するのは、ゲート電極ストライプ２１の幅である。既存技術における典型的な寸法は、ｗｆｉｎ＝１０ｎｍ、ｈｆｉｎ＝６０ｎｍ、そしてＬｇａｔｅ＝３０ｎｍ というオーダーである。電流は両側壁および上面に隣接したチャネル内を流れ、実効ゲート幅２ｈｆｉｎ＋ｗｆｉｎを与える。
ここで、例えば図３に示すＰ型ＭＯＳトランジスタ３０もしくはＮ型ＭＯＳトランジスタ３１のように、トランジスタが並列に接続された複数のフィンから構成される場合には、ソースおよびドレインのフィンの１つ１つを接続しなければならない。さらに、図３の直列接続相補対のようなデジタルスタンダードセルにおいては、共通ソース／ドレイン接点を接続する必要がある。図３の左手の回路図により表わされる図３のＣＭＯＳインバータにおいては、ｐ型ＦＥＴとｎ型ＦＥＴが直列に接続され、その共有ゲート２１が入力ノード３２を形成し、共有ドレイン２４が出力ノード３３を形成する。ｐ型ＦＥＴは４つの並列フィンを含み、一方ｎ型ＦＥＴは３つの並列フィンを含む。より一般的には、それらのフィンＦＥＴを形成するフィン数は適切であればいくつでもよい。
ソース２３は共通ソース領域３４によって電気的に接続する必要があり、またドレイン２４は共通ドレイン領域３６によって電気的に接続する必要があり、それぞれの領域に接点ノード３５および３３を設けることができる。ソース２３、共通ソース領域３４、ドレイン２４および共通ドレイン領域３５のすべてを１つの適切なシリコン層２５内に形成する従来の方法を図４ａに示す。
単一シリコン画成工程は、図４ａの像に示すようなレイアウトを有する単一リソグラフィマスクを用いてチャネル２２、ソースフィン２３、ドレインフィン２４、共通ソース領域３４および共通ドレイン領域３６を設ける。しかしながら、ごく小さな形状においては、共通ソースおよびドレイン領域３４、３６の間の距離Ｄ（図４ａ）が小さいために、光学近接効果によって、角が丸くなったり、線幅にばらつきが生じることとなり、それは図４ｂの顕微鏡像に見られるようにフィン同士においても、フィン内においても生じる。こういったばらつきは閾値電圧および駆動電流に直接的に影響し、回路性能の許容しがたい低下を招くことがしばしばあり、それは特に小さな形状において生じる。
これらの光学近接効果は光学補正技術を用いて、例えばマスク上のパターンを修正することにより補正または軽減できることもあるが、多くの場合これらは完全に補正できるものではなく、また、小さな形状においてはそれらの効果は限られる。
上に説明したダブルパターニング技術は光学近接効果を抑えるために用いることができ、したがって、このプロセス技術をより小さな形状のフィンＦＥＴデバイスの製造に２つの異なる方法で広げることもできる。
第1の方法を図５ａ〜図５ｃに示す。このプロセスにおいては、水平方向および垂直方向の構造を２つの別々の工程でレジスト中にリソグラフィで画成する。図５ａに示す第１マスク５０を用いてフィン５１を画成し、図５ｂに示す第２マスク５２を用いて共通ソースおよびドレイン領域５４、５５（例えば図４ａにおける領域３４、３６）を画成する。「水平方向」及び「垂直方向」との表現は、各図に示されるデバイスのｘ−ｙ平面における軸方向を指すものとする。より一般的には、それらの表現は、互いにほぼ直角に整列した長軸及び／又は限界寸法を有する第１および第２群の構造を含むことを意図している。
図１との関連において説明すると、第１レジスト層を第１マスク５０を用いて露光し現像して、対応するフィンパターン５１を第１レジスト層に残す。パターン化された第１レジスト層を次に保護キャップ１５（図１−５および図１−６）で被覆する。次に基板に第２レジスト層を塗布し、該第２レジスト層を第２マスク５２を用いて露光し現像して、対応するソースおよびドレイン領域パターン５４、５５を第２レジスト層に残す。それらのレジストパターンを合わせると図５ｃに示すようなパターンとなり、それを次にシリコンもしくはその他のデバイス層までエッチングして、チャネル２２、フィンソースおよびドレイン２３、２４、また共通ソースおよびドレイン領域３４、３６を含む単一のアクティブ層を形成する。
このプロセスの大きな利点は、ただ一度のエッチング工程によって領域２２、２３、２４、３４、３６の全ての領域を１つのアクティブ層に形成することができる点である。図５に見られるように、フィンエレメントのリソグラフィ工程とソースドレイン領域のリソグラフィ工程とを分けることによって、フィンの高度に規則的なパターンが全て等しいピッチで画成でき、そのことは光学近接効果の制御に大きな利点をもたらし、またフィン幅の限界寸法の最大の制御をもたらす。この制御には、最終的にはトランジスタの電気的にアクティブな部分を形成しないが、第１マスクの光学的露光の制御を高めるダミーフィン５７を使用することもできる。
考えうるさらなる利点としては、図５ｃに影輪郭で示すように、第１および第２マスクの位置ずれがデバイスの限界寸法に与える影響が小さいということがある。
このように、一般的な態様においては、図５の配置はフィンＦＥＴの一般的な製造方法を示しており、該方法においては、第１マスク５０が１つ以上のフィンＦＥＴのフィン２２、２３、２４、５１を画成し、第２マスク５２が必要に応じ同一のデバイス層中のフィンを相互接続する共通ソース領域３４および共通ドレイン領域３６を画成する。多数の隣接するフィンＦＥＴのフィーチャを、個々のフィンＦＥＴ内においてもまた隣接するデバイス間においても、十分に一定のピッチを保ちながら画成することができる。例えば、フィン５１を画成するマスク５０のパターンは隣接するフィンＦＥＴに対して同一の周期で連続させることができる。
図５ｂに示すように、第２マスク５２は適切な位置で分断して隣接するフィンＦＥＴを分離することができる。その結果、選択されたフィンは２つの分離したソース領域５４で示されるように分離されたままとなる。
更により一般的に言えば、ここに記載のダブルパターニング技術は任意のデバイス構造の製造に適用することができ、その製造においては第１マスクがデバイスの一つの層に水平方向のフィーチャを画成するように構成され、第２マスクが該デバイスの同一層に垂直方向のフィーチャを画成するように構成される。これらの水平方向および垂直方向のフィーチャは適切な位置で交差するよう配置される。
この水平方向および垂直方向コンポーネントフィーチャの分離による効果は、ダブルパターニング後に垂直方向のフィーチャが水平方向のフィーチャの間に散置されるため、それらのフィーチャが一緒になって、第１および第２パターンにより別々に画成されるフィーチャより高い２次元空間周波数を有するコンポーネントを画成することが認識されよう。事実上、マスクパターンの例えばｘ方向の高空間周波数コンポーネントがマスクパターンのｙ方向の高空間周波数コンポーネントから、別々のマスクを用いることにより分離される。ダブルパターニングプロセスにおける２つのマスクの合成によって、ｘ，ｙ両次元の高空間周波数を復元することができる。
上に説明したダブルパターニング技術をより小さなフィンＦＥＴデバイスの製造技術に適用範囲を広げるための第２の方法を図６および図７に関連して説明する。
図６ａは、図３に示すものと類似するフィンＦＥＴ６０、６１の直列接続相補対を示す。各フィンＦＥＴは並列に接続された複数のフィン６２から形成される。フィンＦＥＴデバイス６０においては、ゲート２１はチャネル領域２２を包覆し、ソースおよびドレイン領域２３、２４はゲート領域からフィン形状構造で突出している。本例でも、個々のソースフィン２３は共通ソース領域３４と電気的に接続され、ドレインフィン２４は共通ドレイン領域３６によって電気的に接続され、該共通ドレイン領域に接点ノードを設けることができる。
図６ａのトランジスタのフィンピッチｐ１は、単一のマスクを用いてパターニングする際に使われる光リソグラフィツールの限界ピッチである。前述したダブルパターニング技術を用いることで、基板に２倍のフィンをパターン化することができ、その各パターンはｐ１のピッチを有するがｐ１／２の距離だけオフセットされ、したがってピッチｐ２＝ｐ１／２を有する２倍にパターン化されたレジストマスクを生成することができる。得られるフィンＦＥＴ構造を図６ｂに示す。
回路中の各フィンＦＥＴあたりのフィン数が４から７へと増加し、それによってドライブ強度が７５％増加したことがわかる。相互連結により形成される電気回路において、こうしたドライブ強度の増加は類似した回路の速度向上に直接反映される。図６ｂのフィンＦＥＴはピッチｐ２のフィンで作成でき、該ピッチは使用するリソグラフィ設備で可能な最少リソグラフィピッチよりも格段に小さい。
図７ａは第１群のフィン７１を画成するために使用される第１マスク７０を示す。図７ｂに示す第２マスク７２は第２群のフィン７３を画成するために使用され、第２群の各フィンは第１群のフィン７１の間に交互配置される。したがって、第１マスクのフィンは第２マスクのフィンとともに散置され、結果として、第１および第２マスクパターンのそれぞれにより画成されるフィーチャより高い空間周波数のフィーチャをもたらす。「散置され」という表現は、第２マスク７２のフィン７３が第１マスク７０のフィン７１の間に挿入されることを含むこととする。好適な配置においては、図に示すように、フィン７１および７３を交互配置することにより、等ピッチの交互配列パターンをもたらす。
図１との関連において説明すると、第１レジスト層を第１マスク７０を用いて露光し、現像することで、対応するフィンパターン７１を第１レジスト層に残す。次にパターン化された第１レジスト層を保護キャップ１５で被覆する（図１−５および１−６）。続いて基板に第２レジスト層を塗布し、該第２レジスト層を第２マスク７２を用いて露光し、現像することで、対応するフィンパターン７３を第２レジスト層に残す。それらの合成レジストパターンは図７ｃに示され、このパターンを次にシリコンもしくはその他のデバイス層にエッチングして、トランジスタ６５、６６のフィンを形成することができる（図６ｂ）。
一般的に言えば、第１および第２マスク７０、７２を位置合わせするのに必要とされる位置合わせ公差は、十分に制御可能である（例えば、５ｎｍ未満に抑えることができる）。図７ｃに影輪郭線で示される小さな位置合わせ誤差は容易に許容される。この場合にはフィン７６の予定の位置７７がフィン７５との予定の位置関係からわずかにオフセットしているが、この位置ずれはデバイスの限界寸法に及ぼす影響は小さい。
より一般的な側面において言えば、ここに記載するダブルパターニング技術は、第１マスクが第１空間周波数を持つ第１群の周期的なフィーチャを画成するように構成され、第２マスクが第２空間周波数を持つ第２群の周期的なフィーチャを画成するよう構成される任意のデバイス構造の製造に適用することができる。第１および第２マスクは、第１および第２群のフィーチャが一緒になって第１および第２空間周波数よりも高い第３の空間周波数で画成されるように互いに位置合わせされる。好適な例においては、例えば図７に示すように、第１および第２空間周波数は同一とし、第３空間周波数は第１および第２空間周波数のちょうど２倍とする。
さらに、ここに説明したプロセスは第３もしくはその後のパターンへと適用を広げることができ、例えばトリプルパターニング技術とすることが可能であることも理解されよう。換言すれば、第１マスクを第１空間周波数を持つ第１群の周期的なフィーチャを画成するよう構成し、第２マスクを第２空間周波数を持つ第２群の周期的なフィーチャを画成するよう構成し、さらに第３マスクを第３空間周波数を持つ第３群の周期的なフィーチャを画成するよう構成する。第１、第２および第３マスクは、第１、第２および第３群のフィーチャが一緒になって第１、第２および第３空間周波数よりも高い第４の空間周波数で画成されるように互いに位置合わせする。ここでまた、好適な例においては、第１、第２および第３空間周波数は同一とし、第４空間周波数は第１、第２および第３空間周波数のちょうど３倍とする。
保護キャップの安定性が多重露光プロセスの間中維持できる限りにおいて、本原理は第４パターニング工程およびそれ以上のパターニング工程へと適用を広げることが可能である。
その他の実施形態は添付の特許請求の範囲の範疇にあるものとする。

Claims (15)

  1. 基板の中もしくは上の少なくとも１つのデバイス層にパターンを形成する方法であって、
    ａ） 第１フォトレジスト層を前記デバイス層に塗布し、
    ｂ） 第１マスクを用いて前記第１フォトレジストを露光し、
    ｃ） 前記第１フォトレジスト層を現像して第１パターンを前記基板上に形成し、
    ｄ） 前記基板を保護層で被覆し、
    ｅ） 前記保護層を処理して第１フォトレジスト１１と接触している部分を変化させ、変化された保護層がその後の露光および／または現像に実質的に影響されないようにし、
    ｆ） 前記基板に第２フォトレジスト層を塗布し、
    ｇ） 第２マスクを用いて前記第２フォトレジスト層を露光し、
    ｈ） 前記第２フォトレジスト層を現像して、前記第１フォトレジスト層の第１パターンに重大な影響を与えることなく、前記基板上に第２パターンを形成する、
    工程を含み、
    ｉ） 前記第１および第２パターンが一緒になって、前記第１および第２の各パターンに画成されたフィーチャよりも高い空間周波数を有する、散置されたフィーチャを画成することを特徴とする方法。
  2. 工程ｅ）が、前記保護層の架橋結合を生じる高温でのベーキングを含むことを特徴とする請求項１に記載の方法。
  3. 工程ｅ）が、前記第１フォトレジスト層から供給される触媒によって前記保護層における架橋結合を促進させることを含むことを特徴とする請求項１または２に記載の方法。
  4. 前記第１フォトレジスト層から供給される触媒が前記保護層内に拡散する酸であることを特徴とする請求項３に記載の方法。
  5. 前記第１フォトレジストが２００ｎｍ以下のＵＶスペクトルの電磁放射を用いるパターニングに適したフォトレジストであることを特徴とする請求項１に記載の方法。
  6. 前記第１フォトレジストがアクリレート類を含むことを特徴とする請求項１に記載の方法。
  7. さらに、工程ｅ）の後で、工程ｆ）の前に、工程ｅ）によって変化されなかった前記保護層の部分を取り除くことを含むことを特徴とする請求項１に記載の方法。
  8. フィンＦＥＴの製造に適用され、前記第１マスク（５０）がフィンＦＥＴのフィン（２２、２３、２４、５１）を画成するように構成され、前記第２マスク（５２）が同一のデバイス層内の前記フィンを相互接続する共通のソース領域および共通のドレイン領域を画成するように構成されることを特徴とする請求項１に記載の方法。
  9. 前記第１マスクは複数のフィンＦＥＴデバイスのためのフィンを画成するように構成され、複数のデバイスのためのフィンが、個々のデバイス内においても、隣接したデバイス間においても、実質的に一定のピッチを保つことを特徴とする請求項８に記載の方法。
  10. 前記第２マスクは、前記共通ソース領域および／または前記共通ドレイン領域の中に、前記フィンＦＥＴデバイスにおいてフィンが必要とされない選択位置で中断部を設けるように構成され、これら選択位置においてフィンが相互接続されないようになっていることを特徴とする請求項９に記載の方法。
  11. デバイス構造の製造に適用され、前記第１マスクがデバイス中の水平方向のフィーチャを画成するように構成され、前記第２マスクがデバイス中の垂直方向のフィーチャを画成するように構成され、前記水平および垂直方向のフィーチャが同一のデバイス層内に画成され、選択位置において互いに交差していることを特徴とする請求項１に記載の方法。
  12. フィンＦＥＴの製造に適用され、前記第１マスク（７０）がフィンＦＥＴの第１群のフィン（２２、２３、２４、７１）を画成するよう構成され、前記第２マスク（７２）がフィンＦＥＴの第２群のフィン（２２、２３、２４、７４）を画成するよう構成され、前記第１群及び第２群のフィンが散在していることを特徴とする請求項１に記載の方法。
  13. 前記第１群のフィンと前記第２群のフィンが交互パターン内に交互配置されていることを特徴とする請求項１２に記載の方法。
  14. 前記第１群のフィンが第１のピッチ間隔で離れており、前記第２群のフィンもまた第１のピッチ間隔で離れており、前記第１および第２群のフィンの合成フィンが前記第１ピッチ間隔のおよそ半分の第２のピッチ間隔で離れていることを特徴とする請求項１３に記載の方法。
  15. デバイス構造の製造に適用され、前記第１マスク（７０）が第１の空間周波数を持つ第１群の周期的フィーチャを画成するよう構成され、前記第２マスク（７２）が第２の空間周波数を持つ第２群の周期的フィーチャを画成するよう構成され、前記第１および第２空間周波数よりも高い第３の空間周波数で画成された前記第１および第２群の合成フィーチャが生ずるように、前記第１および第２マスクが互いに相対的に位置合わせされていることを特徴とすることを特徴とする請求項１に記載の方法。
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