JPS58127326A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58127326A JPS58127326A JP1059282A JP1059282A JPS58127326A JP S58127326 A JPS58127326 A JP S58127326A JP 1059282 A JP1059282 A JP 1059282A JP 1059282 A JP1059282 A JP 1059282A JP S58127326 A JPS58127326 A JP S58127326A
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- 239000000758 substrate Substances 0.000 claims abstract description 4
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 27
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
この発明は半導体装置の製造方法に係り、特にリソグラ
フィによる・譬ターン寸法の畝細化技術Ｃ二関する。
フィによる・譬ターン寸法の畝細化技術Ｃ二関する。
発明の技術的背景
１Ｍ櫂回路の集積度は、ｒバイスと回路の改良とともに
、／譬ターン寸法の微細化により回りしてきた。さらに
集積度の高い回路を実現するためには、このノ母ターン
寸法の微細化に係る微細加工技術の開発が不可欠である
。
、／譬ターン寸法の微細化により回りしてきた。さらに
集積度の高い回路を実現するためには、このノ母ターン
寸法の微細化に係る微細加工技術の開発が不可欠である
。
背擾技術の問題点
従来の微細加工技術の主流を占めてきたホトリソグラフ
ィの寸法限界が指摘されている。例えば、ネガ形のレジ
ストを使用したリソグラフィの限界は、フォトマスクの
黒地部分で４．０μ寓程度であり、白地部分が８．０μ
ｍ％（８，０μ乳以下も考えられる）であると、ノ量タ
ーンピッチは７．０μｍとなる。
ィの寸法限界が指摘されている。例えば、ネガ形のレジ
ストを使用したリソグラフィの限界は、フォトマスクの
黒地部分で４．０μ寓程度であり、白地部分が８．０μ
ｍ％（８，０μ乳以下も考えられる）であると、ノ量タ
ーンピッチは７．０μｍとなる。
これに対し、アルミニウム配線の電気的最小間隔は１．
０μ携以下が可能である。
０μ携以下が可能である。
しかしながら、現状技術では、ｈ記のように第１図に示
したフォトマスク１の黒地部分１ａの限界が４．０μ鶏
であるため、絶縁膜２ｋｌ＝形成されるアルミニウム配
線パターン３の間隔はＷ ＝ ４．０μへが限界となる
。
したフォトマスク１の黒地部分１ａの限界が４．０μ鶏
であるため、絶縁膜２ｋｌ＝形成されるアルミニウム配
線パターン３の間隔はＷ ＝ ４．０μへが限界となる
。
発明の目的
この発明は上記実情に鑑みてなされたもので。
その目的は、従来のリソグラフィ技術を利用し、集積闇
の向とした半導体装置の製造方法を提供することにある
。
の向とした半導体装置の製造方法を提供することにある
。
発明の概要
この発明は半導体装置の製造工種中、電極配線ノ々ター
Ｖの微細化を、従来のりソグラフイ技術の繰り返しによ
り行うもので、第１の電極配線／４ターンの間にさらに
第２の電極配線ツヤターンを形成するものである。
Ｖの微細化を、従来のりソグラフイ技術の繰り返しによ
り行うもので、第１の電極配線／４ターンの間にさらに
第２の電極配線ツヤターンを形成するものである。
発明の実施例
以下、図面を参照してこの発明の一実施例を説明する。
先ず、第２図（１）に示すように１例えばシリコン基板
上に形成された８４０．ｊｌＪＪ上Ｃ二猟着Ｃ二より電
極配線層例えばアルミニウム層を形成し、さらＣ二この
アルミニウム層１にレゾスト層を塗布形成した後、フォ
トマスク１２による現像を行う。しかる後、このレジス
ト層をマスクにしてアルミニウム層をエツチングし、Ｉ
８１のアルミニウム配線パターン１３を形成して、第１
回目のＰ Ｅ Ｐ （Ｐｈｏｔｏ ：ｇｍｇｒａｖｉｎ
ｇＰｒｏｃｅ＋ｓｓ ）を終える。次に、第２図（ｂ）
に示すよう（二、再度第１のアルミニウム配線）譬ター
ン１３及び８ｉ０．膜１１上にアルミニウム層１４を脈
着形成する。なお、このアルミニウム層１４は、ムＪよ
りエツチング速度の速いアルミニウムにシリプＶをドー
プしたムｊ−１１等であればより良い。次に、Ｉ２図（
Ｃ）に示すように、フォトマスク１５の白地１６ａ部分
を上記第１のアルミニウム配ＩＩＡターン１３間に位置
合わせし、第２回目のＰＥＰを行い、＠ｌのアルミニウ
ム配線ノ譬ターン１３間に第２のアルミニウム配線ツヤ
ターン１６を形成する。
上に形成された８４０．ｊｌＪＪ上Ｃ二猟着Ｃ二より電
極配線層例えばアルミニウム層を形成し、さらＣ二この
アルミニウム層１にレゾスト層を塗布形成した後、フォ
トマスク１２による現像を行う。しかる後、このレジス
ト層をマスクにしてアルミニウム層をエツチングし、Ｉ
８１のアルミニウム配線パターン１３を形成して、第１
回目のＰ Ｅ Ｐ （Ｐｈｏｔｏ ：ｇｍｇｒａｖｉｎ
ｇＰｒｏｃｅ＋ｓｓ ）を終える。次に、第２図（ｂ）
に示すよう（二、再度第１のアルミニウム配線）譬ター
ン１３及び８ｉ０．膜１１上にアルミニウム層１４を脈
着形成する。なお、このアルミニウム層１４は、ムＪよ
りエツチング速度の速いアルミニウムにシリプＶをドー
プしたムｊ−１１等であればより良い。次に、Ｉ２図（
Ｃ）に示すように、フォトマスク１５の白地１６ａ部分
を上記第１のアルミニウム配ＩＩＡターン１３間に位置
合わせし、第２回目のＰＥＰを行い、＠ｌのアルミニウ
ム配線ノ譬ターン１３間に第２のアルミニウム配線ツヤ
ターン１６を形成する。
このようにＰＥＰを２回繰り返すことにより。
同一配線層に２つの配線ツヤターンを形成することがで
きる口従って、Ｉ１のアルミニウム配線／ｆターン１３
とＩ２のアルミニウム配線パターン１６との間隔Ｗを、
（フォトマスクの合わせずれ）＋（電気的最小間隔）と
することができる。例えば、合わせずれ＝１．５μｍ、
電気的最小間隔＝０．５μ篤とすると、Ｗ−２，０μ鴬
となり、パターンピッチを従来の７μ乳から５声鶏へと
高集積化することができる。
きる口従って、Ｉ１のアルミニウム配線／ｆターン１３
とＩ２のアルミニウム配線パターン１６との間隔Ｗを、
（フォトマスクの合わせずれ）＋（電気的最小間隔）と
することができる。例えば、合わせずれ＝１．５μｍ、
電気的最小間隔＝０．５μ篤とすると、Ｗ−２，０μ鴬
となり、パターンピッチを従来の７μ乳から５声鶏へと
高集積化することができる。
上記実施例においては、ｐｎｐ４２回繰り返すようにし
たが、第３図（１３〜（ｄ）に示すように、フォトレジ
ストの現像（ｆ！スト・ベークを含む）までの工程を２
回繰り返すことでも微細化が可能である。
たが、第３図（１３〜（ｄ）に示すように、フォトレジ
ストの現像（ｆ！スト・ベークを含む）までの工程を２
回繰り返すことでも微細化が可能である。
すなわち、第３図（１）に示すよう番＝、ｓｉｏ、膜２
１上Ｃ＝薫着形成されたアルミニウム配線層２２土にネ
ガ形のレジスト層を形成し、フォトマスク２１Ｃ二よる
現像を行い１１！１のレジストパターン２４を形成する
。しかる後、第３図（荀に示すように、このレジスト−
ターン２４及びアルミエクム配線層２２上にＩＩＩ？）
形のレジスト層２５を塗布形成する０次孟；、第３図（
Ｇ）に示すように。
１上Ｃ＝薫着形成されたアルミニウム配線層２２土にネ
ガ形のレジスト層を形成し、フォトマスク２１Ｃ二よる
現像を行い１１！１のレジストパターン２４を形成する
。しかる後、第３図（荀に示すように、このレジスト−
ターン２４及びアルミエクム配線層２２上にＩＩＩ？）
形のレジスト層２５を塗布形成する０次孟；、第３図（
Ｇ）に示すように。
フォトマスク２＃の黒地１６ａ部分を＄１のレジストイ
タ−１２４間に位置合わせし、第２回目の現像を行い、
第１のレジスト−ターン２４閣にｌＩ２のレジストノ曹
ターン２ｒを形成する。
タ−１２４間に位置合わせし、第２回目の現像を行い、
第１のレジスト−ターン２４閣にｌＩ２のレジストノ曹
ターン２ｒを形成する。
最後に、第３図（ｄ）に示すように、ｌＩｌのレジスレ
リーン２４及び第３のレジスレリーン２ｒをマスクにし
てエツチングを行い、アルミニウム配線パターンｊ＃を
形成する。
リーン２４及び第３のレジスレリーン２ｒをマスクにし
てエツチングを行い、アルミニウム配線パターンｊ＃を
形成する。
なお、上記２回の現像工程においては％ｄＩｙ形、ネジ
形の異種のレジストを用いているが。
形の異種のレジストを用いているが。
いずれか一方の同種のレジストを用いてもよいことは勿
論である。
論である。
また、１記いずれの実施例においても、この発明をフオ
トリソダツツイに適用した偶について説明したが、これ
に隈電するものではなく、その他のｘＩＩあるいは電子
線を用いたνソダラフイについても適用可−であると考
えられる。
トリソダツツイに適用した偶について説明したが、これ
に隈電するものではなく、その他のｘＩＩあるいは電子
線を用いたνソダラフイについても適用可−であると考
えられる。
発明の効果
以上のようにこの発＠によれば、Ｓ積度の著しく向上し
た半導体装置の製造方法を提供できる。
た半導体装置の製造方法を提供できる。
＠１図は従来のリツダツフイ技術に鍵けるΔターン寸法
の限界を説明するための断面図、第２図（蟲）〜（Ｃ）
はこの発明の一実施例に係るＰＩＰ工程を示す断面図１
ｍｓ図（ａ）〜（４はこの発明の他の実施例に係番断１
ｉｓである。 １）・・・８ｉ０．ＩＩ、 Ｊ Ｊ・・争ツオトマスク
、１１１・・・第１のアルミニクム配線Δターン、Ｊ
＃−・・フォトマスク、ＩＣ・・・ｓｉ！のアルミニク
ム配線ｄターン、２１・・・８ｉへ膜、１１・・・アル
ミエクム配ａｍ％２４・・・第１のレジストパターン、
２１・・・’１１２のレジストパターン、ＪＪ・・・ア
ルミニクム配線パターン。 出願人代理人 弁鳳士 鈴 江 武 彦第１図 第２図 第３図 ３
の限界を説明するための断面図、第２図（蟲）〜（Ｃ）
はこの発明の一実施例に係るＰＩＰ工程を示す断面図１
ｍｓ図（ａ）〜（４はこの発明の他の実施例に係番断１
ｉｓである。 １）・・・８ｉ０．ＩＩ、 Ｊ Ｊ・・争ツオトマスク
、１１１・・・第１のアルミニクム配線Δターン、Ｊ
＃−・・フォトマスク、ＩＣ・・・ｓｉ！のアルミニク
ム配線ｄターン、２１・・・８ｉへ膜、１１・・・アル
ミエクム配ａｍ％２４・・・第１のレジストパターン、
２１・・・’１１２のレジストパターン、ＪＪ・・・ア
ルミニクム配線パターン。 出願人代理人 弁鳳士 鈴 江 武 彦第１図 第２図 第３図 ３
Claims (1)
- 【特許請求の範囲】 ｔｌ） 半導体基板土に形成された絶縁層上に第１の
電極配線層を形成した彼、このｓｌの電極配線層を／ぐ
ターニングして第１の配線ノ母ターンを形成する工程と
、前記＠ｌの配線ノ９ターン及び前記絶縁層１にＩ１１
妃＠１の電極配線層と同一材料の第２の電極配線層を形
成し、このｆＩ２の電極配線層をノ母ターニングしてＱ
Ｕ記纂１の配線４タ一ン間Ｃ二第２の配線パターンを形
成する工程とを具備したことを特徴とする半導体装置の
製造方法。 （２） 半導体基板上（二形成された絶縁層上に電極
配線層を形成し、この電極配線層上に第１のレジスト層
を形成した後、この第１のレジスト層に第１のレゾスト
ノリ−ンを形成する工程と、１ＭＭｇＩ２レジストノダ
ターン及び前記’ｓｉｔ 楯配ｌ！層上に第２のレジス
ト層を形成し。 この第２のレジスト層を）譬ターニングして前記ｆ１１
のレジストノナターフ間に！＠２のレジストノ譬ターン
を形成する工程と、前記＄１及び第２のレジストノリ−
ンをマスクにして前記電極配線層をノ４ターニングする
工程とを具備したことを特徴とする半導体ｉｆｆの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059282A JPS58127326A (ja) | 1982-01-26 | 1982-01-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059282A JPS58127326A (ja) | 1982-01-26 | 1982-01-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58127326A true JPS58127326A (ja) | 1983-07-29 |
Family
ID=11754509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1059282A Pending JPS58127326A (ja) | 1982-01-26 | 1982-01-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58127326A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158734A (ja) * | 1987-12-16 | 1989-06-21 | Toshiba Corp | 半導体装置製造方法 |
| JP2001060003A (ja) * | 1999-06-29 | 2001-03-06 | Hyundai Electronics Ind Co Ltd | フォトマスク及びこれを用いた半導体素子の微細パターン形成方法 |
| JP2002075857A (ja) * | 2000-06-14 | 2002-03-15 | Tokyo Denki Univ | レジストパタン形成方法 |
| JP2008192774A (ja) * | 2007-02-02 | 2008-08-21 | Jsr Corp | ポジ型感放射線性樹脂組成物及びレジストパターン形成方法 |
| JP2010504561A (ja) * | 2006-09-25 | 2010-02-12 | ブルーワー サイエンス アイ エヌ シー． | 現像剤でトリムされたハードマスクを有するフォトリソグラフィック構造体の製造方法 |
| JP2010509783A (ja) * | 2006-11-14 | 2010-03-25 | エヌエックスピー ビー ヴィ | フィーチャ空間集積度を高めるリソグラフィのためのダブルパターニング方法 |
-
1982
- 1982-01-26 JP JP1059282A patent/JPS58127326A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158734A (ja) * | 1987-12-16 | 1989-06-21 | Toshiba Corp | 半導体装置製造方法 |
| JP2001060003A (ja) * | 1999-06-29 | 2001-03-06 | Hyundai Electronics Ind Co Ltd | フォトマスク及びこれを用いた半導体素子の微細パターン形成方法 |
| JP2002075857A (ja) * | 2000-06-14 | 2002-03-15 | Tokyo Denki Univ | レジストパタン形成方法 |
| JP4613364B2 (ja) * | 2000-06-14 | 2011-01-19 | 学校法人東京電機大学 | レジストパタン形成方法 |
| JP2010504561A (ja) * | 2006-09-25 | 2010-02-12 | ブルーワー サイエンス アイ エヌ シー． | 現像剤でトリムされたハードマスクを有するフォトリソグラフィック構造体の製造方法 |
| JP2010509783A (ja) * | 2006-11-14 | 2010-03-25 | エヌエックスピー ビー ヴィ | フィーチャ空間集積度を高めるリソグラフィのためのダブルパターニング方法 |
| US8148052B2 (en) | 2006-11-14 | 2012-04-03 | Nxp B.V. | Double patterning for lithography to increase feature spatial density |
| JP2008192774A (ja) * | 2007-02-02 | 2008-08-21 | Jsr Corp | ポジ型感放射線性樹脂組成物及びレジストパターン形成方法 |
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