JPH01158734A - 半導体装置製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、メモリしＳ［、論理ＬＳＩあるいはマイクロ
プロセッサ等の集積回路ないし半導体装置の製造方法に
関するものであり、特に高密度な集積回路の製造に使用
されるものである。

（従来の技術） 従来、集積回路ないし半導体装置の製造において微細な
回路パターンを得るために各種の露光現像技術と各種の
エツチング技術とを組み合わせたフォトリソグラフィー
が用いられている。

フォトリソグラフィーは通常、第３ａ図に示す所望のパ
ターンにてフォトレジスト３を所望パターン形成層１の
上に形成づ−る、光、電子線あるいはイオン等を用いた
露光、現像過程と、それに続く、前記フォトレジスト３
をマスクとして、所望パターン形成層１に第３ｂ図に示
す所望のパターン１′を形成するエツチング過程とから
なる。

レジスト材料にはポジ型およびネガ型とがあるが、微細
パターンを得るためには通常、解像度の高いポジ型が用
いられる。

エツチング技術としては、従来高い異方性を有する反応
性イオンエツチング（ＲＩＥ）が好んで用いられ、ある
程度微細なパターンを得ることが可能となっているが、
集積密度の向上のため一層の微細化が望まれる。

前記ＲＩＥを用いれば、マスクパターンをほぼ正確にエ
ツチング加工層に転写することができ、したがってマス
クパターンの微細化の程度により所望パターンの微細化
の限界が決まるので、所望パターンの微細化を向上させ
るにはマスクパターンの微細化の向上を図ることが必要
である。

また、実際にＬＳＩ等の半導体装置を設計する上におい
て、第３ａ図に示すパターンの線幅ｐに対しては、信号
伝送損失等の電気特性等に由来する限度があり、それほ
ど小さく設定することができないのが通常であるが、同
図に示すパターンのスペース幅Ｓは、短絡を起さない程
度であれば任意に小さく選定することができ、したがっ
て所望パターンないしマスクパターンの微細化向上を図
るためには、可能な限り小さなスペース幅Ｓを実現する
ことが望ましい。

（発明が解決しようとする問題点〉 しかし、従来技術では、可能な限りのパターンの微細化
を達するため設定される最小寸法において、第３ａない
し第３ｂ図に示されるように、スペース幅Ｓは線幅ｐと
同等もしくはそれ以上となる問題がある。これは、フォ
トレジスト３内で生じる光の散乱ないし回折および、微
細パターンを得るために通常用いられるのは、ネガ型よ
り高＝３− い解像度をもつポジ型フォトレジストであることによる
ものである。

前記の事情により、大きなスペース幅Ｓに由来し不要な
面積比率が大きくなり、したがってパターンの微細化は
制約を受ける。また、この問題は光の散乱ないし回折と
いう基本的現象に由来するものであり将来露光技術ある
いはレジスト材料が改善されてもそれによっては解消さ
れ得ないものである。

［発明の構成］ （問題点を解決するための手段） 上記問題点を解決するために本発明では、所望のパター
ンにてエツチングを施すべき層の上に、前記所望のパタ
ーンの所定の部分のパターンにて第１のマスクを形成し
、該第１のマスクのパターンに対する前記所望のパター
ンの残余に対応するパターンにて、前記所望のパターン
にてエツチングを施すべき層の上に第２のマスクを形成
した後、前記第１および第２のマスクからなるものをマ
スクとして用いる反応性イオンエツチング等の方法によ
り、前記層に所望のパターンを得るものである。

（作用） 本発明では、所望パターンをエツチングにより形成する
除用いるマスクを、複数の段階、特に２段階に分けて形
成するので、得られる最小寸法において、スペース幅を
線幅より小さくすることかできる。

本発明はＲＡＭ、ＲＯＭ等のメモリ、論理ＬＳＩ、ある
いはマイクロプロセッサ等各種半導体装置一般の製造に
適用可能である。

（実施例） 本発明をマスクＲＯＭのワード線の形成に応用した第１
の実施例を、第１８図ないし第１Ｃ図に示し、第２の実
施例を第２８ないし第２ｄ図に示す。

第１の実施例では、厚さ４０００Ａの多結晶シリコンの
所望パターン形成層１の上に、所望パターンの所定の部
分をなすパターンにて、フォトレジス１へ３を形成する
。線幅Ｓは０．８μｍ、スペ−ス幅Ｓは１．２μｍであ
る（第１ａ図）。

なお、この際用いられるフォトリソグラフィで得られる
最小寸法は線幅が０．８μｍ１スペ一ス幅が０．８μｍ
とする。

該所定の部分パターンのフォトレジスト３に対して、百
数度ないし２００度の範囲内の温度で数十秒ないし数分
間の熱処理もしくは、数十秒ないし数分間の紫外線照射
を施し、該フォトレジスト３の硬化を行なう。

次に、線幅０．８μｍのフォトレジスト５をフォトレジ
スト３のスペース部分に形成する（第１ｂ図）。

この場合のレジストの材料あるいは方法等は、前記フォ
トレジスト３形成の場合と同様であってよくまた、フォ
トレジスト５をフォトレジスト３の間の所定位置に形成
するには、線幅０．８μｍもしくはスペース幅１．２μ
ｍの数分の１以下の誤差精度で位置決めを行なう必要が
あるが、これは０．１５μｍＰｉ！度の精度を達成して
いる従来の技術で十分可能である。

なお、フォトレジスト３は熱処理もしくは紫外線照射に
より硬化されているので、フォトレジスト５形成の露光
９現像過程で形状、もしくはパターンを損なわれること
はない。

次に、フォトレジスト３および５をマスクとして、ＲＩ
Ｅにより所望パターン形成層１にエツチングを施し、所
望パターン１−を得る（第１Ｃ図）該パターン１−の線
幅は０．８μｍであり、スペース幅は０．２μｍである
。

このようにして得られるウェーハから半導体装置を製造
するその後の、例えばレジスト除去、不純物拡散等の工
程は従来公知の方法によればよい。

本発明の第２の実施例を第２８図ないし第２ｄ図に示す
。

この方法ではまず、厚さ４０００Ａの多結晶シリコンの
所望パターン形成層１の上に厚さ１０００Ａの酸化シリ
コンの層１１を設層し、その上に従来公知技術により、
所望パターンの所定の部分パターンにて、レジスト３を
形成する。このとき、線幅りは０．８μｍ１スペ一ス幅
Ｓは１．２μｍである（第２ａ図）。

次にこれに対し、ＲＩＥによりエツチングを行ない、さ
らにレジスト３を除去し、所望パターン形成層１上に所
定の部分パターンの層１１−を得る（第２ｂ図）。

次に、層１１−のパターンの間に、従来公知の技術によ
り、層１１′のパターンに対する所望パターンの残りの
パターンにて、第２のマスクとしてレジスト５を形成す
る。線幅は０．８μｍである（第２Ｃ図）。

次に、前記層１１′およびレジスト５をマスクとして２
度目のＲＩＥによるエツチングを行ない、所望パターン
形成層１に所望パターン１−を得る（第２ｄ図）。

該パターン１′の線幅は０．８μｍであり、スペース幅
は０．２μｍである。

上記第２の実施例では、第１の実施例の場合と異なり、
２番目の部分パターンの形成時、既に形成されている最
初の部分パターンが損われないようにするための特殊な
処理を要しないことが特徴である。

このようにして得られたウェーハから半導体装置を製造
するその後の、例えばレジスト除去等の工程は従来公知
の方法によればよい。

上記、２つの実施例において、所望パターン形成層１に
は多結晶シリコンの他に、高融点金属シリサイドまたは
ポリサイド等を、層１１には酸化シリコンの他に、窒化
シリコン、高融点金属、あるいは有機膜等の材料を好適
に用いることができる。

レジスト材料としても従来公知のポジ型のものはいずれ
も使用可能である。

また、エツチングについてもＲＩＥに限らず他のドライ
エツチング法をも好適に用いることができる。

なお、上記２つの実施例においては所望パターン形成層
１が、従来公知のように半導体基板７上に設層された厚
さ２００△の酸化シリコン層９の上に設層されている。

上記第１ａ図ないし第１Ｃ図および第２８ないし第２ｄ
図に示される本発明の２つの実施例に示されるように、
スペース幅を０．２μｍと、従来技術を用いた場合の０
．８μｍから大ぎく減少させることができる。したがっ
て、上記実施例により線幅とスペース幅とを加えた値に
比例するセル面積を従来技術による場合に比べ（０，８
＋０゜２）／　（０，８＋０．８＞の割合に、すなわち
ほぼ６０％に減少させることができる。

上記２つの実施例におけるよりもスペース幅を小さく作
製することも可能で、容易に上記実施例よりも小ざいセ
ル面積の１直を達成することができる。

また、本発明において、各層の厚さ等には特に制限はな
く、従来公知の場合と同様であってよい。

また、上記２つの実施例においては、所望パターンを得
るためのマスクを２つの部分に分割して形成する方法に
ついて述べたが、分割数を大きくし、例えば３分割して
、マスクを形成することも可能である。

［発明の効果］ 本発明ではマスク形成を分割して行ない、後のマスク部
分を先のマスク部分のスペース部に形成するので、両マ
スク部分を合せた所望パターンに相当するマスクの線間
隔ないしスペース幅を従来技術に比べて大きく減少させ
ることができしたがって、パターンの微細度あるいは、
集積回路等の半導体装置の集積度を大きく高めることが
できる。

【図面の簡単な説明】

第１ａ図、第１ｂ図および第１Ｃ図は、本発明の第１の
実施例を示す、集積回路用のウェーハ加Ｔの各工程に対
する正面図である。 第２ａ図、第２ｂ図、第２Ｃ図および第２ｄ図は、本発
明の第２の実施例を示す、第１の実施例と同様の加工の
各工程に対する正面図である。 第３ａ図および第３ｂ図は従来技術による、集積回路用
ウェーハ加工の各工程に対する正面図である。 １・・・所望パターン形成層 １−・・・所望パターン ３．５・・・フォトレジスト ７・・・半導体基板　　　　９・・・酸化シリコン層１
１・・・部分パターン形成層

Claims (4)

【特許請求の範囲】
1. （１）所望のパターンにてエッチングを施すべき層の上
   に、前記所望のパターンの所定の部分のパターンにて第
   １のマスクを形成し、該第１のマスクのパターンに対す
   る前記所望のパターンの残余に対応するパターンにて、
   前記所望のパターンにてエッチングを施すべき層の上に
   第２のマスクを形成した後、前記第１および第２のマス
   クからなるものをマスクとして用いる反応性イオンエッ
   チング等の方法により、前記層に所望のパターンを得る
   ことを特徴とする半導体装置製造方法。
2. （２）所望のパターンにてエッチングを施すべき層の上
   に第１のマスクをフォトレジストを用いて形成する特許
   請求の範囲第１項に記載の半導体装置製造方法。
3. （３）所望のパターンにてエッチングを施すべき層の上
   に設層された層の上に所定のレジストパターンを形成し
   、これをマスクとする、該被設層に対するエッチングに
   より第１のマスクを得る特許請求の範囲第１項に記載の
   半導体装置製造方法。
4. （４）所望のパターンにてエッチングを施すべき層に多
   結晶シリコン、高融点金属シリサイドまたはポリサイド
   等を用い、第１および第２のマスクに酸化シリコン、窒
   化シリコン、高融点金属または有機膜を用いる、特許請
   求の範囲第１項ないし第３項に記載の半導体装置製造方
   法。