JP2598054B2 - 半導体装置製造方法 - Google Patents
半導体装置製造方法Info
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- JP2598054B2 JP2598054B2 JP62317697A JP31769787A JP2598054B2 JP 2598054 B2 JP2598054 B2 JP 2598054B2 JP 62317697 A JP62317697 A JP 62317697A JP 31769787 A JP31769787 A JP 31769787A JP 2598054 B2 JP2598054 B2 JP 2598054B2
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、メモリLSI,論理LSIあるいはマイクロプロ
セッサ等の集積回路ないし半導体装置の製造方法に関す
るものであり、特に高密度な集積回路の製造に使用され
るものである。
セッサ等の集積回路ないし半導体装置の製造方法に関す
るものであり、特に高密度な集積回路の製造に使用され
るものである。
（従来の技術） 従来、集積回路ないし半導体装置の製造において微細
な回路パタ−ンを得るために各種の露光、現像技術と各
種のエッチング技術とを組み合わせたフォトリソグラフ
ィ−が用いられている。
な回路パタ−ンを得るために各種の露光、現像技術と各
種のエッチング技術とを組み合わせたフォトリソグラフ
ィ−が用いられている。
フォトリソグラフィ−は通常、第3a図に示す所望のパ
タ−ンにてフォトレジスト３を所望パタ−ン形成層１の
上に形成する、光，電子線あるいはイオン等を用いた露
光，現像過程と、それに続く、前記フォトレジスト３を
マスクとして、所望パタ−ン形成層１に第3b図に示す所
望パタ−ン１′を形成するエッチング過程とからなる。
タ−ンにてフォトレジスト３を所望パタ−ン形成層１の
上に形成する、光，電子線あるいはイオン等を用いた露
光，現像過程と、それに続く、前記フォトレジスト３を
マスクとして、所望パタ−ン形成層１に第3b図に示す所
望パタ−ン１′を形成するエッチング過程とからなる。
レジスト材料にはポジ型およびネガ型とがあるが、微
細パタ−ンを得るためには通常、解像度の高いポジ型が
用いられる。
細パタ−ンを得るためには通常、解像度の高いポジ型が
用いられる。
エッチング技術としては、従来高い異方性を有する反
応性イオンエッチング（RIE）が好んで用いられ、ある
程度微細なパタ−ンを得ることが可能となっているが、
集積密度の向上のため一層の微細化が望まれる。
応性イオンエッチング（RIE）が好んで用いられ、ある
程度微細なパタ−ンを得ることが可能となっているが、
集積密度の向上のため一層の微細化が望まれる。
前記RIEを用いれば、マスクパタ−ンをほぼ正確にエ
ッチング加工層に転写することができ、したがってマス
クパタ−ンの微細化の程度により所望パタ−ンの微細化
の限界が決まるので、所望パタ−ンの微細化を向上させ
るにはマスクパタ−ンの微細化の向上を図ることは必要
である。
ッチング加工層に転写することができ、したがってマス
クパタ−ンの微細化の程度により所望パタ−ンの微細化
の限界が決まるので、所望パタ−ンの微細化を向上させ
るにはマスクパタ−ンの微細化の向上を図ることは必要
である。
また、実際にLSI等の半導体装置を設計する上におい
て、第3a図に示すパタ−ンの線幅ｌに対しては、信号伝
送損失等の電気特性等に由来する限度があり、それほど
小さく設定することができないのが通常であるが、同図
に示すパタ−ンのスペ−ス幅ｓは、短絡を起さない程度
であれば任意に小さく選定することができ、したがって
所望パタ−ンないしマスクパタ−ンの微細化向上を図る
ためには、可能な限り小さなスペ−ス幅ｓを実現するこ
とが望ましい。
て、第3a図に示すパタ−ンの線幅ｌに対しては、信号伝
送損失等の電気特性等に由来する限度があり、それほど
小さく設定することができないのが通常であるが、同図
に示すパタ−ンのスペ−ス幅ｓは、短絡を起さない程度
であれば任意に小さく選定することができ、したがって
所望パタ−ンないしマスクパタ−ンの微細化向上を図る
ためには、可能な限り小さなスペ−ス幅ｓを実現するこ
とが望ましい。
（発明が解決しようとする問題点） しかし、従来技術では、可能な限りのパタ−ンの微細
化を達するため設定される最小寸法において、第3aない
し第3b図に示されるように、スペ−ス幅ｓは線幅ｌと同
等もしくはそれ以上となる問題がある。これは、フォト
レジスト３内で生じる光の散乱ないし回折および、微細
パタ−ンを得るために通常用いられるのは、ネガ型より
高い解像度をもつポジ型フォトレジストであることによ
るものである。
化を達するため設定される最小寸法において、第3aない
し第3b図に示されるように、スペ−ス幅ｓは線幅ｌと同
等もしくはそれ以上となる問題がある。これは、フォト
レジスト３内で生じる光の散乱ないし回折および、微細
パタ−ンを得るために通常用いられるのは、ネガ型より
高い解像度をもつポジ型フォトレジストであることによ
るものである。
前記の事情により、大きなスペ−ス幅ｓに由来し不要
な面積比率が大きくなり、したがってパタ−ンの微細化
は制約を受ける。また、この問題は光の散乱ないし回折
という基本的現象に由来するものであり将来露光技術あ
るいはレジスト材料が改善されてもそれによっては解消
され得ないものである。
な面積比率が大きくなり、したがってパタ−ンの微細化
は制約を受ける。また、この問題は光の散乱ないし回折
という基本的現象に由来するものであり将来露光技術あ
るいはレジスト材料が改善されてもそれによっては解消
され得ないものである。
［発明の構成］ （問題点を解決するための手段） 上記問題点を解決するために本発明の半導体装置製造
方法は、第2a図〜第2d図に示すようにスペース幅ｓとラ
イン幅ｌとを有した周期的なライン・アンド・スペース
・パターンを少なくとも一部に含むパターンを形成する
方法であって， （イ）スペース幅（ｌ＋2s）とライン幅１とに対応した
ライン・アンド・スペース・パターン部を有する第１の
フォトマスクパターンと、該第１のフォトマスクパター
ンのスペース部分にライン部が配置されたスペース幅
（ｌ＋2s）とライン幅ｌとに対応したライン・アンド・
スペース・パターン部を有する第２のフォトマスクパタ
ーンとを用意する第１の工程と， （ロ）第2a図に示すように所望の被エッチング層１の上
に、第１のマスク材11を形成し、第１のマスク材の上に
第１のポジ型フォトレジスト（以下PRという）から成る
第２のマスク材３を形成し、前記第１のフォトマスクパ
ターンにて、第２のマスク材を波長λを有した露光光源
を用い露光、現像し、さらに第２のマスク材３をエッチ
ング用マスクとし、第１のマスク材11をエッチングし、
その後第２のマスク材３を除去し、第2b図に示すように
第１のマスク材のパターン11′を被エッチング層１の上
に形成する第２の工程と， （ハ）前記被エッチング層１および前記第１のマスク材
11′の上に、第２のポジ型PRから成る第３のマスク材５
を形成し、前記第２のフォトマスクパターンにて、第３
のマスク材５を前記波長λを有した露光光源を用い前記
第１のマスク材11′のパターンのライン部に露光光が照
射されるべく、露光、現像し、第2c図に示すように前記
被エッチング層１の上に前記第１のマスク材のパターン
のライン部と最終的なスペース幅ｓを有して第３のマス
ク材のライン部が配置されたパターン５を形成する第３
の工程と、 （ニ）第2d図に示すように前記第１および第３のマスク
材のパターンの組み合わせから成るものをエッチング用
マスクとして、RIE等を用いて前記被エッチング層１を
エッチングする第４の工程， とを少なくとも有し,s＜λ,l＋2s＞λなる関係であるこ
とを特徴とする。
方法は、第2a図〜第2d図に示すようにスペース幅ｓとラ
イン幅ｌとを有した周期的なライン・アンド・スペース
・パターンを少なくとも一部に含むパターンを形成する
方法であって， （イ）スペース幅（ｌ＋2s）とライン幅１とに対応した
ライン・アンド・スペース・パターン部を有する第１の
フォトマスクパターンと、該第１のフォトマスクパター
ンのスペース部分にライン部が配置されたスペース幅
（ｌ＋2s）とライン幅ｌとに対応したライン・アンド・
スペース・パターン部を有する第２のフォトマスクパタ
ーンとを用意する第１の工程と， （ロ）第2a図に示すように所望の被エッチング層１の上
に、第１のマスク材11を形成し、第１のマスク材の上に
第１のポジ型フォトレジスト（以下PRという）から成る
第２のマスク材３を形成し、前記第１のフォトマスクパ
ターンにて、第２のマスク材を波長λを有した露光光源
を用い露光、現像し、さらに第２のマスク材３をエッチ
ング用マスクとし、第１のマスク材11をエッチングし、
その後第２のマスク材３を除去し、第2b図に示すように
第１のマスク材のパターン11′を被エッチング層１の上
に形成する第２の工程と， （ハ）前記被エッチング層１および前記第１のマスク材
11′の上に、第２のポジ型PRから成る第３のマスク材５
を形成し、前記第２のフォトマスクパターンにて、第３
のマスク材５を前記波長λを有した露光光源を用い前記
第１のマスク材11′のパターンのライン部に露光光が照
射されるべく、露光、現像し、第2c図に示すように前記
被エッチング層１の上に前記第１のマスク材のパターン
のライン部と最終的なスペース幅ｓを有して第３のマス
ク材のライン部が配置されたパターン５を形成する第３
の工程と、 （ニ）第2d図に示すように前記第１および第３のマスク
材のパターンの組み合わせから成るものをエッチング用
マスクとして、RIE等を用いて前記被エッチング層１を
エッチングする第４の工程， とを少なくとも有し,s＜λ,l＋2s＞λなる関係であるこ
とを特徴とする。
好ましくは被エッチング層１に多結晶シリコン，高融
点金属シリサイドまたはポリサイドを用い、第１のマス
ク材11に酸化シリコン，窒化シリコン，高融点金属また
は有機膜を用いることである。
点金属シリサイドまたはポリサイドを用い、第１のマス
ク材11に酸化シリコン，窒化シリコン，高融点金属また
は有機膜を用いることである。
（作用） 本発明では、所望パタ−ンをエッチングにより形成す
る際用いるマスクを、複数の段階、特に２段階に分けて
形成するので、得られる最小寸法において、スペ−ス幅
を線幅より小さくすることができる。
る際用いるマスクを、複数の段階、特に２段階に分けて
形成するので、得られる最小寸法において、スペ−ス幅
を線幅より小さくすることができる。
本発明はRAM,ROM等のメモリ，理論LSI,あるいはマイ
クロプロセッサ等各種半導体装置一般の製造に適用可能
である。
クロプロセッサ等各種半導体装置一般の製造に適用可能
である。
（実施例） 本発明をマスクROMのワ−ド線の形成に応用した参考
例を、第1a図ないし第1c図に示し、本発明の実施例を第
2a図ないし第2d図に示す。
例を、第1a図ないし第1c図に示し、本発明の実施例を第
2a図ないし第2d図に示す。
第1a図ないし第1c図に示した参考例においては、厚さ
4000Åの多結晶シリコンの所望パタ−ン形成層１の上
に、所望パタ−ンの所定の部分をなすパタ−ンにて、フ
ォトレジスト３を形成する。線幅ｌは0.8μｍ、最初の
スペ−ス幅siは1.2μｍである（第1a図）。
4000Åの多結晶シリコンの所望パタ−ン形成層１の上
に、所望パタ−ンの所定の部分をなすパタ−ンにて、フ
ォトレジスト３を形成する。線幅ｌは0.8μｍ、最初の
スペ−ス幅siは1.2μｍである（第1a図）。
なお、この際用いられるフォトリソグラフィで得られ
る最小寸法は線幅が0.8μｍ、スペ−ス幅が0.8μｍとす
る。
る最小寸法は線幅が0.8μｍ、スペ−ス幅が0.8μｍとす
る。
該所定の部分パタ−ンのフォトレジスト３に対して、
百数度ないし200度の範囲内の温度で数十秒ないし数分
間の熱処理もしくは、数十秒ないし数分間の紫外線照射
を施し、該フォトレジスト３の硬化を行なう。
百数度ないし200度の範囲内の温度で数十秒ないし数分
間の熱処理もしくは、数十秒ないし数分間の紫外線照射
を施し、該フォトレジスト３の硬化を行なう。
次に、線幅0.8μｍのフォトレジスト５をフォトレジ
スト３のスペ−ス部分に形成する（第1b図）。
スト３のスペ−ス部分に形成する（第1b図）。
この場合のレジストの材料あるいは方法等は、前記フ
ォトレジスト３形成の場合と同様であってよくまた、フ
ォトレジスト５をフォトレジスト３の間の所定位置に形
成するには、線幅0.8μｍもしくはスペ−ス幅1.2μｍの
数分の１以下の誤差精度で位置決めを行なう必要がある
が、これは0.15μｍ程度の精度を達成している従来の技
術で十分可能である。
ォトレジスト３形成の場合と同様であってよくまた、フ
ォトレジスト５をフォトレジスト３の間の所定位置に形
成するには、線幅0.8μｍもしくはスペ−ス幅1.2μｍの
数分の１以下の誤差精度で位置決めを行なう必要がある
が、これは0.15μｍ程度の精度を達成している従来の技
術で十分可能である。
なお、フォトレジスト３は熱処理もしくは紫外線照射
により硬化されているので、フォトレジスト５形成の露
光，現像過程で形状、もしくはパタ−ンを損なわれるこ
とはない。
により硬化されているので、フォトレジスト５形成の露
光，現像過程で形状、もしくはパタ−ンを損なわれるこ
とはない。
次に、フォトレジスト３および５をマスクとして、RI
Eにより所望パタ−ン形成層１にエッチングを施し、所
望パタ−ン１′を得る（第1c図）。
Eにより所望パタ−ン形成層１にエッチングを施し、所
望パタ−ン１′を得る（第1c図）。
該パタ−ン１′の線幅ｌは0.8μｍであり、最終的な
スペ−ス幅ｓは0.2μｍである（si＝ｌ＋2s）。
スペ−ス幅ｓは0.2μｍである（si＝ｌ＋2s）。
このようにして得られるウェ−ハから半導体装置を製
造するその後の、例えばレジスト除去、不純物拡散等の
工程は従来公知の方法によればよい。
造するその後の、例えばレジスト除去、不純物拡散等の
工程は従来公知の方法によればよい。
次に、本発明の実施例を第2a図ないし第2d図に示す。
この方法ではまず、厚さ4000Åの多結晶シリコンの所
望パターン形成層１の上に厚さ1000Åの酸化シリコンの
層11を設層し、その上に従来公知技術により、所望パタ
−ンの所定の部分パタ−ンにて、レジスト３を形成す
る。このとき、線幅ｌは0.8μｍ、最初のスペ−ス幅si
は1.2μｍである（第2a図）。
望パターン形成層１の上に厚さ1000Åの酸化シリコンの
層11を設層し、その上に従来公知技術により、所望パタ
−ンの所定の部分パタ−ンにて、レジスト３を形成す
る。このとき、線幅ｌは0.8μｍ、最初のスペ−ス幅si
は1.2μｍである（第2a図）。
次にこれに対し、RIEによりエッチングを行ない、さ
らにレジスト３を除去し、所望パタ−ン形成層１上に所
定の部分パタ−ンの層11′を得る（第2b図）。
らにレジスト３を除去し、所望パタ−ン形成層１上に所
定の部分パタ−ンの層11′を得る（第2b図）。
次に、層11′のパタ−ンの間に、従来公知の技術によ
り、層11′のパタ−ンに対する所望パタ−ンの残りのパ
タ−ンにて、第２のマスクとしてレジスト５を形成す
る。線幅ｌは0.8μｍである（第2c図）。
り、層11′のパタ−ンに対する所望パタ−ンの残りのパ
タ−ンにて、第２のマスクとしてレジスト５を形成す
る。線幅ｌは0.8μｍである（第2c図）。
次に、前記層11′およびレジスト５をマスクとして２
度目のRIEによるエッチングを行ない、所望パタ−ン形
成層１に所望パタ−ン１′を得る（第2d図）。
度目のRIEによるエッチングを行ない、所望パタ−ン形
成層１に所望パタ−ン１′を得る（第2d図）。
該パタ−ン１′の線幅ｌは0.8μｍであり、最終的な
スペ−ス幅ｓは0.2μｍである（si＝ｌ＋2s）。
スペ−ス幅ｓは0.2μｍである（si＝ｌ＋2s）。
上記、本発明の実施例では、参考例の場合と異なり、
２番目の部分パタ−ンの形成時、既に形成されている最
初の部分パタ−ンが損なわれないようにするための特殊
な処理を要しないことが特徴である。
２番目の部分パタ−ンの形成時、既に形成されている最
初の部分パタ−ンが損なわれないようにするための特殊
な処理を要しないことが特徴である。
このようにして得られたウェ−ハから半導体装置を製
造するその後の、例えばレジスト除去等の工程は従来公
知の方法によればよい。
造するその後の、例えばレジスト除去等の工程は従来公
知の方法によればよい。
上記、本発明の実施例において、所望パタ−ン形成層
１には多結晶シリコンの他に、高融点金属シリサイドま
たはポリサイド等を、層11には酸化シリコンの他に、窒
化シリコン，高融点金属、あるいは有機膜等の材料を好
適に用いることができる。
１には多結晶シリコンの他に、高融点金属シリサイドま
たはポリサイド等を、層11には酸化シリコンの他に、窒
化シリコン，高融点金属、あるいは有機膜等の材料を好
適に用いることができる。
レジスト材料としても従来公知のポジ型のものはいず
れも使用可能である。
れも使用可能である。
またエッチングについてもRIEに限らず他のドライエ
ッチング法をも好適に用いることができる。
ッチング法をも好適に用いることができる。
なお、上記本発明の実施例においては所望パタ−ン形
成層１が、従来公知のように半導体基板７上に設層され
た厚さ200Åの酸化シリコン層９の上に設層されてい
る。
成層１が、従来公知のように半導体基板７上に設層され
た厚さ200Åの酸化シリコン層９の上に設層されてい
る。
上記第2a図ないし第2d図に示される本発明の実施例に
示されるように、最終的なスペ−ス幅ｓを0.2μｍと、
従来技術を用いた場合の0.8μｍから大きく減少させる
ことができる。したがって、上記実施例により線幅とス
ペ−ス幅とを加えた値に比例するセル面積を従来技術に
よる場合に比べ（0.8＋0.2）／（0.8＋0.8）の割合に、
すなわちほぼ60％に減少させることができる。
示されるように、最終的なスペ−ス幅ｓを0.2μｍと、
従来技術を用いた場合の0.8μｍから大きく減少させる
ことができる。したがって、上記実施例により線幅とス
ペ−ス幅とを加えた値に比例するセル面積を従来技術に
よる場合に比べ（0.8＋0.2）／（0.8＋0.8）の割合に、
すなわちほぼ60％に減少させることができる。
上記本発明の実施例におけるよりもスペ−ス幅を小さ
く作製することも可能で、容易に上記実施例よりも小さ
いセル面積の値を達成することができる。
く作製することも可能で、容易に上記実施例よりも小さ
いセル面積の値を達成することができる。
また、本発明において、各層の厚さ等には特に制限は
なく、従来公知の場合と同様であってよい。
なく、従来公知の場合と同様であってよい。
また、上記本発明の実施例においては、所望パタ−ン
を得るためのマスクを２つの部分に分割して形成する方
法について述べたが、分割数を大きくし、例えば３分割
して、マスクを形成することも可能である。
を得るためのマスクを２つの部分に分割して形成する方
法について述べたが、分割数を大きくし、例えば３分割
して、マスクを形成することも可能である。
［発明の効果］ 本発明ではマスク形成を分割して行ない、後のマスク
部分を先のマスク部分のスペ−ス部に形成するので、両
マスク部分を合せた所望パタ−ンに相当するマスクの線
間隔ないしスペ−ス幅を従来技術に比べて大きく減少さ
せることができしたがって、パタ−ンの微細度あるい
は、集積回路等の半導体装置の集積度を大きく高めるこ
とができる。
部分を先のマスク部分のスペ−ス部に形成するので、両
マスク部分を合せた所望パタ−ンに相当するマスクの線
間隔ないしスペ−ス幅を従来技術に比べて大きく減少さ
せることができしたがって、パタ−ンの微細度あるい
は、集積回路等の半導体装置の集積度を大きく高めるこ
とができる。
第1a図，第1b図および第1c図は、本発明の参考例を示
す、集積回路用のウェ−ハ加工の各工程に対する断面図
である。 第2a図，第2b図，第2c図および第2d図は、本発明の実施
例を示す、参考例と同様の加工の各工程に対する断面図
である。 第3a図および第3b図は従来技術による、集積回路用ウェ
−ハ加工の各工程に対する断面図である。 １……所望パタ−ン形成層 １′……所望パタ−ン 3.5……フォトレジスト ７……半導体基板、９……酸化シリコン層 11……部分パタ−ン形成層
す、集積回路用のウェ−ハ加工の各工程に対する断面図
である。 第2a図，第2b図，第2c図および第2d図は、本発明の実施
例を示す、参考例と同様の加工の各工程に対する断面図
である。 第3a図および第3b図は従来技術による、集積回路用ウェ
−ハ加工の各工程に対する断面図である。 １……所望パタ−ン形成層 １′……所望パタ−ン 3.5……フォトレジスト ７……半導体基板、９……酸化シリコン層 11……部分パタ−ン形成層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 成毛 康雄 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝多摩川工場内 (56)参考文献 特開 昭58−127326（ＪＰ，Ａ) 特開 昭61−49423（ＪＰ，Ａ) 特開 昭54−27374（ＪＰ，Ａ)
Claims (2)
- 【請求項１】スペース幅ｓとライン幅ｌとを有した周期
的なライン・アンド・スペース・パターンを少なくとも
一部に含むパターンを形成する方法であって、 （イ）スペース幅（ｌ＋2s）とライン幅ｌとに対応した
ライン・アンド・スペース・パターン部を有する第１の
フォトマスクパターンと、該第１のフォトマスクパター
ンのスペース部分にライン部が配置されたスペース幅
（ｌ＋2s）とライン幅ｌに対応したライン・アンド・ス
ペース・パターン部を有する第２のフォトマスクパター
ンとを用意する第１の工程と， （ロ）所望の被エッチング層の上に、第１のマスク材を
形成し、該第１のマスク材の上に第１のポジ型フォトレ
ジスト（以下PRという）から成る第２のマスク材を形成
し、前記第１のフォトマスクパターンにて、該第２のマ
スク材を波長λを有した露光光源を用い露光、現像し、 さらに該第２のマスク材をエッチング用マスクとし、該
第１のマスク材をエッチングし、その後該第２のマスク
材を除去し、該第１のマスク材のパターンを該被エッチ
ング層の上に形成する第２の工程と， （ハ）前記被エッチング層および前記第１のマスク材の
上に、第２のポジ型PRから成る第３のマスク材を形成
し、 前記第２のフォトマスクパターンにて、該第３のマスク
材を前記波長λを有した露光光源を用い前記第１のマス
ク材のパターンのライン部に露光光が照射されるべく、
露光、現像し、前記被エッチング層の上に前記第１のマ
スク材のパターンのライン部とスペース幅ｓを有して第
３のマスク材のライン部が配置されたパターンを形成す
る第３の工程と、 （ニ）前記第１および第３のマスク材のパターンの組み
合わせから成るものをエッチング用マスクとして、前記
被エッチング層をエッチングする第４の工程， とを少なくとも有し， ｓ＜λ ｌ＋2s＞λ なる関係であることを特徴とする半導体装置の製造方
法。 - 【請求項２】前記被エッチング層に多結晶シリコン，高
融点金属シリサイドまたはポリサイドを用い、第１のマ
スク材に酸化シリコン、窒化シリコン，高融点金属また
は有機膜を用いる特許請求の範囲第１項に記載の半導体
装置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62317697A JP2598054B2 (ja) | 1987-12-16 | 1987-12-16 | 半導体装置製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62317697A JP2598054B2 (ja) | 1987-12-16 | 1987-12-16 | 半導体装置製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01158734A JPH01158734A (ja) | 1989-06-21 |
| JP2598054B2 true JP2598054B2 (ja) | 1997-04-09 |
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ID=18091017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62317697A Expired - Fee Related JP2598054B2 (ja) | 1987-12-16 | 1987-12-16 | 半導体装置製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2598054B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04212472A (ja) * | 1990-07-13 | 1992-08-04 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427374A (en) * | 1977-08-01 | 1979-03-01 | Burroughs Corp | Method of forming high packing density pattern |
| JPS58127326A (ja) * | 1982-01-26 | 1983-07-29 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6149423A (ja) * | 1984-08-17 | 1986-03-11 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1987
- 1987-12-16 JP JP62317697A patent/JP2598054B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01158734A (ja) | 1989-06-21 |
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