KR20150000270A - 더블 패터닝 레이아웃 설계 방법 - Google Patents

더블 패터닝 레이아웃 설계 방법 Download PDF

Info

Publication number
KR20150000270A
KR20150000270A KR1020130072507A KR20130072507A KR20150000270A KR 20150000270 A KR20150000270 A KR 20150000270A KR 1020130072507 A KR1020130072507 A KR 1020130072507A KR 20130072507 A KR20130072507 A KR 20130072507A KR 20150000270 A KR20150000270 A KR 20150000270A
Authority
KR
South Korea
Prior art keywords
layout
designing
critical path
double patterning
polygon
Prior art date
Application number
KR1020130072507A
Other languages
English (en)
Other versions
KR102224518B1 (ko
Inventor
송태중
박재호
정광옥
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130072507A priority Critical patent/KR102224518B1/ko
Priority to US14/258,065 priority patent/US9098670B2/en
Priority to TW103121592A priority patent/TWI625638B/zh
Priority to DE102014108739.9A priority patent/DE102014108739B4/de
Priority to JP2014129432A priority patent/JP2015007979A/ja
Priority to CN201410286292.XA priority patent/CN104239596B/zh
Publication of KR20150000270A publication Critical patent/KR20150000270A/ko
Application granted granted Critical
Publication of KR102224518B1 publication Critical patent/KR102224518B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • G06F30/3947—Routing global
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Architecture (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

더블 패터닝 레이아웃 설계 방법이 제공된다. 상기 더블 패터닝 레이아웃 설계 방법은 스키메틱 회로를 설계하되, 상기 스키메틱 회로 상의 제1 패스와 제2 패스를 포함하는 크리티컬 패스(critical paths)를 정의하여 설계하고, 제1 컬러의 제1 마스크 레이아웃과 제2 컬러의 제2 마스크 레이아웃으로 분리되고, 상기 스키메틱 회로에 대응되는 더블 패터닝 레이아웃을 설계하는 것을 포함하되, 상기 더블 패터닝 레이아웃을 설계하는 것은 상기 스키메틱 회로 상의 상기 크리티컬 패스를 앵커링(anchoring)하는 것을 포함한다.

Description

더블 패터닝 레이아웃 설계 방법{DOUBLE PATTERNING LAYOUT DESIGN METHOD}
본 발명은 더블 패터닝 레이아웃 설계 방법에 관한 것이다.
나노 스케일의 디바이스를 제조하기 위하여, 하나의(single) 마스크를 사용하는 방법 대신에 둘 이상의 마스크를 사용하는 더블 패터닝(double patterning) 방법이 활용되고 있다. 더블 패터닝 방법은 하나의 층을 둘 이상의 마스크를 사용하여 패터닝하는 방법을 나타낸다. 더블 패터닝 방법은 둘 이상의 마스크를 사용하기 때문에, 하나의 마스크로 구현할 수 없었던 해상도를 제공할 수 있다.
본 발명이 해결하려는 과제는, 더블 패터닝에 의한 미스매치(mismatch)를 감소시킬 수 있는 더블 패터닝 레이아웃 설계 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 더블 패터닝에 의한 미스매치(mismatch)를 감소시킬 수 있는 더블 패터닝 레이아웃 설계 방법이 적용된 시스템 온 칩을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 더블 패터닝 레이아웃 설계 방법의 일 태양은 스키메틱 회로를 설계하되, 상기 스키메틱 회로 상의 제1 패스와 제2 패스를 포함하는 크리티컬 패스(critical paths)를 정의하여 설계하고, 제1 컬러의 제1 마스크 레이아웃과 제2 컬러의 제2 마스크 레이아웃으로 분리되고, 상기 스키메틱 회로에 대응되는 더블 패터닝 레이아웃을 설계하는 것을 포함하되, 상기 더블 패터닝 레이아웃을 설계하는 것은 상기 스키메틱 회로 상의 상기 크리티컬 패스를 앵커링(anchoring)하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 크리티컬 패스를 정의하는 것은, 상기 스키메틱 회로 상의 타이밍에 크리티컬한 제1 신호 라인과 제2 신호 라인을 각각 상기 제1 패스와 상기 제2 패스로 정의할 수 있다.
본 발명의 몇몇 실시예에서, 상기 스키메틱 회로 상의 상기 크리티컬 패스를 앵커링하는 것은, 상기 크리티컬 패스에 대응되는 폴리곤의 컬러드 레이아웃(colored layout)을 사전(pre) 설계하여 앵커링할 수 있다.
본 발명의 몇몇 실시예에서, 상기 크리티컬 패스에 대응되는 폴리곤의 컬러드 레이아웃을 사전 설계하는 것은, 상기 제1 패스에 대응되는 제1 폴리곤과 상기 제2 패스에 대응되는 제2 폴리곤에 하나의 컬러를 할당하는 것을 포함할 수 있따.
본 발명의 몇몇 실시예에서, 상기 크리티컬 패스에 대응되는 폴리곤의 컬러드 레이아웃을 사전 설계하는 것은, 상기 제1 패스에 대응되는 제1 폴리곤과 상기 제2 패스에 대응되는 제2 폴리곤에 각각 복수의 컬러를 할당하고, 상기 제1 폴리곤과 상기 제2 폴리곤의 컬러 비율을 매칭시키는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 더블 패터닝 레이아웃을 설계하는 것은, 상기 스키메틱 회로 상의 나머지 구성에 대응되는 폴리곤의 컬러드 레이아웃을 설계하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 더블 패터닝 레이아웃을 설계하는 것은, 상기 스키메틱 회로에 대응되는 컬러리스 레이아웃(colorless layout)을 설계하는 것을 더 포함하고, 상기 스키메틱 회로 상의 상기 크리티컬 패스를 앵커링하는 것은, 상기 컬러리스 레이아웃 상의 상기 크리티컬 패스에 대응되는 폴리곤을 사전 컬러링하여 앵커링할 수 있다.
본 발명의 몇몇 실시예에서, 상기 크리티컬 패스에 대응되는 폴리곤을 사전 컬러링하는 것은, 상기 제1 패스에 대응되는 제1 폴리곤과 상기 제2 패스에 대응되는 제2 폴리곤에 하나의 컬러를 할당하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 크리티컬 패스에 대응되는 폴리곤을 사전 컬러링하는 것은, 상기 제1 패스에 대응되는 제1 폴리곤과 상기 제2 패스에 대응되는 제2 폴리곤에 각각 복수의 컬러를 할당하고, 상기 제1 폴리곤과 상기 제2 폴리곤의 컬러 비율을 매칭시키는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 더블 패터닝 레이아웃을 설계하는 것은, 상기 컬러리스 레이아웃 상의 나머지 폴리곤을 컬러링하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 더블 패터닝 레이아웃이 제조 공정의 디자인 룰을 만족하는지 검증하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 더블 패터닝 레이아웃이 상기 스키메틱 회로에 대응되는지 검증하는 것을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 더블 패터닝 레이아웃 설계 방법의 다른 태양은 설계된 스키메틱 회로와, 상기 스키메틱 회로 상에서 정의된 크리티컬 패스 정보를 입력받고, 제1 컬러의 제1 마스크 레이아웃과 제2 컬러의 제2 마스크 레이아웃으로 분리되고, 상기 스키메틱 회로에 대응되는 더블 패터닝 레이아웃을 설계하고, 상기 설계된 더블 패터닝 레이아웃을 출력하는 것을 포함하되, 상기 더블 패터닝 레이아웃을 설계하는 것은, 상기 스키메틱 회로 상의 상기 크리티컬 패스를 앵커링하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 스키메틱 회로 상의 상기 크리티컬 패스를 앵커링하는 것은, 상기 크리티컬 패스에 대응되는 폴리곤의 컬러드 레이아웃을 사전(pre) 설계하여 앵커링할 수 있다.
본 발명의 몇몇 실시예에서, 상기 크리티컬 패스에 대응되는 폴리곤의 컬러드 레이아웃을 사전 설계하는 것은, 상기 제1 패스에 대응되는 제1 폴리곤과 상기 제2 패스에 대응되는 제2 폴리곤에 하나의 컬러를 할당하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 크리티컬 패스에 대응되는 폴리곤의 컬러드 레이아웃을 사전 설계하는 것은, 상기 제1 패스에 대응되는 제1 폴리곤과 상기 제2 패스에 대응되는 제2 폴리곤에 각각 복수의 컬러를 할당하고, 상기 제1 폴리곤과 상기 제2 폴리곤의 컬러 비율을 매칭시키는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 더블 패터닝 레이아웃을 설계하는 것은, 상기 스키메틱 회로에 대응되는 컬러리스 레이아웃을 설계하는 것을 더 포함하고, 상기 스키메틱 회로 상의 상기 크리티컬 패스를 앵커링하는 것은, 상기 컬러리스 레이아웃 상의 상기 크리티컬 패스에 대응되는 폴리곤을 사전 컬러링하여 앵커링할 수 있다.
본 발명의 몇몇 실시예에서, 상기 크리티컬 패스에 대응되는 폴리곤을 사전 컬러링하는 것은, 상기 제1 패스에 대응되는 제1 폴리곤과 상기 제2 패스에 대응되는 제2 폴리곤에 하나의 컬러를 할당하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 크리티컬 패스에 대응되는 폴리곤을 사전 컬러링하는 것은, 상기 제1 패스에 대응되는 제1 폴리곤과 상기 제2 패스에 대응되는 제2 폴리곤에 각각 복수의 컬러를 할당하고, 상기 제1 폴리곤과 상기 제2 폴리곤의 컬러 비율을 매칭시키는 것을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 더블 패터닝 레이아웃 설계 방법이 적용된 시스템 온 칩의 일 태양은 적어도 하나의 프로세서 코어를 포함하여 데이터를 처리하는 코어 장치, 적어도 하나의 휘발성 메모리 및/또는 적어도 하나의 비휘발성 메모리를 포함하여 데이터를 저장하는 메모리 장치, 및 상기 코어 장치, 상기 메모리 장치를 결합하고, 데이터들이 이동되는 통로에 해당하는 데이터 버스를 포함하고, 상기 코어 장치, 메모리 장치 중 적어도 하나의 장치의 설계 방법은, 상기 적어도 하나의 장치의 스키메틱 회로를 설계하되, 상기 스키메틱 회로 상의 제1 패스와 제2 패스를 포함하는 크리티컬 패스를 정의하여 설계하고, 제1 컬러의 제1 마스크 레이아웃과 제2 컬러의 제2 마스크 레이아웃으로 분리되고, 상기 스키메틱 회로에 대응되는 더블 패터닝 레이아웃을 설계하는 것을 포함하되, 상기 더블 패터닝 레이아웃을 설계하는 것은 상기 스키메틱 회로 상의 상기 크리티컬 패스를 앵커링하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 더블 패터닝 레이아웃 설계 방법을 설명하기 위한 흐름도이다.
도 2는 도 1의 레이아웃 설계 단계를 세부적으로 설명하기 위한 흐름도이다.
도 3은 도 2의 크리티컬 패스 앵커링 단계를 세부적으로 설명하기 위한 흐름도이다.
도 4는 도 2의 크리티컬 패스 앵커링 단계의 응용예를 세부적으로 설명하기 위한 흐름도이다.
도 5는 본 발명의 다른 실시예에 따른 더블 패터닝 레이아웃 설계 방법을 설명하기 위한 흐름도이다.
도 6a 내지 도 6c는 더블 패터닝시 인접 패턴의 시프트(또는 미스-얼라인)에 의한 커패시턴스의 변화를 설명하기 위한 도면이다.
도 7a는 동일한 컬러를 갖는 인접 패턴에 공정 베리에이션이 발생되는 경우의 스큐(skew)를 모델링한 도면이다.
도 7b는 도 7a의 인접 패턴의 RC 베리에이션(RC variation)을 정리한 표이다.
도 8a는 서로 다른 컬러를 갖는 인접 패턴에 공정 베리에이션이 발생되는 경우의 스큐를 모델링한 도면이다.
도 8b는 도 8a의 인접 패턴의 RC 베리에이션을 정리한 표이다.
도 9는 스키메틱 회로상의 크리티컬 패스를 설명하기 위한 도면이다.
도 10a는 본 발명의 일 실시예에 따른 더블 패터닝 레이아웃 설계 방법이 적용된 레이아웃을 설명하기 위한 도면이다.
도 10b는 본 발명의 다른 실시예에 따른 더블 패터닝 레이아웃 설계 방법이 적용된 레이아웃을 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 실시예에 따른 더블 패터닝 레이아웃 설계 방법이 적용된 예시적인 시스템 온 칩의 블록도이다.
도 12는 본 발명의 몇몇 실시예에 따른 더블 패터닝 레이아웃 설계 방법이 제공될 수 있는 예시적인 컴퓨터 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 더블 패터닝 레이아웃 설계 방법을 설명하기 위한 흐름도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 더블 패터닝 레이아웃 설계 방법은, 회로 설계 단계(S110), 레이아웃 설계 단계(S120), 검증 단계(S130)를 포함한다.
먼저, 회로 설계 단계(S110)에서, 스키메틱 회로(schematic circuit)를 설계한다. 회로 설계 단계(S110)에서는, 회로 소자들의 연결 상태를 표현할 수 있는 CAD(Computer Aided Design) 툴이 사용될 수 있다. 회로 설계자는 CAD 툴을 이용하여, 특정 기능을 수행하는 표준 셀 또는 비표준 셀들을 포함하는 블록 단위로 스키메틱 회로를 설계할 수 있다. 도 1에는 명확하게 도시하지 않았으나, 회로 설계 단계(S110)는 설계된 스키메틱 회로의 동작을 시물레이션하는 것을 더 포함할 수 있다.
또한, 회로 설계 단계(S110)는 설계된 스키메틱 회로 상의 크리티컬 패스(critical paths)를 정의하는 것을 포함할 수 있다. 크리티컬 패스는 제1 패스와 제2 패스를 포함하는 복수의 패스들(paths)로 구성될 수 있다. 예를 들어, 스키메틱 회로 상에서 타이밍(timing)에 크리티컬한 신호 라인들을 크리티컬 패스로 정의할 수 있다. 타이밍에 크리티컬한 제1 신호 라인과 제2 신호 라인이 각각 제1 패스와 제2 패스로 정의될 수 있다.
이어서, 레이아웃 설계 단계(S120)에서, 설계된 스키메틱 회로에 대응되는 더블 패터닝 레이아웃을 설계한다. 더블 패터닝 레이아웃은 제1 마스크 레이아웃과 제2 마스크 레이아웃으로 분리될 수 있다. 제1 마스크 레이아웃은 제1 컬러를 갖고, 제2 마스크 레이아웃은 제2 컬러를 가질 수 있다. 제1 마스크 레이아웃과 제2 마스크 레이아웃에 서로 다른 컬러를 할당하여, 마스크 제조 공정에서 복수의 마스크로 분리되는 폴리곤(polygon)들을 정의할 수 있다. 더블 패터닝 레이아웃은 서로 다른 컬러의 셋 이상의 마스크 레이아웃으로 분리될 수도 있다. 이와 같은 더블 패터닝 레이아웃은 멀티 패터닝 레이아웃으로 불리워질 수 있다. 본 명세서에서 더블 패터닝 레이아웃은 이러한 멀티 패터닝 레이아웃을 포함하는 것으로 정의하기로 한다. 레이아웃 설계 단계(S120)에서는, 표준 셀들을 포함하는 블록 단위로 레이아웃을 설계하거나, 설계된 레이아웃에 대한 컬러링을 수행할 수 있는 EDA(Electronic Design Automation) 툴이 사용될 수 있다.
또한, 레이아웃 설계 단계(S120)는 크리티컬 패스를 앵커링하는 것을 포함할 수 있다. “앵커링”은 더블 패터닝 방법에 있어서, 특정한 폴리곤의 컬러를 사전 할당하는 것을 나타낸다. 이후, 나머지 폴리곤들의 컬러는 앵커링 결과를 기초로 하여 할당될 수 있다. 따라서, 본 명세서에서 “크리티컬 패스를 앵커링한다”는 것은, 더블 패터닝 레이아웃을 설계하면서, 크리티컬 패스에 대응되는 폴리곤의 컬러를 사전 할당하는 것으로 정의할 수 있다.
이어서, 검증 단계(S130)에서는, 설계된 더블 패터닝 레이아웃에 대하여 DRC(Design Rule Check) 또는 LVS(Layout versus Schematic) 등의 검증을 수행할 수 있다. 즉, 설계된 더블 패터닝 레이아웃이 제조 공정의 디자인 룰을 만족하는지 검증하거나, 설계된 더블 패터닝 레이아웃이 스키메틱 회로에 대응되는지 검증할 수 있다. 도 1에는 명확하게 도시하지 않았으나, 검증 단계(S130)에서, 포스트 시물레이션(Post-Simulation)을 수행할 수도 있다.
도 2는 도 1의 레이아웃 설계 단계를 세부적으로 설명하기 위한 흐름도이다.
도 2를 참조하면, 도 1의 레이아웃 설계 단계는 컬러드 드로잉(colored drawing) 방법에 따라 수행될 수 있다. 컬러드 드로잉 방법이란 배치 및 배선(Placement & Routing)과 컬러링(Coloring)을 동시에 수행하면서, 복수의 마스크 레이아웃을 설계하는 것을 나타낸다. 이 경우 디자인 룰이 상대적으로 작기 때문에, 레이아웃 설계자는 최적화된(optimized) 레이아웃을 설계할 수 있으나, 컬러를 고려하기 위한 설계 TAT(Turn-Around Time)가 증가될 수 있다. 이와 같은 방법은 매뉴얼 디컴포지션(Manual Decomposition)으로 불리워질 수도 있다.
먼저, 설계된 스키메틱 회로 상의 크리티컬 패스를 앵커링할 수 있다(S210). 컬러드 드로잉 방법에 따라 크리티컬 패스를 앵커링하기 위해서, 크리티컬 패스에 대응되는 폴리곤의 컬러드 레이아웃(colored layout)을 사전(pre) 설계할 수 있다. 컬러드 드로잉 방법을 이용하는 경우, 배치 및 배선과 컬러링이 동시에 수행되므로, 크리티컬 패스에 대응되는 폴리곤의 컬러드 레이아웃을 사전 설계함으로써, 크리티컬 패스에 대응되는 폴리곤의 컬러를 나머지 폴리곤들에 앞서 할당할 수 있다.
이어서, 설계된 스키메틱 회로 상의 나머지 구성에 대응되는 폴리곤들의 컬러드 레이아웃을 설계할 수 있다(S220). 예를 들어, 레이아웃 설계자는 설계된 스키메틱 회로 상의 나머지 구성에 대응되는 폴리곤들의 컬러를 랜덤(random)하게 또는 미리 정해진 규칙에 따라 할당할 수 있다.
도 3은 도 2의 크리티컬 패스 앵커링 단계를 세부적으로 설명하기 위한 흐름도이다.
도 3을 참조하면, 먼저 컬러 차원에서 크리티컬 패스를 분석할 수 있다(S211). 이 때, 크리티컬 패스에 관한 정보를 이용하여, 설계된 스키메틱 회로로부터 크리티컬 패스를 검출(또는 검색)할 수 있다. 이어서, 크리티컬 패스에 동일한 컬러를 할당할 수 있다(S212). 구체적으로는, 제1 패스에 대응되는 제1 폴리곤과 제2 패스에 대응되는 제2 폴리곤에 하나의 컬러를 할당할 수 있다. 동시에 제1 폴리곤과 제2 폴리곤의 배치 및 배선이 수행될 수 있다.
도 4는 도 2의 크리티컬 패스 앵커링 단계의 응용예를 세부적으로 설명하기 위한 흐름도이다. 설명의 편의를 위하여, 도 3과 차이점을 위주로 설명하기로 한다.
도 4를 참조하면, 먼저 컬러 차원에서 크리티컬 패스를 분석할 수 있다(S221). 이어서, 짝수의 공정 베리에이션(process variation)을 생성할 수 있다(S222). 구체적으로는, 짝수의 공정 베리에이션을 생성한다는 것은, 크리티컬 패스의 제1 패스와 제2 패스를 각각 짝수의 부분으로 스플릿(split) 또는 다이싱(dicing)하여, 짝수의 마스크 레이아웃에 의해 패터닝되도록 한다는 것이다. 이어서, 제1 패스에 대응되는 제1 폴리곤과 제2 패스에 대응되는 제2 폴리곤의 컬러 비율을 매칭시킬 수 있다(S223). 예를 들어, 제1 폴리곤과 제2 폴리곤의 컬러 비율을 에버리징(averaging)할 수 있다. 동시에 제1 폴리곤과 제2 폴리곤의 배치 및 배선이 수행될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 더블 패터닝 레이아웃 설계 방법을 설명하기 위한 흐름도이다. 설명의 편의를 위하여, 레이아웃 설계 단계에서의 차이점을 위주로 설명하기로 한다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 더블 패터닝 레이아웃 설계 방법의 레이아웃 설계 단계는 컬러리스 드로잉(colorless drawing) 방법에 따라 수행될 수 있다. 컬러리스 드로잉 방법이란 배치 및 배선(Placement & Routing)을 수행하여 하나의(single) 마스크 레이아웃을 설계한 후에, 설계된 하나의 마스크 레이아웃에 대한 컬러링(Coloring)을 수행하여 복수의 마스크 레이아웃으로 분리하는 것을 나타낸다. 이 경우 디자인 룰이 상대적으로 크기 때문에, 레이아웃 결과에 오버헤드(overhead)가 발생할 수 있으나, 설계의 편의성으로 인해 설계 TAT가 감소될 수 있다. 이와 같은 방법은 오토메이트 디컴포지션(Automated Decomposition)으로 불리워질 수도 있다.
먼저, 설계된 스키메틱 회로에 대응되는 컬러리스 레이아웃을 설계한다(S310). 예를 들어, 레이아웃 설계자는 설계된 스키메틱 회로 상의 각 구성에 대응되는 폴리곤들을 랜덤(random)하게 또는 미리 정해진 규칙에 따라 설계할 수 있다. 이 때, 설계된 컬러리스 레이아웃에는 컬러가 할당되어 있지 않다. 즉, 컬러리스 레이아웃은 분리되지 않은 하나의(single) 마스크 레이아웃으로 설계된다.
이어서, 설계된 스키메틱 회로 상의 크리티컬 패스를 앵커링할 수 있다(S320). 컬러리스 드로잉 방법에 따라 크리티컬 패스를 앵커링하기 위해서, 설계된 컬러리스 레이아웃 상의 크리티컬 패스에 대응되는 폴리곤을 사전(pre) 컬러링할 수 있다. 컬러리스 드로잉 방법을 이용하는 경우, 배치 및 배선과 컬러링이 순차적으로 수행되므로, 크리티컬 패스에 대응되는 폴리곤을 사전 컬러링함으로써, 크리티컬 패스에 대응되는 폴리곤의 컬러를 나머지 폴리곤들에 앞서 할당할 수 있다.
이어서, 설계된 컬러리스 레이아웃 상의 나머지 폴리곤들을 컬러링할 수 있다(S330). 나머지 폴리곤들에 대한 컬러링은 상술한 EDA 툴을 통해 자동으로(또는 소프트웨어적으로) 수행될 수 있다. 나머지 폴리곤들에 대한 컬러링은 랜덤하게 또는 미리 정해진 알고리즘에 따라 수행될 수 있다.
본 발명의 다른 실시예에 따른 더블 패터닝 레이아웃 설계 방법의 레이아웃 설계 단계의 크리티컬 패스 앵커링 단계도, 상술한 도 3 내지 도 4의 크리티컬 패스 앵커링 단계와 실질적으로 유사하게 수행될 수 있다.
도 6a 내지 도 6c는 더블 패터닝시 인접 패턴의 시프트(또는 미스-얼라인)에 의한 커패시턴스의 변화를 설명하기 위한 도면이다.
제1 패턴(11)과 제2 패턴(12)은 서로 다른 마스크 레이아웃에 의해 형성된 인접 패턴들일 수 있다. 예를 들어, 제1 패턴(11)은 제1 마스크 레이아웃에 의해 형성되고, 제2 패턴(12)은 제2 마스크 레이아웃에 의해 형성될 수 있다. 더블 패터닝 레이아웃 상에서, 제1 패턴(11)에 대응되는 폴리곤과 제2 패턴(12)에 대응되는 폴리곤에는 서로 다른 컬러가 할당될 수 있다. 더블 패터닝 기법에 따라, 제1 패턴(11)과 제2 패턴(12)은 하나의 층에 대하여 순차적인 리소그래피 공정으로 형성될 수 있다. 제1 패턴(11)과 제2 패턴(12)은 금속층 또는 실리콘층을 패터닝하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
이상적으로는, 제2 패턴(12)은 제2 마스크 레이아웃에 의해 설계된 위치에 형성되어야 한다. 그러나, 공정 베리에이션(process variation)에 의해서, 제2 패턴(12)은 제2 마스크 레이아웃에 의해 설계된 위치로부터 시프트될 수 있다. 제2 패턴(12)은 제1 방향(예를 들어, 도 6a 내지 도 6c의 좌우 방향) 및/또는 제2 방향(예를 들어, 도 6a 내지 도 6c의 상하 방향)으로 시프트될 수 있다. 그리고, 제2 패턴(12)의 시프트는 제1 패턴(11)과 제2 패턴(12) 사이의 기생 커패시턴스를 변화시키게 된다.
도 6a에 도시된 바와 같이, 제1 패턴(11)과 제2 패턴(12)의 간격이 설계 상의 간격 d를 유지하는 경우, 제1 패턴(11)에 영향을 미치는 기생 커패시턴스는 C1일 수 있다. 그리고, 도 6b에 도시된 바와 같이, 제2 패턴(12)이 좌측으로 시프트되어 제1 패턴(11)과 제2 패턴(12)의 간격이 d-Δx로 가까워진 경우, 제1 패턴(11)에 영향을 미치는 기생 커패시턴스는 C2일 수 있다. 이와 다르게, 도 6c에 도시된 바와 같이, 제2 패턴(12)이 우측으로 시프트되어 제1 패턴(11)과 제2 패턴(12)의 간격이 d+Δx로 멀어진 경우, 제1 패턴(11)에 영향을 미치는 기생 커패시턴스는 C3일 수 있다. 이와 같이, 제1 패턴(11)에 영향을 미치는 기생 커패시턴스는, 도 6b의 C2의 경우 워스트 조건으로 변화하게 되고, 도 6c의 C3의 경우 베스트 조건으로 변화할 수 있다.
한편, 커패시턴스의 변화는 대응되는 회로의 퍼포먼스를 변화시키게 된다(예를 들어, AC 미스매치). 상술한 바와 같이, 더블 패터닝 레이아웃 상에서 인접 패턴에 서로 다른 컬러가 할당될 때에, 이러한 커패시턴스의 변화는 글로벌/로컬하게 독립적으로 나타날 수 있다. 특히, 더블 패터닝 레이아웃 상에서 크리티컬 패스에 서로 다른 컬러가 할당되는 경우에는, AC 미스매치가 보다 크게 발생될 수 있다.
도 7a는 동일한 컬러를 갖는 인접 패턴에 공정 베리에이션이 발생되는 경우의 스큐(skew)를 모델링한 도면이고, 도 7b는 도 7a의 인접 패턴의 RC 베리에이션(RC variation)을 정리한 표이다.
인접 패턴(21, 22)이 동일한 컬러를 갖는다는 것은, 인접 패턴(21, 22)이 동일한 마스크 레이아웃에 의해 패터닝된 것을 나타낼 수 있다.
도 7a를 참조하면, 동일한 컬러를 갖는 인접 패턴(21, 22)은 공정 베리에이션에 의해 동일한 방향으로 시프트되게 된다. 예를 들어, 패턴 A(21)의 저항(resistance)이 감소하고 커패시턴스(capacitance)가 증가하게 되면, 패턴 B(22)도 마찬가지로 저항이 감소하고 커패시턴스가 증가하게 된다. 또한, 패턴 A(21)의 저항이 증가하고 커패시턴스(capacitance)가 감소하게 되면, 패턴 B(22)도 마찬가지로 저항이 증가하고 커패시턴스가 감소하게 된다. 도 7a에 도시된 제1 내지 제3 케이스(CASE 1~3)와 같이, 패턴 A(21) 및 패턴 B(22)는 모두 좌측으로 시프트되거나, 설계대로 위치하거나, 또는 우측으로 시프트될 수 있다. 그러나, 도 7b에 정리된 바와 같이, 패턴 A(21)의 RC 베리에이션이 베스트 조건일 때에 패턴 B(22)의 RC 베리에이션도 베스트 조건이고, 패턴 A(21)의 RC 베리에이션이 노미날 조건일 때에 패턴 B(22)의 RC 베리에이션도 노미날 조건이고, 패턴 A(21)의 RC 베리에이션이 워스트 조건일 때에 패턴 B(22)의 RC 베리에이션도 워스트 조건이 된다. 즉, 패턴 A(21)와 패턴 B(22)의 RC 베리에이션은 동일한 방향성을 갖고 변화하게 되므로, 공정 베리에이션이 발생되더라도 인접 패턴(21, 22)의 타이밍 스큐(timing skew)는 변화하지 않게 된다.
도 8a는 서로 다른 컬러를 갖는 인접 패턴에 공정 베리에이션이 발생되는 경우의 스큐를 모델링한 도면이고, 도 8b는 도 8a의 인접 패턴의 RC 베리에이션을 정리한 표이다.
인접 패턴(31, 32)이 서로 다른 컬러를 갖는다는 것은, 인접 패턴(31, 32)이 서로 다른 마스크 레이아웃에 의해 패터닝된 것을 나타낼 수 있다.
도 8a를 참조하면, 서로 다른 컬러를 갖는 인접 패턴(31, 32)은 공정 베리에이션에 의해 독립적인 방향으로 시프트되게 된다. 예를 들어, 패턴 A(31)와 패턴 B(32)는 동일한 방향으로 시프트되거나, 서로 다른 방향으로 시프트될 수 있다. 또는, 패턴 A(31)와 패턴 B(32) 중 어느 하나의 패턴만이 시프트될 수도 있다. 도 8a에 도시된 제1 케이스(CASE 1)와 같이, 패턴 A(31)는 좌측으로 시프트되고 패턴 B(32)는 우측으로 시프트될 수 있다. 또는, 제2 케이스(CASE 2)와 같이, 패턴 A(31) 및 패턴 B(32)는 설계대로 위치할 수 있다. 또는, 제3 케이스(CASE 3)와 같이, 패턴 B(32)만이 우측으로 시프트되거나, 제4 케이스(CASE 4)와 같이, 패턴 B(32)만이 좌측으로 시프트될 수도 있다. 그리고, 도 8b에 정리된 바와 같이, 패턴 A(31)와 패턴 B(32)의 RC 베리에이션은 독립적으로 변화하게 되므로, 패턴 A(31)의 RC 베리에이션이 베스트 조건이고 패턴 B(32)의 RC 베리에이션이 워스트 조건인 경우에는, 인접 패턴(31, 32)의 타이밍 스큐가 크게 증가하게 된다.
상술한 본 발명의 몇몇 실시예에 따른 더블 패터닝 레이아웃 설계 방법에 의하면, 레이아웃 설계 단계에서 크리티컬 패스에 대응되는 폴리곤에 동일한 컬러를 할당함으로써, 크리티컬 패스의 RC 베리에이션의 방향성을 동일하게 하므로, 더블 패터닝에 의한 미스매치를 감소시킬 수 있다. 또는, 레이아웃 설계 단계에서 크리티컬 패스에 대응되는 폴리곤의 컬러 비율을 매칭시킴으로써, 크리티컬 패스의 RC 베리에이션의 방향성을 매칭시키므로, 더블 패터닝에 의한 미스매치를 감소시킬 수 있다.
도 9는 스키메틱 회로상의 크리티컬 패스를 설명하기 위한 도면이고, 도 10a는 본 발명의 일 실시예에 따른 더블 패터닝 레이아웃 설계 방법이 적용된 레이아웃을 설명하기 위한 도면이고, 도 10b는 본 발명의 다른 실시예에 따른 더블 패터닝 레이아웃 설계 방법이 적용된 레이아웃을 설명하기 위한 도면이다.
도 9를 참조하면, 스키메틱 회로(40)는 복수의 매크로(또는 코어) 블록(41, 42)을 포함하여 구성될 수 있다. 제1 매크로 블록(41)에는 제1 패스가 연결되고, 제2 매크로 블록에는 제2 패스가 연결될 수 있다. 예를 들어, 제1 패스를 통해 제1 매크로 블록에 클록 신호(CK)가 입력되고, 제2 패스를 통해 제2 매크로 블록에 데이터 신호(Data)가 입력될 수 있다. 도 9의 클록 신호(CK) 라인과 데이터 신호(Data) 라인을 타이밍에 크리티컬한 크리티컬 패스(CP1, CP2)로 가정하여 설명하기로 한다.
도 10a을 참조하면, 본 발명의 일 실시예에 따른 더블 패터닝 레이아웃 설계 방법의 적용 결과, 제1 패스(CP1)의 폴리곤과 제2 패스(CP2)의 폴리곤에는 동일한 컬러가 사전 할당될 수 있다.
도 10b를 참조하면, 본 발명의 다른 실시예에 따른 더블 패터닝 레이아웃 설계 방법의 적용 결과, 제1 패스(CP1)의 폴리곤과 제2 패스(CP2)의 폴리곤에는 서로 다른 4개의 컬러가 사전 할당될 수 있다. 그리고, 제1 패스(CP1)와 제2 패스(CP2)의 RC 베리에이션이 유사하도록, 제1 패스(CP1)의 폴리곤과 제2 패스(CP2)의 폴리곤의 컬러 비율이 매칭될 수 있다.
이상에서 설명한 더블 패터닝 레이아웃 설계 방법은 메모리 셀 영역(예를 들어, SRAM, DRAM, Flash Memory 등의 메모리 장치의 메모리 셀 영역), 상기 메모리 셀 영역과 커플링되는 논리 블록 또는 트랜지스터(예를 들어, fin-FET)를 포함하는 IC 장치 등의 설계에 다양하게 적용될 수 있다.
도 11은 본 발명의 몇몇 실시예에 따른 더블 패터닝 레이아웃 설계 방법이 적용된 예시적인 시스템 온 칩의 블록도이다.
도 11을 참조하면, 시스템 온 칩(400)은 코어 장치(410; CORE), 메모리 장치(420; MEM), 디스플레이 컨트롤러(430; DISPLAY CONTROLLER), 멀티미디어 장치(440; MULTIMEDIA), 주변 장치(450; PERIPHERAL), 인터페이스 장치(460; INTERFACE), 데이터 버스(470)를 포함하여 구성될 수 있다.
코어 장치(410), 메모리 장치(420), 디스플레이 컨트롤러(430), 멀티미디어 장치(440), 주변 장치(450), 인터페이스 장치(460)는 데이터 버스(470)를 통하여 서로 결합될 수 있다. 데이터 버스(470)는 데이터들이 이동되는 통로(path)에 해당한다.
코어 장치(410)는 하나의 프로세서 코어(single-core)를 포함하거나, 복수의 프로세서 코어들(multi-core)을 포함하여 데이터를 처리할 수 있다. 예를 들어, 코어 장치(410)는 듀얼 코어(dual-core), 쿼드 코어(quad-core), 헥사 코어(hexa-core) 등의 멀티 코어(multi-core)를 포함할 수 있다.
메모리 장치(420)는 데이터를 저장하도록 구성될 수 있다. 메모리 장치(420)는 DDR SDRAM(Double Data Rate Static DRAM), SDR SDRAM(Single Data Rate SDRAM), SRAM(Static Random Access Memory)과 같은 하나 이상의 휘발성 메모리 장치 및/또는 EEPROM(Electrical Erasable Programmable ROM), 플래시 메모리(flash memory)과 같은 하나 이상의 비휘발성 메모리 장치를 포함할 수 있다.
디스플레이 컨트롤러(430)는 디스플레이 장치를 제어하여, 디스플레이 장치가 화상 또는 영상을 디스플레이하도록 할 수 있다.
멀티미디어 장치(440)는 2차원/3차원 그래픽 엔진, ISP(Image Signal Processor), 코덱 엔진 등을 포함하여, 멀티미디어 연산을 처리할 수 있다.
주변 장치(450)는 직렬 통신 장치, 메모리 관리 장치, 오디오 처리 장치 등을 장치를 포함할 수 있다.
인터페이스 장치(460)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다.
본 발명의 몇몇 실시예에 따른 더블 패터닝 레이아웃 설계 방법은 코어 장치(410), 메모리 장치(420), 디스플레이 컨트롤러(430), 멀티미디어 장치(440) 등의 설계에 다양하게 적용될 수 있다. 또는, 본 발명의 몇몇 실시예에 따른 더블 패터닝 레이아웃 설계 방법은 전체적인 시스템 온 칩(400)의 설계에 적용될 수도 있다.
도 12는 본 발명의 몇몇 실시예에 따른 더블 패터닝 레이아웃 설계 방법이 제공될 수 있는 예시적인 컴퓨터 시스템의 블록도이다.
도 12를 참조하면, 컴퓨터 시스템(1000)은 중앙 처리 장치(1100; CPU), 입출력 장치(1200; I/O), 인터페이스 장치(1300; INTERFACE), 램(1400; RAM), 롬(1500; ROM), 스토리지 장치(1600; STORAGE), 데이터 버스(1700; DATA BUS)를 포함하여 구성될 수 있다.
중앙 처리 장치(1100), 입출력 장치(1200), 인터페이스 장치(1300), 램(1400), 롬(1500), 스토리지 장치(1600)는 데이터 버스(1700)을 통하여 서로 결합될 수 있다. 데이터 버스(1700)는 데이터들이 이동되는 통로(path)에 해당한다.
중앙 처리 장치(1100)는 제어 장치, 연산 장치 등을 포함하여 프로그램을 실행하고 데이터를 처리할 수 있다. 중앙 처리 장치(1100)는 내부 또는 외부에 위치하는 캐시 메모리를 포함할 수도 있다. 중앙 처리 장치(1100)는 본 발명의 몇몇 실시예에 따른 더블 패터닝 레이아웃 설계 방법 중 적어도 일부를 수행하는 프로그램을 실행할 수 있다.
입출력 장치(1200)는 마우스, 키보드 등을 포함하여 데이터를 입력 받을 수 있는 적어도 하나의 입력 장치와, 모니터, 스피커, 프린터 등을 포함하여 데이터를 출력할 수 있는 적어도 하나의 출력 장치를 포함할 수 있다.
인터페이스 장치(1300)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스 장치(1300)는 유선 또는 무선 형태일 수 있다. 예를 들어, 인터페이스 장치(1300)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
램(1400)과 롬(1500)은 중앙 처리 장치(1100)와 데이터를 송수신하고, 프로그램 실행에 필요한 데이터 및/또는 명령어 등을 저장할 수 있다.
스토리지 장치(1600)는 플로피 디스크, 하드 디스크, CD-ROM, DVD 등의 비휘발성 저장 장치를 포함하여 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명의 몇몇 실시예에 따른 더블 패터닝 레이아웃 설계 방법 중 적어도 일부를 수행하는 프로그램이 스토리지 장치(1600)에 저장될 수 있다.
본 발명의 몇몇 실시예에 따른 더블 패터닝 레이아웃 설계 방법 단계는, 프로세서에 의해 실행되는 하드웨어 모듈, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 본 발명의 기술 분야에서 잘 알려진 임의의 형태의 컴퓨터로 읽을 수 있는 기록 매체에 상주할 수도 있다.
본 발명의 몇몇 실시예에 따른 더블 패터닝 레이아웃 설계 방법에서, 회로 설계 단계와 레이아웃 설계 단계는 일체화된 하나의 소프트웨어 모듈로 구현되거나, 서로 다른 소프트웨어 모듈로 구현될 수 있다. 회로 설계 모듈은 회로 설계자로부터 크리티컬 패스에 관한 정보를 입력받거나, 미리 정해진 알고리즘에 따라 스키메틱 회로 상의 크리티컬 패스를 정의할 수 있다. 레이아웃 설계 모듈은 설계된 스키메틱 회로와 크리티컬 패스 정보를 데이터의 형태로 입력받고, 설계된 더블 패터닝 레이아웃을 데이터의 형태로 출력할 수 있다. 레이아웃 설계 모듈은 크리티컬 패스를 앵커링하거나, 컬러리스 레이아웃에 대한 컬러링을 수행할 수 있다. 또는, 레이아웃 설계 단계의 크리티컬 패스 앵커링 단계가 별도의 소프트웨어 모듈로 구현되어, 일부만이 완성된 컬러드 레이아웃의 데이터 또는 일부만이 컬러링된 컬러리스 레이아웃의 데이터를 출력할 수 있다.
예시적인 기록 매체는 프로세서에 연결되며, 그 프로세서는 기록 매체로부터 정보를 독출할 수 있고 기록 매체에 정보를 기입할 수 있다. 다른 방법으로, 기록 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 기록 매체는 주문형 집적회로(ASIC) 내에 상주할 수도 있다. ASIC는 사용자 단말기 내에 상주할 수도 있다. 다른 방법으로, 프로세서 및 기록 매체는 사용자 단말기 내에 개별 구성 요소로서 상주할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
S110: 회로 설계 단계
S120: 레이아웃 설계 단계
S130: 검증 단계

Claims (10)

  1. 스키메틱 회로를 설계하되, 상기 스키메틱 회로 상의 제1 패스와 제2 패스를 포함하는 크리티컬 패스(critical paths)를 정의하여 설계하고,
    제1 컬러의 제1 마스크 레이아웃과 제2 컬러의 제2 마스크 레이아웃으로 분리되고, 상기 스키메틱 회로에 대응되는 더블 패터닝 레이아웃을 설계하는 것을 포함하되,
    상기 더블 패터닝 레이아웃을 설계하는 것은 상기 스키메틱 회로 상의 상기 크리티컬 패스를 앵커링(anchoring)하는 것을 포함하는 더블 패터닝 레이아웃 설계 방법.
  2. 제1항에 있어서,
    상기 스키메틱 회로 상의 상기 크리티컬 패스를 앵커링하는 것은, 상기 크리티컬 패스에 대응되는 폴리곤의 컬러드 레이아웃(colored layout)을 사전(pre) 설계하여 앵커링하는, 더블 패터닝 레이아웃 설계 방법.
  3. 제2항에 있어서,
    상기 크리티컬 패스에 대응되는 폴리곤의 컬러드 레이아웃을 사전 설계하는 것은, 상기 제1 패스에 대응되는 제1 폴리곤과 상기 제2 패스에 대응되는 제2 폴리곤에 하나의 컬러를 할당하는 것을 포함하는, 더블 패터닝 레이아웃 설계 방법.
  4. 제2항에 있어서,
    상기 크리티컬 패스에 대응되는 폴리곤의 컬러드 레이아웃을 사전 설계하는 것은,
    상기 제1 패스에 대응되는 제1 폴리곤과 상기 제2 패스에 대응되는 제2 폴리곤에 각각 복수의 컬러를 할당하고,
    상기 제1 폴리곤과 상기 제2 폴리곤의 컬러 비율을 매칭시키는 것을 포함하는, 더블 패터닝 레이아웃 설계 방법.
  5. 제1항에 있어서,
    상기 더블 패터닝 레이아웃을 설계하는 것은,
    상기 스키메틱 회로에 대응되는 컬러리스 레이아웃(colorless layout)을 설계하는 것을 더 포함하고,
    상기 스키메틱 회로 상의 상기 크리티컬 패스를 앵커링하는 것은, 상기 컬러리스 레이아웃 상의 상기 크리티컬 패스에 대응되는 폴리곤을 사전 컬러링하여 앵커링하는, 더블 패터닝 레이아웃 설계 방법.
  6. 제5항에 있어서,
    상기 크리티컬 패스에 대응되는 폴리곤을 사전 컬러링하는 것은, 상기 제1 패스에 대응되는 제1 폴리곤과 상기 제2 패스에 대응되는 제2 폴리곤에 하나의 컬러를 할당하는 것을 포함하는, 더블 패터닝 레이아웃 설계 방법.
  7. 제5항에 있어서,
    상기 크리티컬 패스에 대응되는 폴리곤을 사전 컬러링하는 것은,
    상기 제1 패스에 대응되는 제1 폴리곤과 상기 제2 패스에 대응되는 제2 폴리곤에 각각 복수의 컬러를 할당하고,
    상기 제1 폴리곤과 상기 제2 폴리곤의 컬러 비율을 매칭시키는 것을 포함하는, 더블 패터닝 레이아웃 설계 방법.
  8. 설계된 스키메틱 회로와, 상기 스키메틱 회로 상에서 정의된 크리티컬 패스 정보를 입력받고,
    제1 컬러의 제1 마스크 레이아웃과 제2 컬러의 제2 마스크 레이아웃으로 분리되고, 상기 스키메틱 회로에 대응되는 더블 패터닝 레이아웃을 설계하고,
    상기 설계된 더블 패터닝 레이아웃을 출력하는 것을 포함하되,
    상기 더블 패터닝 레이아웃을 설계하는 것은, 상기 스키메틱 회로 상의 상기 크리티컬 패스를 앵커링하는 것을 포함하는 더블 패터닝 레이아웃 설계 방법.
  9. 제8항에 있어서,
    상기 스키메틱 회로 상의 상기 크리티컬 패스를 앵커링하는 것은, 상기 크리티컬 패스에 대응되는 폴리곤의 컬러드 레이아웃을 사전(pre) 설계하여 앵커링하는, 더블 패터닝 레이아웃 설계 방법.
  10. 제8항에 있어서,
    상기 더블 패터닝 레이아웃을 설계하는 것은,
    상기 스키메틱 회로에 대응되는 컬러리스 레이아웃을 설계하는 것을 더 포함하고,
    상기 스키메틱 회로 상의 상기 크리티컬 패스를 앵커링하는 것은, 상기 컬러리스 레이아웃 상의 상기 크리티컬 패스에 대응되는 폴리곤을 사전 컬러링하여 앵커링하는, 더블 패터닝 레이아웃 설계 방법.
KR1020130072507A 2013-06-24 2013-06-24 더블 패터닝 레이아웃 설계 방법 KR102224518B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020130072507A KR102224518B1 (ko) 2013-06-24 2013-06-24 더블 패터닝 레이아웃 설계 방법
US14/258,065 US9098670B2 (en) 2013-06-24 2014-04-22 Double patterning layout design method
TW103121592A TWI625638B (zh) 2013-06-24 2014-06-23 雙重圖樣佈局之設計方法
DE102014108739.9A DE102014108739B4 (de) 2013-06-24 2014-06-23 Layoutentwurfsverfahren für Doppelstrukturierung
JP2014129432A JP2015007979A (ja) 2013-06-24 2014-06-24 ダブルパターニングのレイアウト設計方法
CN201410286292.XA CN104239596B (zh) 2013-06-24 2014-06-24 双重图案化布局设计方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130072507A KR102224518B1 (ko) 2013-06-24 2013-06-24 더블 패터닝 레이아웃 설계 방법

Publications (2)

Publication Number Publication Date
KR20150000270A true KR20150000270A (ko) 2015-01-02
KR102224518B1 KR102224518B1 (ko) 2021-03-08

Family

ID=52010591

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130072507A KR102224518B1 (ko) 2013-06-24 2013-06-24 더블 패터닝 레이아웃 설계 방법

Country Status (6)

Country Link
US (1) US9098670B2 (ko)
JP (1) JP2015007979A (ko)
KR (1) KR102224518B1 (ko)
CN (1) CN104239596B (ko)
DE (1) DE102014108739B4 (ko)
TW (1) TWI625638B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9460259B2 (en) 2014-08-22 2016-10-04 Samsung Electronics Co., Ltd. Methods of generating integrated circuit layout using standard cell library
US9773772B2 (en) 2015-04-09 2017-09-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9690896B2 (en) 2015-04-09 2017-06-27 Samsung Electronics Co., Ltd. Method for manufacturing a semiconductor device and semiconductor device manufactured by the same
US9698056B2 (en) 2015-04-09 2017-07-04 Samsung Electronics., Ltd. Method for designing layout of semiconductor device and method for manufacturing semiconductor device using the same
KR102321605B1 (ko) 2015-04-09 2021-11-08 삼성전자주식회사 반도체 장치의 레이아웃 설계 방법 및 그를 이용한 반도체 장치의 제조 방법
US10204920B2 (en) 2015-04-09 2019-02-12 Samsung Electronics Co., Ltd. Semiconductor device including polygon-shaped standard cell
US9842185B2 (en) * 2015-08-21 2017-12-12 Qualcomm Incorporated Systems and methods for group constraints in an integrated circuit layout
US10223496B2 (en) 2016-11-21 2019-03-05 International Business Machines Corporation Triple and quad coloring shape layouts
KR102636094B1 (ko) * 2016-12-16 2024-02-13 삼성전자주식회사 트리플 패터닝 리소그래피를 위한 집적 회로, 상기 집적 회로의 설계를 위한 컴퓨팅 시스템 및 컴퓨터 구현 방법
CN107169185B (zh) * 2017-05-09 2019-08-09 大连理工大学 一种基于窗口的双重图形版图配色方法
KR102324172B1 (ko) 2017-11-21 2021-11-08 삼성전자주식회사 반도체 장치, 반도체 장치의 레이아웃 디자인 방법 및 반도체 장치의 제조 방법
KR102442096B1 (ko) 2017-11-22 2022-09-07 삼성전자주식회사 반도체 장치
US10908511B2 (en) * 2018-04-20 2021-02-02 Mentor Graphics Corporation Systems and methods for patterning color assignment
KR20200086147A (ko) 2019-01-08 2020-07-16 삼성전자주식회사 집적 회로 및 그것의 레이아웃 설계 방법
CN110931380B (zh) * 2019-12-09 2023-02-07 上海华力微电子有限公司 测试方法
TWI789179B (zh) * 2021-12-24 2023-01-01 瑞昱半導體股份有限公司 佈局方法與相關非暫態電腦可讀媒體

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005037945A (ja) * 2003-07-15 2005-02-10 Internatl Business Mach Corp <Ibm> 交番位相シフト・マスク・リソグラフィのマスク・パターンの生成
JP2010509783A (ja) * 2006-11-14 2010-03-25 エヌエックスピー ビー ヴィ フィーチャ空間集積度を高めるリソグラフィのためのダブルパターニング方法
US20130024822A1 (en) * 2011-07-21 2013-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning methodology

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7536664B2 (en) * 2004-08-12 2009-05-19 International Business Machines Corporation Physical design system and method
US20060215467A1 (en) 2005-03-22 2006-09-28 Torsten Partsch Method of increasing data setup and hold margin in case of non-symmetrical PVT
KR100735535B1 (ko) * 2006-07-10 2007-07-04 삼성전자주식회사 마스크 제작 방법
US7675783B2 (en) * 2007-02-27 2010-03-09 Samsung Electronics Co., Ltd. Nonvolatile memory device and driving method thereof
US7785946B2 (en) 2007-09-25 2010-08-31 Infineon Technologies Ag Integrated circuits and methods of design and manufacture thereof
KR101382564B1 (ko) * 2008-05-28 2014-04-10 삼성전자주식회사 에어갭을 갖는 층간 절연막의 형성 방법
KR20110087976A (ko) * 2010-01-28 2011-08-03 삼성전자주식회사 반도체 소자용 배선 구조물의 형성방법 및 이를 이용하는 비휘발성 메모리 소자의 제조방법
KR101828492B1 (ko) * 2010-10-13 2018-03-29 삼성전자 주식회사 패턴 형성 방법, 레티클, 및 패턴 형성 프로그램이 기록된 기록 매체
US8418111B2 (en) * 2010-11-24 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for achieving multiple patterning technology compliant design layout
US8381139B2 (en) * 2010-11-30 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for metal correlated via split for double patterning
US9113130B2 (en) * 2012-02-06 2015-08-18 Legend3D, Inc. Multi-stage production pipeline system
KR20130035578A (ko) * 2011-09-30 2013-04-09 삼성전자주식회사 Ｄｐｌ 공정을 위한 표준셀 라이브러리의 생성 방법 및 이를 이용한 ｄｐｌ 마스크 생성방법
KR20130072507A (ko) 2011-12-22 2013-07-02 비나텍주식회사 슈퍼 커패시터의 에이징 방법
KR101827893B1 (ko) * 2012-02-22 2018-02-09 삼성전자주식회사 도전 라인 구조물 및 그 형성 방법
US8589831B1 (en) * 2012-07-30 2013-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Skew sensitive calculation for misalignment from multi patterning
US8709684B2 (en) * 2012-07-31 2014-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic misalignment balancing scheme for multi-patterning technology
KR20140029050A (ko) * 2012-08-31 2014-03-10 삼성전자주식회사 패턴 형성 방법
US8732628B1 (en) * 2013-01-16 2014-05-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for photomask assignment for double patterning technology

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005037945A (ja) * 2003-07-15 2005-02-10 Internatl Business Mach Corp <Ibm> 交番位相シフト・マスク・リソグラフィのマスク・パターンの生成
JP2010509783A (ja) * 2006-11-14 2010-03-25 エヌエックスピー ビー ヴィ フィーチャ空間集積度を高めるリソグラフィのためのダブルパターニング方法
US20130024822A1 (en) * 2011-07-21 2013-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning methodology

Also Published As

Publication number Publication date
JP2015007979A (ja) 2015-01-15
CN104239596A (zh) 2014-12-24
KR102224518B1 (ko) 2021-03-08
TW201502830A (zh) 2015-01-16
US20140380256A1 (en) 2014-12-25
DE102014108739A1 (de) 2014-12-24
US9098670B2 (en) 2015-08-04
CN104239596B (zh) 2019-06-14
DE102014108739B4 (de) 2023-03-16
TWI625638B (zh) 2018-06-01

Similar Documents

Publication Publication Date Title
KR102224518B1 (ko) 더블 패터닝 레이아웃 설계 방법
TWI743094B (zh) 設計布局的方法、積體電路設計系統及製造積體電路方法
US10553574B2 (en) Standard cell for removing routing interference between adjacent pins and device including the same
US8612919B2 (en) Model-based design verification
US9251299B1 (en) Methods, systems, and articles of manufacture for associating track patterns with rules for electronic designs
WO2006136845A2 (en) Integrated circuit routing and compaction
TWI719090B (zh) 用於修改界定電路組件之標準單元布局之電腦實施系統及方法
JP2006196627A (ja) 半導体装置、及び半導体装置の設計プログラム
US8572533B2 (en) Waiving density violations
US20090106715A1 (en) Programmable Design Rule Checking
KR102253129B1 (ko) 더블 패터닝 공정을 위한 디자인 레이아웃 디콤포지션 방법
KR102718979B1 (ko) Beol을 고려하여 집적 회로를 설계하기 위한 컴퓨터 구현 방법 및 컴퓨팅 시스템
US10990741B2 (en) Multiple patterning method and system for implementing the method
US10424518B2 (en) Integrated circuit designing system and a method of manufacturing an integrated circuit
TW202107329A (zh) 插入虛擬邊界單元至積體電路的方法
US9064081B1 (en) Generating database for cells routable in pin layer
US20150033196A1 (en) Clustering For Processing Of Circuit Design Data
KR20180127141A (ko) 집적 회로를 설계하기 위한 컴퓨터 구현 방법, 컴퓨팅 시스템, 및 집적 회로의 제조 방법
KR102320823B1 (ko) 집적 회로 및 그것의 레이아웃을 설계하는 방법
KR102717096B1 (ko) 집적 회로 및 상기 집적 회로의 제조를 위한 컴퓨터 구현 방법
KR20130076029A (ko) 집적 회로의 커플링 효과 해석 방법
US8875075B2 (en) Generating pattern-based estimated RC data with analysis of route information
JP2006301961A (ja) 半導体集積回路の自動フロアプラン手法
US20120221994A1 (en) Wire Routing Using Virtual Landing Pads
TW201905584A (zh) 整合填充技術

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant