CN110931380B - 测试方法 - Google Patents

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Abstract

在本发明提供的测试方法中，通过两张掩膜板在一衬底上形成第一测试结构；通过一张掩膜板在所述衬底上形成第二测试结构，所述第二测试结构与所述第一测试结构的结构相同；测量所述第一测试结构的电容，以得到第一电容；测量所述第二测试结构的电容，以得到第二电容；比较所述第一电容与所述第二电容的值，以得到双重图形工艺对电容的影响。由于所述第一测试结构与所述第二测试结构的结构相同，通过比较所述第一电容和所述第二电容，由此能够得到双重图形工艺对电容的影响。进一步的，通过测量所述第一电容和所述第二电容，能够得到较准确的所述第一电容和所述第二电容的值，由此，精确的得到双重图形技术对电容的影响。

Description

测试方法
技术领域
本发明涉及集成电路技术领域，特别涉及一种测试方法。
背景技术
现今随着集成电路工艺技术不断从一代升级到下一代，后端金属线的寄生电阻和电容占电路延时的比例急剧上升，到了14nm工艺技术节点，最小金属线宽已经缩小到32nm，由于双重图形(Double Pattern)工艺的引入，同一金属层中不同掩模板的两根金属线相对于集成电路版图中的位置会发生位移，为准确地在集成电路后仿真中提取后端金属线的寄生电容增加了难度。需要准确地描述双重图形工艺带来的工艺参数变化以反映其对寄生电容的影响，需要通过合理的测试设计来得到这些变化的工艺参数以及其对电容的影响。但在现有的设计中，无法准确的得到双重图形工艺对电容带来的影响。
发明内容
本发明的目的在于提供一种测试方法，以精确的得到双重图形技术对电容的影响。
为解决上述技术问题，本发明提供一种测试方法，所述测试方法包括：
通过两张掩膜板在一衬底上形成第一测试结构；
通过一张掩膜板在所述衬底上形成第二测试结构，所述第二测试结构与所述第一测试结构的结构相同；
测量所述第一测试结构的电容，以得到第一电容；
测量所述第二测试结构的电容，以得到第二电容；
比较所述第一电容与所述第二电容的值，以得到双重图形工艺对电容的影响。
可选的，在所述的测试方法中，所述衬底上形成有至少两层金属层，通过两张掩膜板在一衬底上形成第一测试结构包括：通过所述两张掩膜板在每一所述金属层上形成一所述第一测试结构，所述第一测试结构包括分别与所述两张掩膜板对应的第一子测试结构和第二子测试结构，其中，在同一金属层中，所述第一子测试结构与所述第二子测试结构之间形成有第一同层电容，在相邻两层金属层中，两个所述第一测试结构之间形成有第一层间电容，所述第一电容包括所述第一同层电容和所述第一层间电容。
可选的，在所述的测试方法中，所述第一子测试结构包括多个第一测试线，所述第二子测试结构包括多个第二测试线，多个所述第一测试线和多个所述第二测试线交错排布，并且所述第一测试线到一侧的所述第二测试线的距离大于到另一侧的所述第二测试线的距离。
可选的，在所述的测试方法中，测量所述第一测试结构的电容，得到第一电容的方法包括：
对多个所述第一测试线输入第一信号以及对多个所述第二测试线输入第二信号，以得到第一同层电流；
对第一层金属层的所述第一子测试结构和所述第二子测试结构输入所述第一信号，以及对第二层金属层的所述第一子测试结构和所述第二子测试结构输入所述第二信号，以得到第一层间电流；
通过所述第一同层电流得到所述第一同层电容，以及通过所述第一层间电流得到所述第一层间电容；
其中，所述第一信号为交流电压信号，所述第二信号为接地信号。
可选的，在所述的测试方法中，通过公式C1＝Vf/I1得到所述第一同层电容，通过公式C2＝Vf/I2得到所述第一层间电容，其中，C1表示为第一同层电容，C2表示为第一层间电容，I1表示为第一同层电流，I2表示为第一层间电流，V表示为交流电压信号的峰值电压，f表示为交流电压信号的频率。
可选的，在所述的测试方法中，通过一张掩膜板在所述衬底上形成第二测试结构包括：通过所述一张掩膜板在每一所述金属层上形成一所述第二测试结构，所述第二测试结构包括与所述一张掩膜板对应的第三子测试结构和第四子测试结构；其中，在同一金属层中，所述第三子测试结构和所述第四子测试结构之间形成有第二同层电容，在相邻两层金属层中，两个所述第二测试结构之间形成有第二层间电容，所述第二电容包括所述第二同层电容和所述第二层间电容。
可选的，在所述的测试方法中，所述第三子测试结构包括多个第三测试线，所述第四子测试结构包括多个第四测试线，多个所述第三测试线和多个所述第四测试线交错排布，并且所述第三测试线到一侧的所述第四测试线的距离大于到另一侧的所述第四测试线的距离。
可选的，在所述的测试方法中，测量所述第二测试结构的电容，以得到第二电容的方法包括：
对多个所述第三测试线输入所述第一信号以及对多个所述第四测试线输入所述第二信号，以得到第二同层电流；
对所述第一层金属层的所述第三子测试结构和所述第四子测试结构输入所述第一信号，以及对所述第二层金属层的所述第三子测试结构和所述第四子测试结构输入所述第二信号，以得到第二层间电流；
通过所述第二同层电流得到所述第一同层电容，以及通过所述第二层间电流得到所述第二层间电容。
可选的，在所述的测试方法中，得到第二同层电容和所述第二层间电容的方法包括：
通过公式C3＝Vf/I3得到所述第二同层电容，通过公式C4＝Vf/I4得到所述第二层间电容；其中，C3表示为第二同层电容，C4表示为第二层间电容，I3表示为第二同层电流，I4表示为第二层间电流。
可选的，在所述的测试方法中，在得到双重图形工艺对电容的影响后，所述测试方法还包括：分别对所述第一测试结构的所述第二测试结构进行切片工艺，以得到所述双重图形工艺引起的结构变化。
在本发明提供的测试方法中，通过两张掩膜板在一衬底上形成第一测试结构；通过一张掩膜板在所述衬底上形成第二测试结构，所述第二测试结构与所述第一测试结构的结构相同；测量所述第一测试结构的电容，以得到第一电容；测量所述第二测试结构的电容，以得到第二电容；比较所述第一电容与所述第二电容的值，以得到双重图形工艺对电容的影响。由于所述第一测试结构与所述第二测试结构的结构相同，通过比较所述第一电容和所述第二电容，由此能够得到双重图形工艺对电容的影响。进一步的，通过测量所述第一电容和所述第二电容，能够得到较准确的所述第一电容和所述第二电容的值，由此，精确的得到双重图形技术对电容的影响。
附图说明
图1是本发明实施例提供的测试方法的流程示意图；
图2-图3是本发明实施例提供的第一测试结构的俯视图；
图4是本发明实施例提供的第一测试结构的截面示意图；
图5-图6是本发明实施例提供的第二测试结构的俯视图；
图7是本发明实施例提供的第二测试结构的截面示意图；
其中，附图标记说明如下：
100-第一测试结构；110-第一子测试结构；111-第一测试线；120-第二子测试结构；121-第二测试线；200-第二测试结构；210-第三子测试结构；220-第四子测试结构；211-第三测试线；222-第四测试线。
具体实施方式
以下结合附图和具体实施例对本发明提出的测试方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图1，其是本发明实施例提供的测试方法的流程示意图；如图1所示，本发明提供一种测试方法，包括以下步骤：
步骤S1：通过两张掩膜板在一衬底上形成第一测试结构；
步骤S2：通过一张掩膜板在所述衬底上形成第二测试结构，所述第二测试结构与所述第一测试结构的结构相同；
步骤S3：测量所述第一测试结构的电容，以得到第一电容；
步骤S4：测量所述第二测试结构的电容，以得到第二电容；
步骤S5：比较所述第一电容与所述第二电容的值，以得到双重图形工艺对电容的影响。
接着，请具体参考图2，其为本发明实施例提供的第一测试结构的俯视图。在步骤S1中，通过两张掩膜板在一衬底上形成第一测试结构100。其中，所述衬底上形成有至少两层金属层，在本申请实施例中，以所述衬底上形成有两层金属层为例进行说明，即分别为相邻的第一层金属层和第二层金属层；在本申请的其他实施例中，所述衬底上可以形成有更多层金属层，例如三层金属层、四层金属层等。通过两张掩膜板在一衬底上形成第一测试结构100包括：通过所述两张掩膜板在每一所述金属层上形成一所述第一测试结构100，所述第一测试结构100包括分别与所述两张掩膜板对应的第一子测试结构110和第二子测试结构120。
请参考图3和图4，其中，图3为本发明实施例提供的第一测试结构的俯视图，图4为本发明实施例提供的第一测试结构的截面示意图。在同一金属层中，所述第一子测试结构110与所述第二子测试结构120之间形成有第一同层电容，在相邻两层金属层中，两个所述第一测试结构100之间形成有第一层间电容，所述第一电容包括所述第一同层电容和所述第一层间电容。
所述第一子测试结构110包括多个第一测试线111，所述第二子测试结构120包括多个第二测试线121，多个所述第一测试线111和多个所述第二测试线121交错排布，并且所述第一测试线111到一侧的所述第二测试线121的距离S2大于到另一侧的所述第二测试线121的距离S1。优选的，S2≥1.5倍的S2。其目的是，避免所述第一测试线111和所述第二测试线121发生位移时，所增加的所述第一层间电容或者第一同层电容的相互抵消，避免在后续的测量工艺中无法得到所述第一层间电容或者所述第一同层电容的变化。
请参考图5，其为本发明实施例提供的第二测试结构的俯视图。在步骤S2中，通过一张掩膜板在所述衬底上形成第二测试结构200，所述第二测试结构200与所述第一测试结构100的结构相同。在本申请实施例中，所述第二测试结构200与所述第一测试结构100的结构相同指，所述第一测试结构100和所述第二测试结构200的整体形状、各子部件之间的关系基本相同，但是可能存在一些由于使用一张掩膜板和两张掩膜板而导致的一些细微尺寸方面的差异，而这也正是本申请据此得到双重图形工艺对电容的影响的原理。
通过一张掩膜板在所述衬底上形成第二测试结构200包括：所述第二测试结构200包括与所述一张掩膜板对应的第三子测试结构210和第四子测试结构220；其中，在同一金属层中，所述第三子测试结构210和所述第四子测试结构220之间形成有第二同层电容，在相邻两层金属层中，两个所述第二测试结构200之间形成有第二层间电容，所述第二电容包括所述第二同层电容和所述第二层间电容。
请参考图6和图7，其中，图6为本发明实施例提供的第二测试结构的俯视图，图7为本发明实施例提供的第二测试结构的截面示意图。所述第三子测试结构210包括多个第三测试线211，所述第四子测试结构220包括多个第四测试线221，多个所述第三测试线211和多个所述第四测试线221交错排布，并且所述第三测试线211到一侧的所述第四测试线221的距离S4大于到另一侧的所述第四测试线221的距离S3。所述第三测试线211与所述第四测试线221的结构相同，所述第三测试线211与所述第一测试线111和所述第二测试线121结构相同，以便于在后续的测量中能够得到双重图形工艺对电容的影响。所述第一测试线111、所述第二测试线121、所述第三测试线211和所述第四测试线221的材质可以为金属，比如铜等。
在步骤S3中，测量所述第一测试结构100的电容，以得到第一电容；测量所述第一测试结构100的电容的方法包括：对多个所述第一测试线111输入第一信号以及对多个所述第二测试线121输入第二信号，以得到第一同层电流；对第一层金属层的所述第一子测试结构110和所述第二子测试结构120输入第一信号，以及对第二层金属层的所述第一子测试结构110和所述第二子测试结构120输入第二信号，以得到第一层间电流；通过所述第一同层电流得到所述第一同层电容，以及通过所述第一层间电流得到所述第一层间电容。其中，所述第一层金属层与所述第二层金属层相邻，所述第一信号为交流电压信号，所述第二信号为接地信号。
得到所述第一同层电容和所述第一层间电容的方法包括：通过公式得到所述第一同层电容，通过公式C1＝Vf/I1得到所述第一同层电容，通过公式C2＝Vf/I2得到所述第一层间电容，其中，C1表示为第一同层电容，C2表示为第一层间电容，I1表示为第一同层电流，I2表示为第一层间电流，V表示为交流电压信号的峰值电压，f表示为交流电压信号的频率。
在步骤S4中，测量所述第二测试结构200的电容，以得到第二电容；测量所述第二测试结构200的电容的方法包括：对多个所述第三测试线211输入第一信号以及对多个所述第四测试线221输入第二信，以得到第二同层电流；对所述第一层金属层的所述第三子测试结构210和所述第四子测试结构220输入所述第一信号，以及对所述第二层金属层的第三子测试结构210和所述第四子测试结构220输入所述第一信号，以得到所述第二层间电流；通过所述第二同层电流得到所述第二同层电容，以及通过所述第二层间电流得到所述第二层间电容。到所述第二同层电容和所述第二层间电容的方法包括：通过公式C3＝Vf/I3得到所述第二同层电容，通过公式C4＝Vf/I4得到所述第二层间电容；其中，C3表示为第二同层电容，C4表示为第二层间电容，I3表示为所述第二同层电流，I4表示为所述第二层间电流。
在步骤S5中，比较所述第一电容与所述第二电容的值，以得到双重图形工艺对电容的影响。
在本申请的实施例中，在得到所述双重图形工艺对电容的影响后，所述测试方法还包括：分别对所述第一测试结构100的所述第二测试结构200进行切片工艺，以得到所述双重图形工艺引起的结构变化。具体的，对所述第一测试结构100进行切片工艺，以得到同一所述金属层中，所述第一子测试结构110和第二子测试结构120之间的间距。进一步的，所述第一子测试结构110和第二子测试结构120之间的间距包括：所述第一测试线111与所述第二测试线121之间的间距。对所述第二测试结构200进行切片工艺，以得到同一所述金属层中，所述第三子测试结构210和所述第四子测试结构220之间的间距；进一步的，第三子测试结构210和所述第四子测试结构220之间的间距包括：所述第三测试线211与所述第四测试线221之间的间距。对比所述第一测试结构100与所述第二测试结构200的切片测试结果，得到所述双重图形工艺引起的结构变化。进一步的，通过得到所述双重图形工艺引起的结构变化进一步精确的得到双重图形工艺对电容的影响。由于，双重图形工艺引起的结构变化能够影响电容，因此可以通过所述切片工艺得到所述双重图形工艺引起的结构变化，从而进一步精确双重图形工艺对电容的影响。其中，所述切片工艺是采用现有的切片工艺，本申请不再做赘述。
综上所述，在本发明提供的测试方法中，通过两张掩膜板在一衬底上形成第一测试结构；通过一张掩膜板在所述衬底上形成第二测试结构，所述第二测试结构与所述第一测试结构的结构相同；通过测量所述第一测试结构的电容，以得到第一电容；测量所述第二测试结构的电容，以得到第二电容；比较所述第一电容与所述第二电容的值。由此，精确的得到双重图形工艺对电容造成的影响。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (8)

1.一种测试方法，其特征在于，所述测试方法包括：
通过两张掩膜板在一衬底上形成第一测试结构；
通过一张掩膜板在所述衬底上形成第二测试结构，所述第二测试结构与所述第一测试结构的结构相同；
测量所述第一测试结构的电容，以得到第一电容；
测量所述第二测试结构的电容，以得到第二电容；
比较所述第一电容与所述第二电容的值，以得到双重图形工艺对电容的影响，其中，所述衬底上形成有至少两层金属层，通过两张掩膜板在一衬底上形成第一测试结构包括：通过所述两张掩膜板在每一所述金属层上形成一所述第一测试结构，所述第一测试结构包括分别与所述两张掩膜板对应的第一子测试结构和第二子测试结构，其中，在同一金属层中，所述第一子测试结构与所述第二子测试结构之间形成有第一同层电容，在相邻两层金属层中，两个所述第一测试结构之间形成有第一层间电容，所述第一电容包括所述第一同层电容和所述第一层间电容；所述第一子测试结构包括多个第一测试线，所述第二子测试结构包括多个第二测试线，多个所述第一测试线和多个所述第二测试线交错排布，并且所述第一测试线到一侧的所述第二测试线的距离大于等于到另一侧的所述第二测试线的距离的1.5倍。
2.如权利要求1所述的测试方法，其特征在于，测量所述第一测试结构的电容，得到第一电容的方法包括：
对多个所述第一测试线输入第一信号以及对多个所述第二测试线输入第二信号，以得到第一同层电流；
对第一层金属层的所述第一子测试结构和所述第二子测试结构输入所述第一信号，以及对第二层金属层的所述第一子测试结构和所述第二子测试结构输入所述第二信号，以得到第一层间电流；
通过所述第一同层电流得到所述第一同层电容，以及通过所述第一层间电流得到所述第一层间电容；
其中，所述第一信号为交流电压信号，所述第二信号为接地信号。
3.如权利要求2所述的测试方法，其特征在于，得到所述第一同层电容和所述第一层间电容的方法包括：
通过公式C1＝Vf/I1得到所述第一同层电容，通过公式C2＝Vf/I2得到所述第一层间电容，其中，C1表示为第一同层电容，C2表示为第一层间电容，I1表示为第一同层电流，I2表示为第一层间电流，V表示为交流电压信号的峰值电压，f表示为交流电压信号的频率。
4.如权利要求3所述的测试方法，其特征在于，通过一张掩膜板在所述衬底上形成第二测试结构包括：通过所述一张掩膜板在每一所述金属层上形成一所述第二测试结构，所述第二测试结构包括与所述一张掩膜板对应的第三子测试结构和第四子测试结构；其中，在同一金属层中，所述第三子测试结构和所述第四子测试结构之间形成有第二同层电容，在相邻两层金属层中，两个所述第二测试结构之间形成有第二层间电容，所述第二电容包括所述第二同层电容和所述第二层间电容。
5.如权利要求4所述的测试方法，其特征在于，所述第三子测试结构包括多个第三测试线，所述第四子测试结构包括多个第四测试线，多个所述第三测试线和多个所述第四测试线交错排布，并且所述第三测试线到一侧的所述第四测试线的距离大于到另一侧的所述第四测试线的距离。
6.如权利要求5所述的测试方法，其特征在于，测量所述第二测试结构的电容，以得到第二电容的方法包括：
对多个所述第三测试线输入第一信号以及对多个所述第四测试线输入第二信号 ，以得到第二同层电流；
对所述第一层金属层的所述第三子测试结构和所述第四子测试结构输入所述第一信号，对所述第二层金属层的所述第三子测试结构和所述第四子测试结构输入所述第二信号，以得到第二层间电流；
通过所述第二同层电流得到所述第二同层电容，以及通过所述第二层间电流得到所述第二层间电容。
7.如权利要求6所述的测试方法，其特征在于，得到所述第二同层电容和所述第二层间电容的方法包括：
通过公式C3＝Vf/I3得到所述第二同层电容，通过公式C4＝Vf/I4得到所述第二层间电容；其中，C3表示为第二同层电容，C4表示为第二层间电容，I3表示为第二同层电流，I4表示为第二层间电流。
8.如权利要求1所述的测试方法，其特征在于，在得到双重图形工艺对电容的影响后，所述测试方法还包括：分别对所述第一测试结构和所述第二测试结构进行切片工艺，以得到所述双重图形工艺引起的结构变化。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113109647B (zh) * 2021-04-09 2022-04-29 长鑫存储技术有限公司 导电结构电性缺陷分析方法、电性参数分析方法及系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050024077A1 (en) * 2003-07-28 2005-02-03 Winbond Electronics Corporation Method and test structures for measuring interconnect coupling capacitance in an IC chip
CN102243443A (zh) * 2010-05-14 2011-11-16 北京京东方光电科技有限公司 曝光区域之间图形偏移量的检测方法及测试图形
CN107578986A (zh) * 2016-07-04 2018-01-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法和光刻偏移的测量方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4257823B2 (ja) * 2002-05-27 2009-04-22 パナソニック株式会社 半導体装置および容量測定方法
US7935965B1 (en) * 2008-05-16 2011-05-03 Pdf Solutions, Inc. Test structures and methods for electrical characterization of alignment of line patterns defined with double patterning
KR101582223B1 (ko) * 2009-02-05 2016-01-04 삼성전자주식회사 미스얼라인 측정용 구조물 및 이를 이용한 패턴의 미스얼라인 측정방법
KR20110079306A (ko) * 2009-12-31 2011-07-07 주식회사 동부하이텍 Ｔｅｇ 패턴 및 이를 이용한 커패시턴스 추출 방법
KR102224518B1 (ko) * 2013-06-24 2021-03-08 삼성전자주식회사 더블 패터닝 레이아웃 설계 방법
CN104716123B (zh) * 2013-12-17 2018-06-08 中芯国际集成电路制造(上海)有限公司 一种测试方法和测试结构
CN205645764U (zh) * 2016-06-02 2016-10-12 中芯国际集成电路制造（天津）有限公司 多图形光刻的检测结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050024077A1 (en) * 2003-07-28 2005-02-03 Winbond Electronics Corporation Method and test structures for measuring interconnect coupling capacitance in an IC chip
CN102243443A (zh) * 2010-05-14 2011-11-16 北京京东方光电科技有限公司 曝光区域之间图形偏移量的检测方法及测试图形
CN107578986A (zh) * 2016-07-04 2018-01-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法和光刻偏移的测量方法

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