KR102636094B1 - 트리플 패터닝 리소그래피를 위한 집적 회로, 상기 집적 회로의 설계를 위한 컴퓨팅 시스템 및 컴퓨터 구현 방법 - Google Patents
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Abstract
본 개시의 기술적 사상에 따른 집적 회로의 설계를 위한 컴퓨터 구현 방법은, 집적 회로를 정의하는 설계 데이터에 따라 표준 셀들을 배치하고, 배치된 표준 셀들의 상부에, 스페이스 제약 조건들에 따라, TPL 레이어에 포함된 제1 내지 제3 패턴들을 배치하는 컬러리스 라우팅을 수행함으로써 집적 회로에 대한 레이아웃을 생성하며, 및 생성된 레이아웃을 컴퓨터로 독출 가능한 저장 매체에 저장하고, 스페이스 제약 조건들은 제1 내지 제3 패턴들 사이에 컬러 위반이 발생하지 않도록 제1 내지 제3 패턴들 사이의 최소 스페이스들을 정의한다.
Description
본 개시의 기술적 사상은 집적 회로에 관한 것이며, 더욱 상세하게는, 트리플 패터닝 리소그래피(Triple Patterning Lithography, 이하 "TPL")를 위한 집적 회로, 상기 집적 회로의 설계를 위한 컴퓨팅 시스템 및 컴퓨터 구현 방법, 상기 집적 회로에 따른 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 공정 기술의 발전에 따라 집적 회로에 대한 디자인 룰이 복잡해지고, 인접한 패턴들 사이의 간격이 감소되는 것이 요구된다. 일 레이어에 포함되는 복수의 패턴들은 패터닝 레졸루션(patterning resolution)을 고려하여, 단일 마스크가 아닌 복수의 마스크들을 이용하여 형성될 수 있다. 이와 같이, 복수의 마스크들을 이용한 패터닝 기술은 멀티 패터닝 기술이라고 지칭하는데, 특히, 세 장의 마스크들을 이용한 패터닝 기술을 TPL이라고 지칭한다. TPL을 적용하기 위해서는, 복수의 패턴들에 컬러들을 할당하는 컬러 디컴포지션(color decomposition)이 수행된다.
본 개시의 기술적 사상은 TPL이 적용될 레이어에 대한 라우팅 복잡도를 감소시킬 수 있는 집적 회로의 설계를 위한 컴퓨터 구현 방법 및 컴퓨팅 시스템을 제공한다. 또한, 본 개시의 기술적 사상은 TPL이 적용될 레이어를 포함하는 집적 회로, 상기 집적 회로에 따른 반도체 장치, 및 상기 반도체 장치의 제조 방법을 제공한다.
본 개시의 기술적 사상에 따른 집적 회로의 설계를 위한 컴퓨터 구현 방법은, 상기 집적 회로를 정의하는 설계 데이터에 따라 표준 셀들을 배치하는 단계, 배치된 상기 표준 셀들의 상부에, 스페이스 제약 조건들에 따라, TPL 레이어에 포함된 제1 내지 제3 패턴들을 배치하는 컬러리스 라우팅을 수행함으로써 상기 집적 회로에 대한 레이아웃을 생성하는 단계, 및 생성된 상기 레이아웃을 컴퓨터로 독출 가능한 저장 매체에 저장하는 단계를 포함하고, 상기 스페이스 제약 조건들은 상기 제1 내지 제3 패턴들 사이에 컬러 위반이 발생하지 않도록 상기 제1 내지 제3 패턴들 사이의 최소 스페이스들을 정의한다.
또한, 본 개시의 다른 기술적 사상에 따른 집적 회로의 설계를 위한 컴퓨팅 시스템은, 상기 집적 회로의 설계를 위한 프로시저들을 저장하는 메모리, 및 상기 메모리에 액세스 가능하고, 상기 프로시저들을 실행하는 프로세서를 포함하고, 상기 프로시저들은, 상기 집적 회로를 정의하는 설계 데이터에 따라 표준 셀들을 배치하는 배치기, 및 배치된 상기 표준 셀들의 상부에, 스페이스 제약 조건들에 따라, TPL 레이어에 포함된 제1 내지 제3 패턴들을 배치하는 컬러리스 라우팅을 수행하는 라우터를 포함하고, 상기 스페이스 제약 조건들은 상기 제1 내지 제3 패턴들 사이에 컬러 위반이 발생하지 않도록 상기 제1 내지 제3 패턴들 사이의 최소 스페이스들을 정의한다.
또한, 본 개시의 다른 기술적 사상에 따른 적어도 부분적으로 프로세서에 의해 수행되는, 반도체 장치의 제조 방법은 집적 회로를 정의하는 설계 데이터에 따라 표준 셀들을 배치하는 단계, 배치된 상기 표준 셀들의 상부에, 스페이스 제약 조건들에 따라, TPL 레이어에 포함된 제1 내지 제3 패턴들을 배치하는 컬러리스 라우팅을 수행함으로써 상기 집적 회로에 대한 레이아웃을 생성하는 단계, 및 TPL를 이용하여 상기 레이아웃에 따라 상기 반도체 장치를 제조하는 단계를 포함하고, 상기 스페이스 제약 조건들은 상기 제1 내지 제3 패턴들 사이에 컬러 위반이 발생하지 않도록 상기 제1 내지 제3 패턴들 사이의 최소 스페이스들을 정의한다.
또한, 본 개시의 다른 기술적 사상에 따른 집적 회로는, 제1 내지 제3 컬러들이 각각 할당되는 제1 내지 제3 패턴들을 포함하는 레이어를 포함하고, 상기 제1 및 제2 패턴들은, 제1 방향으로 연장되고, 상기 제1 방향에 수직인 제2 방향으로 서로 인접하며, 상기 제1 및 제2 패턴들 사이의 스페이스는, 서로 다른 컬러들로 할당되는 패턴들 사이의 최소 사이드-투-사이드 스페이스 이상이다.
또한, 본 개시의 다른 기술적 사상에 따른 반도체 장치는, 기판, 및 제1, 제2 및 제3 마스크들을 이용하여 상기 기판 상에 형성된 복수의 패턴들을 포함하는 레이어를 포함하고, 상기 복수의 패턴들은 상기 제1 마스크를 이용하여, 제1 방향으로 연장되도록 형성된 제1 패턴, 및 상기 제2 마스크를 이용하여, 상기 제1 방향으로 연장되고 상기 제1 방향에 수직인 제2 방향으로 상기 제1 패턴과 인접하도록 형성된 제2 패턴을 포함하고, 상기 제1 및 제2 패턴들 사이의 스페이스는, 서로 다른 컬러들이 할당되는 패턴들 사이의 최소 사이드-투-사이드 스페이스 이상이다.
또한, 본 개시의 다른 기술적 사상에 따른 저장 매체는, 집적 회로의 설계 방법을 컴퓨터에서 실행하기 위한 프로그램을 기록한 컴퓨터로 독출 가능한 저장 매체로서, 상기 설계 방법은, 상기 집적 회로를 정의하는 설계 데이터에 따라 표준 셀들을 배치하는 단계, 배치된 상기 표준 셀들의 상부에, 스페이스 제약 조건들에 따라, TPL 레이어에 포함된 제1 내지 제3 패턴들을 배치하는 컬러리스 라우팅을 수행함으로써 상기 집적 회로에 대한 레이아웃을 생성하는 단계, 및 생성된 상기 레이아웃을 컴퓨터로 독출 가능한 저장 매체에 저장하는 단계를 포함하고, 상기 스페이스 제약 조건들은 상기 제1 내지 제3 패턴들 사이에 컬러 위반이 발생하지 않도록 상기 제1 내지 제3 패턴들 사이의 최소 스페이스들을 정의한다.
본 개시의 기술적 사상에 따르면, 테크놀로지 파일에 포함된 스페이스 제약 조건들에 따라 TPL 레이어에 포함된 패턴들 사이의 최소 스페이스를 제약하는 컬러리스 라우팅을 수행함으로써, 라우팅 복잡도를 감소시킬 수 있고, 컬러 위반의 발생을 방지할 수 있다. 또한, 본 개시의 기술적 사상에 따르면, 테크놀로지 파일에 스페이스 제약 조건들을 포함되도록 테크놀로지 파일을 수정함으로써 기존의 P&R(Placement and Routing) 툴을 이용하여 컬러리스 라우팅을 수행할 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다.
도 2a 내지 도 2d는 본 개시의 일 실시예에 따른 TPL를 설명하기 위한 도면들이다.
도 3은 본 개시의 일 실시예에 따른 집적 회로를 설계하기 위한 컴퓨팅 시스템을 나타내는 블록도이다.
도 4는 도 3의 메모리에 저장된 프로시저들의 일 예를 나타낸다.
도 5는 본 개시의 일 실시예에 따른 집적 회로를 설계하기 위한 컴퓨팅 시스템을 나타내는 블록도이다.
도 6은 본 개시의 일 실시예에 따른 집적 회로의 설계 방법을 나타내는 흐름도이다.
도 7a 내지 도 7e는 본 개시의 일 실시예에 따른, 서로 다른 컬러들로 할당되는 패턴들에 대한 스페이스 제약 조건들을 나타낸다.
도 8a 내지 도 8e는 본 개시의 일 실시예에 따른, 동일 컬러로 할당되는 패턴들에 대한 스페이스 제약 조건들을 나타낸다.
도 9는 본 개시의 일 실시예에 따른 집적 회로의 설계 방법을 나타내는 흐름도이다.
도 10은 본 개시의 일 실시예에 따라, 양방향 레이어에 포함된 패턴들에 대한 스페이스 제약 조건들을 나타낸다.
도 11a 내지 도 11c는 본 개시의 일 실시예에 따라, 양방향 레이어에 포함된 패턴들에 대한 컬러 위반 체크 결과들을 나타낸다.
도 12는 본 개시의 일 실시예에 따라, 단방향 레이어에 포함된 패턴들에 대한 스페이스 제약 조건들을 나타낸다.
도 13a 내지 도 13c는 본 개시의 일 실시예에 따라, 단방향 레이어에 포함된 패턴들에 대한 컬러 위반 체크 결과들을 나타낸다.
도 14는 본 개시의 일 실시예에 따른 TPL 레이어에 대한 컬러 디컴포지션에 의해 생성된 레이아웃의 일 예를 나타낸다.
도 15는 본 개시의 일 실시예에 따른 집적 회로를 나타내는 레이아웃이다.
도 16은 도 15의 XVI-XVI' 선에 따른 단면도이다.
도 17은 본 개시의 일 실시예에 따른 컴퓨터로 독출 가능한 저장 매체를 나타낸다.
도 2a 내지 도 2d는 본 개시의 일 실시예에 따른 TPL를 설명하기 위한 도면들이다.
도 3은 본 개시의 일 실시예에 따른 집적 회로를 설계하기 위한 컴퓨팅 시스템을 나타내는 블록도이다.
도 4는 도 3의 메모리에 저장된 프로시저들의 일 예를 나타낸다.
도 5는 본 개시의 일 실시예에 따른 집적 회로를 설계하기 위한 컴퓨팅 시스템을 나타내는 블록도이다.
도 6은 본 개시의 일 실시예에 따른 집적 회로의 설계 방법을 나타내는 흐름도이다.
도 7a 내지 도 7e는 본 개시의 일 실시예에 따른, 서로 다른 컬러들로 할당되는 패턴들에 대한 스페이스 제약 조건들을 나타낸다.
도 8a 내지 도 8e는 본 개시의 일 실시예에 따른, 동일 컬러로 할당되는 패턴들에 대한 스페이스 제약 조건들을 나타낸다.
도 9는 본 개시의 일 실시예에 따른 집적 회로의 설계 방법을 나타내는 흐름도이다.
도 10은 본 개시의 일 실시예에 따라, 양방향 레이어에 포함된 패턴들에 대한 스페이스 제약 조건들을 나타낸다.
도 11a 내지 도 11c는 본 개시의 일 실시예에 따라, 양방향 레이어에 포함된 패턴들에 대한 컬러 위반 체크 결과들을 나타낸다.
도 12는 본 개시의 일 실시예에 따라, 단방향 레이어에 포함된 패턴들에 대한 스페이스 제약 조건들을 나타낸다.
도 13a 내지 도 13c는 본 개시의 일 실시예에 따라, 단방향 레이어에 포함된 패턴들에 대한 컬러 위반 체크 결과들을 나타낸다.
도 14는 본 개시의 일 실시예에 따른 TPL 레이어에 대한 컬러 디컴포지션에 의해 생성된 레이아웃의 일 예를 나타낸다.
도 15는 본 개시의 일 실시예에 따른 집적 회로를 나타내는 레이아웃이다.
도 16은 도 15의 XVI-XVI' 선에 따른 단면도이다.
도 17은 본 개시의 일 실시예에 따른 컴퓨터로 독출 가능한 저장 매체를 나타낸다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다. 도 2a 내지 도 2d는 본 개시의 일 실시예에 따른 TPL를 설명하기 위한 도면들이다. 예를 들어, 도 2a 내지 도 2d는 도 1의 단계 S120, S140, S160 및 S180의 결과들에 각각 대응할 수 있다. 이하에서는, 도 1 내지 도 2d를 함께 참조하여 본 실시예에 따른 TPL을 이용한 반도체 장치의 제조 방법을 설명하기로 한다.
단계 S100에서, 집적 회로를 정의하는 설계 데이터(이하 '설계 데이터'라고 지칭함)에 따라 표준 셀들을 배치한다. 각 표준 셀은 액티브 영역들 및 게이트 라인들을 포함할 수 있고, 액티브 영역들 및 게이트 라인들 상의 컨택들 및 비아들을 더 포함할 수 있다. 또한, 각 표준 셀은 컨택들 상의 메탈 패턴들을 포함하는 제1 배선 레이어를 더 포함할 수도 있다.
단계 S120에서, 배치된 표준 셀들에 대해 컬러리스 라우팅(colorless routing)을 수행함으로써 집적 회로에 대한 레이아웃(100)을 생성한다. 컬러리스 라우팅은 라우팅 단계에서 컬러 디컴포지션을 수행하지 않고 레이아웃을 생성하는 동작을 지칭할 수 있다. 일 실시예에 따르면, 배치된 표준 셀들의 상부에, 스페이스 제약 조건들(constraints)에 따라, TPL 레이어에 포함된 제1 내지 제3 패턴들(101 내지 103)을 배치할 수 있다. 여기서, 스페이스 제약 조건들은 제1 내지 제3 패턴들(101 내지 103) 사이에 컬러 위반이 발생하지 않도록 제1 내지 제3 패턴들(101 내지 103) 사이의 최소 스페이스들을 정의할 수 있다. 일 실시예에서, TPL 레이어는 제1 배선 레이어의 상부에 배치되는 제2 배선 레이어일 수 있다. 본 실시예에 따르면, 테크놀로지 파일에 스페이스 제약 조건들이 포함되도록 테크놀로지 파일을 수정함으로써 기존의 P&R 툴을 이용하여 컬러리스 라우팅을 수행할 수 있다.
도 2a에서, 제1 내지 제3 패턴들(101 내지 103)은 제1 방향(예를 들어, X 방향)으로 연장될 수 있다. 본 실시예에 따르면, 제1 및 제2 패턴들(101, 102) 사이의 제1 스페이스(SP1), 및 제1 및 제3 패턴들(101, 103) 사이의 제2 스페이스(SP2)가, 스페이스 제약 조건들을 만족하도록 제1 내지 제3 패턴들(101 내지 103)을 배치할 수 있다. 예를 들어, 제1 스페이스(SP1)는 제2 스페이스(SP2)보다 작을 수 있으나, 본 발명은 이에 한정되지 않는다.
단계 S140에서, 생성된 레이아웃에서 TPL 레이어에 포함된 제1 내지 제3 패턴들(101 내지 103)에 제1 내지 제3 컬러들을 할당하는 컬러 디컴포지션을 수행한다. 도 2b의 레이아웃(100a)에서, 제1 내지 제3 패턴들(101 내지 103)에 제1 내지 제3 컬러들이 각각 할당될 수 있다. 예를 들어, 컬러 디컴포지션은 데이터 준비(preparation) 단계에서 수행될 수 있다. 다른 예를 들어, 컬러 디컴포지션은 DRC(Design Rule Check) 단계에서 수행될 수도 있다.
"라우팅"은 집적 회로에 대한 디자인 룰들에 따라, 배치된 표준 셀들을 적절히 연결시키기 위해 요구되는 배선 레이어들 및 비아들을 배치하는 동작이다. 각 배선 레이어는 복수의 패턴들을 포함할 수 있고, 서로 다른 레벨의 배선 레이어들에 형성된 패턴들은 전도성 물질로 구성된 비아를 통해서 서로 전기적으로 연결될 수 있다. 이때, 배선 레이어는 전도성 물질로서 금속을 포함할 수 있고, 이에 따라, 메탈 레이어로 지칭될 수 있으나, 본 발명은 이에 한정되지 않는다. TPL 기술을 적용하기 위해서는 컬러 디컴포지션이 필수적인데, 예를 들어, 컬러 인지(color-aware) 라우팅 알고리즘을 이용하여 라우팅과 컬러 디컴포지션을 함께 수행할 경우, 알고리즘의 복잡도가 매우 높은 문제점이 있다.
본 실시예에 따르면, 라우팅 단계에서는 TPL에 따른 세 개의 컬러들을 고려하지 않고, TPL 레이어의 패턴들 사이의 최소 스페이스를 제약하는 컬러리스 라우팅을 수행할 수 있으므로, 라우팅 알고리즘의 복잡도를 줄일 수 있다. 또한, 본 실시예에 따르면, TPL 레이어의 패턴들은 컬러 위반이 발생하지 않기 위한 스페이스 제약 조건들을 만족하도록 배치되므로, 컬러리스 라우팅 이후의 컬러 위반 체크 단계에서, 컬러 위반이 발생할 가능성을 크게 줄일 수 있다.
단계 S160에서, 컬러 디컴포지션이 완료된 레이아웃을 기초로, 제1 내지 제3 마스크들(MK1 내지 MK3)을 생성한다. 도 2c에서, 제1 마스크(MK1)는 제1 컬러가 할당된 제1 패턴(101)을 포함하고, 제2 마스크(MK2)는 제2 컬러가 할당된 제2 패턴(102)을 포함하고, 제3 마스크(MK3)은 제3 컬러가 할당된 제3 패턴(103)을 포함할 수 있다.
단계 S180에서, 생성된 제1 내지 제3 마스크들(MK1 내지 MK3)을 이용하여 집적 회로가 구현된 반도체 장치(100b)를 제조한다. 구체적으로, 제1 내지 제3 마스크들(MK1 내지 MK3)을 이용하여 웨이퍼 등과 같은 반도체 기판 상에 다양한 반도체 공정을 진행하여 집적 회로가 구현된 반도체 장치(100b)를 형성한다. 예를 들어, 마스크를 이용하는 공정은 리소그라피 공정을 통한 패터닝 공정을 의미할 수 있다. 이러한 패터닝 공정을 통해 반도체 기판이나 물질층 상에 원하는 패턴을 형성할 수 있다. 한편, 반도체 공정은 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 포함할 수 있다. 또한, 반도체 공정은 반도체 소자를 PCB 상에 실장하고 밀봉재로 밀봉하는 패키징 공정을 포함할 수도 있고, 반도체 소자나 패키지에 대해 테스트를 하는 테스트 공정을 포함할 수도 있다.
도 3은 본 개시의 일 실시예에 따른 집적 회로를 설계하기 위한 컴퓨팅 시스템(10)을 나타내는 블록도이다.
도 3을 참조하면, 집적 회로의 설계를 위한 컴퓨팅 시스템(이하 '집적 회로 설계 시스템'이라고 지칭함)(10)은 프로세서(11), 메모리(13), 입출력 장치(15), 저장 장치(17) 및 버스(19)를 포함할 수 있다. 예를 들어, 집적 회로 설계 시스템(10)은 도 1의 단계 S100, S120 및 S140을 수행할 수 있다. 본 실시예에서, 집적 회로 설계 시스템(10)은 일체화된 디바이스로 구현될 수 있고, 이에 따라, 집적 회로 설계 장치라고 지칭할 수도 있다. 집적 회로 설계 시스템(10)은 반도체 장치의 집적 회로를 설계하기 위한 전용 장치로 제공될 수도 있지만, 다양한 시뮬레이션 툴이나 설계 툴들을 구동하기 위한 컴퓨터일 수도 있다.
프로세서(11)는 집적 회로를 설계하기 위한 다양한 동작들 중 적어도 하나를 수행하는 명령어들을 실행하도록 구성될 수 있다. 프로세서(11)는 버스(19)를 통해 메모리(13), 입출력 장치(15) 및 저장 장치(17)와 통신할 수 있다. 프로세서(11)는 메모리(13)에 로딩된 P&R 모듈(13a)을 구동함으로써, 집적 회로의 설계 동작을 실행할 수 있고, 메모리(13)에 로딩된 컬러 디컴포지션 모듈(13b)을 구동함으로써, TPL 레이어에 포함된 패턴들에 대해 컬러 디컴포지션 동작을 실행할 수 있다.
메모리(13)는 집적 회로의 설계를 위한 배치 및 배선 동작, 그리고, 컬러 디컴포지션 동작을 수행하기 위한 명령어들을 포함하는 프로그램을 저장할 수 있다. 일 실시예에서, 메모리(13)는 P&R 모듈(13a) 및 컬러 디컴포지션 모듈(13b)을 저장할 수 있고, P&R 모듈(13a) 및 컬러 디컴포지션 모듈(13b)은 저장 장치(17)로부터 메모리(13)로 로딩될 수 있다. P&R 모듈(13a)은 예를 들어, 도 1의 단계 S100에 따른 배치 동작 및 단계 S120에 따른 컬러리스 라우팅 동작을 수행하기 위한 명령어들을 포함하는 프로그램일 수 있다. 컬러 디컴포지션 모듈(13b)은 예를 들어, 도 1의 단계 S140에 따른 컬러 디컴포지션 동작을 수행하기 위한 명령어들을 포함하는 프로그램일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 메모리(13)는 타이밍 분석 모듈, 시뮬레이션 모듈 등과 같은 다양한 모듈들을 더 저장할 수 있다. 메모리(13)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic RAM)과 같은 휘발성 메모리이거나, PRAM(Phase-change RAM), MRAM(Magnetic RAM), ReRAM(Resistive RAM), FRAM(Ferroelectrics RAM), 플래시 메모리 등의 비휘발성 메모리일 수 있다.
입출력 장치(15)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어할 수 있다. 예를 들어, 입출력 장치(15)는 키보드, 마우스, 터치패드 등과 같은 입력 장치를 구비하여, 집적 회로 설계 데이터를 입력 받을 수 있다. 예를 들어, 입출력 장치(15)는 디스플레이, 스피커 등과 같은 출력 장치를 구비하여, 배치 결과, 배선 결과 또는 컬러 디컴포지션 결과 등을 표시할 수 있다. 저장 장치(17)는 P&R 모듈(13a) 및 컬러 디컴포지션 모듈(13b)과 관련된 각종 데이터를 저장할 수 있다. 저장 장치(17)는 메모리 카드(MMC, eMMC, SD, MicroSD 등), SSD(solid state drive), HDD(hard disk drive) 등을 포함할 수 있다.
도 4는 도 3의 메모리(13)에 저장된 프로시저들의 일 예를 나타낸다.
도 4를 참조하면, 메모리(13)에 저장된 프로그램은 복수의 프로시저들(procedures)(PRC)을 포함할 수 있고, 여기서, 프로시저는 특정 태스크를 수행하기 위한 일련의 명령어들을 지칭할 수 있다. 프로시저는 함수(function), 루틴(routine), 서브루틴(subroutine), 서브프로그램(subprogram) 등으로도 지칭될 수 있다. 본 실시예에 따르면, 프로시저들(PRC)은 배치기(PLC), 라우터(RT) 및 컬러 디컴포저(CD)를 포함할 수 있다. 본 명세서에서, 도 3의 프로세서(11)가 프로시저(PLC, RT 또는 CD)를 실행함으로써 동작을 수행하는 것은, 프로시저(PLC, RT 또는 CD)가 그러한 동작을 수행하는 것으로도 표현될 수 있다.
저장 장치(17)는 셀 라이브러리(17a), 테크놀로지 파일(17b), TP(Triple Patterning) 룰(17c) 및 레이아웃 DB(17d)를 저장할 수 있다. 셀 라이브러리(17a)는 집적 회로의 레이아웃을 생성하기 위해 필요한 표준 셀에 대한 정보를 저장할 수 있고, 표준 셀 라이브러리로 지칭할 수 있다. TP 룰(17c)는 TPL 레이어에 대한 패터닝 룰을 저장할 수 있다. 레이아웃 DB(17d)은 프로시저들(PRC)에서 생성된 레이아웃에 대한 정보, 구체적으로, 레이아웃에 대한 물리적 정보를 저장할 수 있다.
테크놀로지 파일(17b)은 집적 회로의 제조 공정에서 사용되는 룰들(rules) 및 물질들(materials)을 저장할 수 있고, 예를 들어, 레이어 정의, 디바이스 정의, 디자인 룰들 등을 저장할 수 있다. 본 실시예에서, 테크놀로지 파일은 TPL 레이어의 패턴들에 대한 스페이스 제약 조건들을 포함할 수 있다. 테크놀러지 파일에 포함된 스페이스 제약 조건들에 대해서는 도 7a 내지 도 8e, 도 10 및 도 12를 참조하여 후술하기로 한다.
배치기(PLC)는 집적 회로 설계 데이터(D10)를 기초로 표준 셀들을 배치할 수 있고, 구체적으로, 배치기(PLC)는 셀 라이브러리(17a)에 액세스하여 배치 동작을 수행할 수 있다. 라우터(RT)는 배치기(PLC)에 의해 배치된 표준 셀들에 대해 컬러리스 라우팅을 수행하여 레이아웃을 생성할 수 있고, 구체적으로, 라우터(RT)는 테크놀로지 파일(17b)에 포함된 스페이스 제약 조건들을 기초로 컬러리스 라우팅을 수행할 수 있다. 컬러 디컴포져(CD)는 생성된 레이아웃에서 TPL 레이어에 포함된 패턴들에, 제1 내지 제3 마스크들에 각각 대응하는 제1 내지 제3 컬러들을 할당할 수 있고, 구체적으로, TP 룰(17c)을 기초로 컬러 디컴포지션을 수행할 수 있다.
도 5는 본 개시의 일 실시예에 따른 집적 회로를 설계하기 위한 컴퓨팅 시스템(20)을 나타내는 블록도이다.
도 5를 참조하면, 집적 회로를 설계하기 위한 컴퓨팅 시스템(20)은 사용자 장치(21), 집적 회로 설계 플랫폼(22) 및 저장 장치(23)를 포함할 수 있다. 집적 회로 설계 시스템(20)은 도 1의 단계 S100, S120 및 S140을 수행할 수 있다. 본 실시예에서, 사용자 장치(21), 집적 회로 설계 플랫폼(22) 및 저장 장치(23) 중 적어도 하나는 별개의 디바이스일 수 있고, 사용자 장치(21), 집적 회로 설계 플랫폼(22) 및 저장 장치(23)는 유무선 통신 또는 네트워크를 통해 연결될 수 있다. 일 실시예에서, 사용자 장치(21), 집적 회로 설계 플랫폼(22) 및 저장 장치(23) 중 적어도 하나는 서로 이격되어 위치할 수 있다.
사용자 장치(21)는 프로세서(21a) 및 사용자 인터페이스(User Interface, UI)(21b)를 포함할 수 있다. 사용자 인터페이스(21b)를 통해 입력되는 사용자 입력에 따라, 프로세서(21a)는 집적 회로 설계 플랫폼(22)을 구동할 수 있다. 집적 회로 설계 플랫폼(22)은 집적 회로의 설계를 위한 명령어들인, P&R 모듈(22a) 및 컬러 디컴포지션 모듈(22b)을 포함할 수 있다. P&R 모듈(22a) 및 컬러 디컴포지션 모듈(22b)은 도 3의 P&R 모듈(13a) 및 컬러 디컴포지션 모듈(13b)과 실질적으로 유사하게 구현될 수 있다. 저장 장치(23)는 셀 라이브러리(23a), 테크놀로지 파일(23b), QP 룰(23c) 및 레이아웃 DB(23d)를 포함할 수 있다.
도 6은 본 개시의 일 실시예에 따른 집적 회로의 설계 방법을 나타내는 흐름도이다.
도 6을 참조하면, 본 실시예에 따른 집적 회로의 설계 방법은 집적 회로를 설계하기 위한 툴을 이용하여 수행될 수 있다. 이때, 집적 회로를 설계하기 위한 툴은 프로세서에 의해 수행되는 복수의 명령어들을 포함하는 프로그램일 수 있다. 이에 따라, 집적 회로의 설계 방법은 집적 회로의 설계를 위한 컴퓨터 구현(computer implemented) 방법이라고 지칭할 수 있다. 예를 들어, 본 실시예에 따른 방법은 도 3 또는 도 5의 집적 회로 설계 시스템(10 또는 20)에서 수행될 수 있고, 이하에서는, 도 3 및 도 6을 함께 참조하여 본 실시예에 대해 설명하기로 한다.
단계 S200에서, 집적 회로를 정의하는 설계 데이터(D10)에 따라 표준 셀들을 배치한다. 예를 들어, 단계 S200은 P&R 모듈(13a)에 대응하는 P&R 툴을 이용하여 프로세서(11)에 의해 수행될 수 있다. 구체적으로, 먼저 설계 데이터(D10)를 수신하고, 이어서 셀 라이브러리(17a)를 저장하는 저장 매체(17)를 액세스하여 셀 라이브러리(17a)에 저장된 복수의 표준 셀들 중 설계 데이터에 따라 선택된 표준 셀들을 배치한다. 여기서, 설계 데이터는 집적 회로의 동작(behavior)에 대한 추상적 형태, 예컨대 RTL(Register Transfer Level)에서 정의된 데이터로부터, 표준 셀 라이브러리를 이용하여 합성(synthesis)에 의해서 생성된 데이터(예를 들어, 네트리스트(netlist))일 수 있다.
단계 S220에서, 테크놀로지 파일(D20)에 포함된 스페이스 제약 조건들에 따라 TPL 레이어에 포함된 패턴들을 배치하는 컬러리스 라우팅을 수행한다. 예를 들어, 단계 S220은 P&R 모듈(13a)에 대응하는 P&R 툴을 이용하여 프로세서(11)에 의해 수행될 수 있다. 구체적으로, 테크놀로지 파일(D20)을 저장하는 저장 매체(17)를 액세스하여 테크놀로지 파일(D20)에 저장된 스페이스 제약 조건들에 따라 TPL 레이어에 포함된 패턴들을 배치한다.
단계 S240에서, 레이아웃을 컴퓨터로 독출 가능한 저장 매체에 저장한다. 여기서, 저장 매체는 컴퓨터에 명령어들 및/또는 데이터를 제공하는데 사용되는 동안 컴퓨터에 의해 독출 가능한 임의의 저장 매체를 포함할 수 있다. 예를 들면, 저장 매체는 디스크, 테이프, CD-ROM, DVD-ROM, CD-R, CD-RW, DVD-R, DVD-RW 등과 같은 자기 또는 광학 매체, RAM, ROM, 플래시 메모리 등과 같은 휘발성 또는 비휘발성 메모리, USB 인터페이스를 통해서 엑세스 가능한 비휘발성 메모리, 그리고 MEMS(microelectromechanical systems) 등을 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
단계 S250 이후, 집적 회로를 정의하는 출력 데이터, 즉, 레이아웃 데이터를 반도체 공정 모듈에 제공할 수 있다. 여기서, 출력 데이터는 표준 셀들의 모든 레이아웃 정보, 즉, 모든 레이어들에서 패턴 정보를 포함하는 형식, 예를 들어, GDS(Graphic Design System)II 형식을 가질 수 있다. 또는, 출력 데이터는 표준 셀의 핀과 같이 표준 셀의 외부 정보를 포함하는 형식, 예컨대 LEF 형식 또는 Milkyway 형식을 가질 수도 있다.
도 7a 내지 도 7e는 본 개시의 일 실시예에 따른, 서로 다른 컬러들로 할당된 패턴들에 대한 스페이스 제약 조건들을 나타낸다.
도 7a에 예시된 테이블(200)은 제1 내지 제4 상이 컬러 스페이스들(different color spaces)(DS1 내지 DS4)의 정의를 나타내고, 테크놀로지 파일(예를 들어, 도 3의 17b)에 포함될 수 있다. 도 7b는 제1 상이 컬러 스페이스(DS1)를 나타내고, 도 7c는 제2 상이 컬러 스페이스(DS2)를 나타내며, 도 7d는 제3 상이 컬러 스페이스(DS3)를 나타내고, 도 7d는 제4 상이 컬러 스페이스(DS4)를 나타낸다.본 실시예에서, 제1 패턴(PT1)은 제1 컬러(C1)가 할당된 패턴이고, 제2 패턴(PT2)은 제2 컬러(C2)가 할당된 패턴일 수 있다. 본 명세서에서, "사이드(side)"는 각 패턴의 장 방향 에지들을 지칭하고, "팁(tip)"은 각 패턴의 단 방향 에지들을 지칭하기로 한다.
도 7b를 참조하면, 제1 및 제2 패턴들(PT1, PT2)은 제1 방향(예를 들어, X 방향)으로 연장되고, 제1 방향에 수직인 제2 방향(예를 들어, Y 방향)으로 서로 인접할 수 있다. 예를 들어, 제1 및 제2 패턴들(PT1, PT2)은 서로 인접한 두 트랙들 상에 각각 배치될 수 있다. 제1 상이 컬러 스페이스(DS1)은 제1 및 제2 패턴들(PT1, PT2)의 최소 사이드-투-사이드(side-to-side, 이하 "S2S") 스페이스로 정의될 수 있다.
도 7c를 참조하면, 제1 및 제2 패턴들(PT1, PT2)은 제1 방향으로 연장되고, 제1 방향으로 서로 인접할 수 있다. 예를 들어, 제1 및 제2 패턴들(PT1, PT2)은 동일 트랙 상에 각각 배치될 수 있다. 제2 상이 컬러 스페이스(DS2)는 제1 및 제2 패턴들(PT1, PT2)의 최소 팁-투-팁(tip-to-tip, 이하 "T2T") 스페이스로 정의될 수 있다. 일 실시예에서, 제2 상이 컬러 스페이스(DS2)는 제1 상이 컬러 스페이스(DS1)보다 클 수 있으나, 본 발명은 이에 한정되지 않는다. 일부 실시예들에서, 제1 및 제2 상이 컬러 스페이스들(DS1, DS2)은 서로 동일할 수도 있다. 또한, 일부 실시예들에서, 제2 상이 컬러 스페이스(DS2)는 제1 상이 컬러 스페이스(DS1)보다 작을 수도 있다.
도 7d를 참조하면, 제1 패턴(PT1)은 제1 방향으로 연장되고, 제2 패턴(PT2)은 제2 방향으로 연장될 수 있다. 예를 들어, 제1 패턴(PT1)은 일 트랙에 배치될 수 있고, 제2 패턴(PT2)은 여러 트랙들을 가로질러 배치될 수 있다. 제3 상이 컬러 스페이스(DS3)는 제1 및 제2 패턴들(PT1, PT2)의 최소 팁-투-사이드(tip-to-side, 이하 "T2S")로 정의될 수 있다. 일 실시예에서, 제2 및 제3 상이 컬러 스페이스들(DS2, DS3)은 서로 다를 수 있으나, 본 발명은 이에 한정되지 않는다. 일부 실시예들에서, 제2 및 제3 상이 컬러 스페이스들(DS2, DS3)은 서로 동일할 수도 있다.
도 7e를 참조하면, 제1 및 제2 패턴들(PT1, PT2)은 제1 방향으로 연장되고, 제2 방향으로 서로 인접하지 않을 수 있다. 예를 들어, 제1 및 제2 패턴들(PT1, PT2)은 서로 다른 트랙들에 각각 배치될 수 있다. 제1 상이 컬러 스페이스(DS1)는 제1 및 제2 패턴들(PT1, PT2)의 최소 코너-투-코너(corner-to-corner, 이하 "C2C") 스페이스로 정의될 수 있다.
도 8a 내지 도 8e는 본 개시의 일 실시예에 따른, 동일 컬러로 할당된 패턴들에 대한 스페이스 제약 조건들을 나타낸다.
도 8a에 예시된 테이블(300)은 제1 내지 제4 동일 컬러 스페이스들(ss color spaces)(SS1 내지 SS4)의 정의를 나타내고, 테크놀로지 파일(예를 들어, 도 3의 17b)에 포함될 수 있다. 도 8b는 제1 동일 컬러 스페이스(SS1)를 나타내고, 도 8c는 제2 동일 컬러 스페이스(SS2)를 나타내며, 도 8d는 제3 동일 컬러 스페이스(SS3)를 나타내고, 도 8e는 제4 동일 컬러 스페이스(SS4)를 나타낸다. 본 실시예에서, 제1 및 제2 패턴들(PT1, PT2)은 제1 컬러(C1)가 할당된 패턴들일 수 있다.
도 8b를 참조하면, 제1 및 제2 패턴들(PT1, PT2)은 제1 방향(예를 들어, X 방향)으로 연장되고, 제2 방향(예를 들어, Y 방향)으로 서로 인접할 수 있다. 예를 들어, 제1 및 제2 패턴들(PT1, PT2)은 서로 인접한 두 트랙들 상에 각각 배치될 수 있다. 제1 동일 컬러 스페이스(SS1)은 제1 및 제2 패턴들(PT1, PT2)의 최소 S2S 스페이스로 정의될 수 있다.
도 8c를 참조하면, 제1 및 제2 패턴들(PT1, PT2)은 제1 방향으로 연장되고, 제1 방향으로 서로 인접할 수 있다. 예를 들어, 제1 및 제2 패턴들(PT1, PT2)은 동일 트랙 상에 각각 배치될 수 있다. 제2 동일 컬러 스페이스(SS2)는 제1 및 제2 패턴들(PT1, PT2)의 최소 T2T 스페이스로 정의될 수 있다. 일 실시예에서, 제2 동일 컬러 스페이스(SS2)는 제1 동일 컬러 스페이스(SS1)보다 클 수 있으나, 본 발명은 이에 한정되지 않는다. 일부 실시예들에서, 제1 및 제2 동일 컬러 스페이스들(SS1, SS2)은 서로 동일할 수도 있다. 또한, 일부 실시예들에서, 제2 동일 컬러 스페이스(SS2)는 제1 동일 컬러 스페이스(SS1)보다 작을 수도 있다.
도 8d를 참조하면, 제1 패턴(PT1)은 제1 방향으로 연장되고, 제2 패턴(PT2)은 제2 방향으로 연장될 수 있다. 예를 들어, 제1 패턴(PT1)은 일 트랙에 배치될 수 있고, 제2 패턴(PT2)은 여러 트랙들을 가로질러 배치될 수 있다. 제3 동일 컬러 스페이스(SS3)는 제1 및 제2 패턴들(PT1, PT2)의 최소 T2S 스페이스로 정의될 수 있다. 일 실시예에서, 제2 및 제3 동일 컬러 스페이스들(SS2, SS3)은 서로 다를 수 있으나, 본 발명은 이에 한정되지 않는다. 일부 실시예들에서, 제2 및 제3 동일 컬러 스페이스들(SS2, SS3)은 서로 동일할 수도 있다.
도 8e를 참조하면, 제1 및 제2 패턴들(PT1, PT2)은 제1 방향으로 연장되고, 제2 방향으로 인접하지 않을 수 있다. 예를 들어, 제1 및 제2 패턴들(PT1, PT2)은 서로 다른 트랙들에 각각 배치될 수 있다. 제1 동일 컬러 스페이스(SS1)는 제1 및 제2 패턴들(PT1, PT2)의 최소 C2C 스페이스로 정의될 수 있다.
도 9는 본 개시의 일 실시예에 따른 집적 회로의 설계 방법을 나타내는 흐름도이다.
도 9를 참조하면, 본 실시예에 따른 집적 회로의 설계 방법은 도 6에 예시된 방법의 변형 실시예에 대응할 수 있고, 구체적으로, 도 6에 예시된 방법에 비해 단계 S230을 더 포함할 수 있다. 단계 S200에서, 집적 회로 설계 데이터(D10)에 따라 표준 셀들을 배치한다. 단계 S220에서, 테크놀로지 파일(D20)에 포함된 스페이스 제약 조건들에 따라 TPL 레이어에 포함된 패턴들을 배치하는 컬러리스 라우팅을 수행함으로써 집적 회로에 대한 레이아웃을 생성한다.
단계 S230에서, TPL이 적용될 레이어에 포함된 패턴들, 즉, TPL 레이어 패턴들에 대해 컬러 디컴포지션을 수행한다. 구체적으로, 컬러 디컴포지션 동작은, 인접한 패턴들 사이의 스페이스가 동일 컬러로 할당되는 패턴들 사이의 최소 스페이스 보다 작으면 상기 패턴들에 서로 다른 컬러들을 할당하고, 인접한 패턴들 사이의 스페이스가 동일 컬러로 할당되는 패턴들 사이의 최소 스페이스 이상이면 상기 패턴들에 동일 컬러를 할당할 수 있다. 단계 S240에서, 컬러 디컴포지션이 완료된 레이아웃을 컴퓨터로 독출 가능한 저장 매체에 저장한다.
도 10a 내지 도 10c는 본 개시의 일부 실시예들에 따라, 양방향 레이어에 포함된 패턴들에 대한 스페이스 제약 조건들을 나타낸다. 도 7a 내지 도 8e를 참조하여 상술된 내용은 본 실시예에 적용될 수 있다.
도 10a을 참조하면, 집적 회로(400a)는 TPL 레이어에 포함되는 제1 내지 제4 패턴들(410 내지 440)을 포함할 수 있다. 본 실시예에서, TPL 레이어는 양방향 레이어로 구현될 수 있고, 양방향 레이어는 제1 방향(예를 들어, X 방향)으로 연장되는 패턴들과 제2 방향(예를 들어, Y 방향)으로 연장되는 패턴들을 포함할 수 있다. 제1 내지 제4 패턴들(410 내지 440)은 제1 방향으로 연장될 수 있다. 본 실시예에 따르면, 테크놀로지 파일에 포함된 스페이스 제약 조건들은 제1 및 제2 스페이스 제약 조건들을 포함할 수 있다. 이하에서는 제1 및 제2 스페이스 제약 조건들에 대해 설명하기로 한다.
제1 스페이스 제약 조건은 S2S 스페이스를 제1 상이 컬러 스페이스(DS1) 이상으로 정의할 수 있다. 이에 따라, 제2 및 제3 패턴들(420, 430) 사이의 S2S 스페이스, 및 제2 및 제4 패턴들(420, 440) 사이의 S2S 스페이스는, 제1 상이 컬러 스페이스(DS1) 이상일 수 있다. 제2 스페이스 제약 조건은 T2T 스페이스를 제2 동일 컬러 스페이스(SS2) 이상으로 정의할 수 있다. 이에 따라, 제1 및 제3 패턴들(410, 430) 사이의 T2T 스페이스는, 제2 동일 컬러 스페이스(SS2) 이상일 수 있다.
컬러 그래프(400a')는 집적 회로(400a)의 TPL 레이어에 포함된 제1 내지 제4 패턴들(410 내지 440)의 연결 관계를 모델링함으로써 생성될 수 있다. 구체적으로, 집적 회로(400)의 제1 내지 제4 패턴들(410 내지 440) 각각을 "노드(node)"로, 인접 패턴들 사이의 스페이스가 동일 컬러 스페이스보다 작은 노드들 사이의 연결을 "에지(edge)"로 모델링함으로써 컬러 그래프(400a')를 생성할 수 있다. 본 실시예에 따르면, 동일 컬러로 할당된 제1 및 제3 패턴들(410, 430) 사이의 T2T 스페이스가 제2 동일 컬러 스페이스(SS2) 이상이므로, 컬러 그래프(400a')에서 제1 및 제3 패턴들(410, 430)은 서로 연결되지 않는다.
도 10b를 참조하면, 집적 회로(400b)는 TPL 레이어에 포함되는 제1 내지 제4 패턴들(450 내지 480)을 포함할 수 있다. 본 실시예에서, TPL 레이어는 양방향 레이어로 구현될 수 있고, 제1 내지 제3 패턴들(450 내지 470)은 제1 방향으로 연장될 수 있고, 제4 패턴(480)은 제1 방향으로 연장되는 부분과 제2 방향으로 연장되는 부분을 가질 수 있다. 본 실시예에 따르면, 테크놀로지 파일에 포함된 스페이스 제약 조건들은 제1 및 제3 스페이스 제약 조건들을 포함할 수 있다. 이하에서는 제1 및 제3 스페이스 제약 조건들에 대해 설명하기로 한다.
제1 스페이스 제약 조건은 S2S 스페이스를 제1 상이 컬러 스페이스(DS1) 이상으로 정의할 수 있다. 이에 따라, 제1 및 제2 패턴들(450, 460) 사이의 S2S 스페이스, 제2 및 제3 패턴들(460, 470) 사이의 S2S 스페이스, 및 제1 및 제4 패턴들(450, 480) 사이의 S2S 스페이스는, 제1 상이 컬러 스페이스(DS1) 이상일 수 있다. 제3 스페이스 제약 조건은 T2S 스페이스를 제3 동일 컬러 스페이스(SS3) 이상으로 정의할 수 있다. 이에 따라, 제3 및 제4 패턴들(470, 480) 사이의 T2S 스페이스는, 제3 동일 컬러 스페이스(SS3) 이상일 수 있다. 본 실시예에 따르면, 동일 컬러로 할당된 제3 및 제4 패턴들(470, 480) 사이의 T2S 스페이스가 제3 동일 컬러 스페이스(SS3) 이상이므로, 컬러 그래프(400b')에서 제3 및 제4 패턴들(470, 480)은 서로 연결되지 않는다.
도 10c을 참조하면, 집적 회로(400c)는 TPL 레이어에 포함되는 제1 내지 제4 패턴들(450 내지 470, 490)을 포함할 수 있다. 본 실시예에서, TPL 레이어는 양방향 레이어로 구현될 수 있고, 제1 내지 제3 패턴들(450 내지 470)은 제1 방향으로 연장될 수 있고, 제4 패턴(490)은 제1 방향으로 연장되는 부분과 제2 방향으로 연장되는 부분을 가질 수 있다. 제4 패턴(490)의 제2 방향에 따른 길이는 도 10b의 제4 패턴(480)의 제2 방향에 따른 길이보다 짧을 수 있다. 본 실시예에 따르면, 테크놀로지 파일에 포함된 스페이스 제약 조건들은 제1 및 제4 스페이스 제약 조건들을 포함할 수 있다. 이하에서는 제1 및 제4 스페이스 제약 조건들에 대해 설명하기로 한다.
제1 스페이스 제약 조건은 S2S 스페이스를 제1 상이 컬러 스페이스(DS1) 이상으로 정의할 수 있다. 이에 따라, 제1 및 제2 패턴들(450, 460) 사이의 S2S 스페이스, 제2 및 제3 패턴들(460, 470) 사이의 S2S 스페이스, 및 제1 및 제4 패턴들(450, 490) 사이의 S2S 스페이스는, 제1 상이 컬러 스페이스(DS1) 이상일 수 있다. 제4 스페이스 제약 조건은 C2C 스페이스를 제4 동일 컬러 스페이스(SS4) 이상으로 정의할 수 있다. 이에 따라, 제3 및 제4 패턴들(470, 490) 사이의 C2C 스페이스는, 제4 동일 컬러 스페이스(SS4) 이상일 수 있다. 본 실시예에 따르면, 동일 컬러로 할당된 제3 및 제4 패턴들(470, 490) 사이의 C2C 스페이스가 제4 동일 컬러 스페이스(SS4) 이상이므로, 컬러 그래프(400c')에서 제3 및 제4 패턴들(470, 490)은 서로 연결되지 않는다.
도 11a 내지 도 11c는 본 개시의 일 실시예에 따라, 양방향 레이어에 포함된 패턴들에 대한 컬러 위반 체크 결과들을 나타낸다.
도 11a를 참조하면, 집적 회로(510)는 도 10a 내지 도 10c에 예시된 스페이스 제약 조건들에 따라 컬러리스 라우팅을 수행함으로써 생성될 수 있고, 제1 내지 제4 패턴들(511 내지 514)을 포함할 수 있다. 제1 내지 제4 패턴들(511 내지 514) 사이의 S2S 스페이스들(D11, D12)은 제1 상이 컬러 스페이스(DS1) 이상일 수 있고, 이에 따라, 제1 스페이스 제약 조건을 만족할 수 있다. 제2 내지 제4 패턴들(512 내지 514) 사이의 T2S 스페이스(D13, D14)는 제3 동일 컬러 스페이스(SS3) 이상일 수 있고, 이에 따라, 제3 스페이스 제약 조건을 만족할 수 있다. 이에 따라, 집적 회로(510)에 따른 컬러 그래프(510')에서 컬러 위반이 표시되지 않는다.
도 11b를 참조하면, 집적 회로(520)는 도 10a 내지 도 10c에 예시된 스페이스 제약 조건들에 따라 컬러리스 라우팅을 수행함으로써 생성될 수 있고, 제1 내지 제4 패턴들(521 내지 524)을 포함할 수 있다. 제1 내지 제4 패턴들(521 내지 524) 사이의 S2S 스페이스들(D21 내지 D23)은 제1 상이 컬러 스페이스(DS1) 이상일 수 있고, 이에 따라, 제1 스페이스 제약 조건을 만족할 수 있다. 제2 내지 제4 패턴들(522 내지 524) 사이의 T2S 스페이스들(D24, D25)은 제3 동일 컬러 스페이스(SS3) 이상일 수 있고, 이에 따라, 제3 스페이스 제약 조건을 만족할 수 있다. 제1 및 제4 패턴들(521, 524) 사이의 C2C 스페이스(D26)은 제4 동일 컬러 스페이스(SS4) 이상일 수 있고, 이에 따라, 제4 스페이스 제약 조건을 만족할 수 있다.
도 11c를 참조하면, 집적 회로(530)는 도 10a 내지 도 10c에 예시된 스페이스 제약 조건들에 따른 컬러리스 라우팅이 수행되지 않은 경우에 대응하고, 제1 내지 제4 패턴들(531 내지 534)을 포함할 수 있다. 제1 내지 제4 패턴들(531 내지 534) 사이의 S2S 스페이스들(D31, D32)은 제1 상이 컬러 스페이스(DS1) 이상일 수 있고, 이에 따라, 제1 스페이스 제약 조건을 만족할 수 있다. 제3 및 제4 패턴들(533, 534) 사이의 T2S 스페이스(D33)는 제3 동일 컬러 스페이스(SS3)보다 작을 수 있다. 이때, 제3 및 제4 패턴들(533, 534)에 동일 컬러가 할당되었으므로, 제3 및 제4 패턴들(533, 534) 사이에는 컬러 위반이 발생할 수 있다. 이에 따라, 집적 회로(530)에 따른 컬러 그래프(530')에서 제1 컬러가 할당된 패턴들 사이에서 컬러 위반이 표시된다. 그러나, 도 10a 내지 도 10c에 예시된 본 실시예에 따르면, 제3 스페이스 제약 조건은 T2S 스페이스를 제3 동일 컬러 스페이스(SS3) 이상으로 제약하므로, 도 11c에 예시된 컬러 위반 케이스는 발생하지 않을 수 있다.
도 11d를 참조하면, 집적 회로(540)는 도 10a 내지 도 10c에 예시된 스페이스 제약 조건들에 따른 컬러리스 라우팅이 수행되지 않은 경우에 대응하고, 제1 내지 제4 패턴들(541 내지 544)을 포함할 수 있다. 제1 내지 제4 패턴들(541 내지 534) 사이의 S2S 스페이스들(D41 내지 D43)은 제1 상이 컬러 스페이스(DS1) 이상일 수 있고, 이에 따라, 제1 스페이스 제약 조건을 만족할 수 있다. 제2 및 제4 패턴들(542, 544) 사이의 T2S 스페이스(D44)는 제3 동일 컬러 스페이스(SS3) 이상일 수 있고, 이에 따라, 제3 스페이스 제약 조건을 만족할 수 있다.
한편, 제1 및 제4 패턴들(541, 544) 사이의 C2C 스페이스(D45)는 제4 동일 컬러 스페이스(SS4)보다 작을 수 있다. 이때, 제1 및 제4 패턴들(541, 544)에 동일 컬러가 할당되었으므로, 제1 및 제4 패턴들(541, 544) 사이에는 컬러 위반이 발생할 수 있다. 이에 따라, 집적 회로(540)에 따른 컬러 그래프는 도 11c의 컬러 그래프(530')와 동일할 수 있다. 그러나, 도 10a 내지 도 10c에 예시된 본 실시예에 따르면, 제4 스페이스 제약 조건은 C2C 스페이스를 제4 동일 컬러 스페이스(SS4) 이상으로 제약하므로, 도 11d에 예시된 컬러 위반 케이스는 발생하지 않을 수 있다.
도 12는 본 개시의 일 실시예에 따라, 단방향 레이어에 포함된 패턴들에 대한 스페이스 제약 조건들을 나타낸다. 도 7a 내지 도 8e를 참조하여 상술된 내용은 본 실시예에 적용될 수 있다.
도 12를 참조하면, 집적 회로(600)는 TPL 레이어에 포함되는 제1 내지 제6 패턴들(610 내지 660)을 포함할 수 있다. 본 실시예에서, TPL 레이어는 단방향 레이어로 구현될 수 있다. 제1 내지 제6 패턴들(610 내지 660)은 제1 방향(예를 들어, X 방향)으로 연장될 수 있다. 본 실시예에 따르면, 테크놀로지 파일에 포함된 스페이스 제약 조건들은 제1 내지 제3 스페이스 제약 조건들을 포함할 수 있다. 이하에서는 제1 내지 제3 스페이스 제약 조건들에 대해 설명하기로 한다.
제1 스페이스 제약 조건은 S2S 스페이스를 제1 상이 컬러 스페이스(DS1) 이상으로 정의할 수 있다. 이에 따라, 제1 및 제2 패턴들(610, 620) 사이의 S2S 스페이스, 제3 및 제4 패턴들(630, 640) 사이의 S2S 스페이스, 제2 및 제5 패턴들(620, 650) 사이의 S2S 스페이스, 및 제4 및 제6 패턴들(640, 660) 사이의 S2S 스페이스는, 제1 상이 컬러 스페이스(DS1) 이상일 수 있다. 제2 스페이스 제약 조건은 T2T 스페이스를 제2 동일 컬러 스페이스(SS2) 이상으로 정의할 수 있다. 이에 따라, 제1 및 제3 패턴들(610, 630) 사이의 T2T 스페이스, 제2 및 제4 패턴들(620, 640) 사이의 T2T 스페이스, 및 제5 및 제6 패턴들(650, 660) 사이의 T2T 스페이스는, 제2 동일 컬러 스페이스(SS2) 이상일 수 있다.
제3 스페이스 제약 조건은 C2C 스페이스를 제4 상이 컬러 스페이스(DS4) 이상으로 정의할 수 있다. 이에 따라, 제1 내지 제6 패턴들(610 내지 660)의 C2C 스페이스는 제4 상이 컬러 스페이스(DS4) 이상일 수 있다. 본 실시예에서, TPL 레이어는 단방향 레이어이므로, TPL 레이어는 제2 방향으로 연장되는 패턴을 포함하지 않는다. 따라서, 본 실시예에 따르면, T2S 스페이스는 허용되지 않는다.
컬러 그래프(600')는 집적 회로(600)의 TPL 레이어에 포함된 제1 내지 제6 패턴들(610 내지 660)의 연결 관계를 모델링함으로써 생성될 수 있다. 본 실시예에 따르면, 동일 컬러로 할당된 제1 및 제3 패턴들(610, 630) 사이의 T2T 스페이스가 제2 동일 컬러 스페이스(SS2) 이상일 수 있다. 따라서, 컬러 그래프(600')에서 제1 및 제3 패턴들(610, 630)은 서로 연결되지 않는다. 마찬가지로, 동일 컬러로 할당된 제2 및 제4 패턴들(620, 640) 사이의 T2T 스페이스가 제2 동일 컬러 스페이스(SS2) 이상일 수 있다. 따라서, 컬러 그래프(600')에서 제2 및 제4 패턴들(620, 640)은 서로 연결되지 않는다. 마찬가지로, 동일 컬러로 할당된 제5 및 제6 패턴들(650, 660) 사이의 T2T 스페이스가 제2 동일 컬러 스페이스(SS2) 이상일 수 있다. 따라서, 컬러 그래프(600')에서 제5 및 제6 패턴들(650, 660)은 서로 연결되지 않는다.
도 13a 내지 도 13c는 본 개시의 일 실시예에 따라, 단방향 레이어에 포함된 패턴들에 대한 컬러 위반 체크 결과들을 나타낸다.
도 13a를 참조하면, 집적 회로(710)는 도 12에 예시된 스페이스 제약 조건들에 따라 컬러리스 라우팅을 수행함으로써 생성될 수 있고, 제1 내지 제4 패턴들(711 내지 714)을 포함할 수 있다. 제1 내지 제4 패턴들(711 내지 714) 사이의 S2S 스페이스들(D51 내지 D53)은 제1 상이 컬러 스페이스(DS1) 이상일 수 있고, 이에 따라, 제1 스페이스 제약 조건을 만족할 수 있다. 이에 따라, 집적 회로(710)에 따른 컬러 그래프(710')에서 컬러 위반이 표시되지 않는다.
도 13b를 참조하면, 집적 회로(720)는 도 12에 예시된 스페이스 제약 조건들에 따라 컬러리스 라우팅을 수행함으로써 생성될 수 있고, 제1 내지 제4 패턴들(721 내지 724)을 포함할 수 있다. 제1 내지 제4 패턴들(721 내지 724) 사이의 S2S 스페이스들(D61, D62)은 제1 상이 컬러 스페이스(DS1) 이상일 수 있고, 이에 따라, 제1 스페이스 제약 조건을 만족할 수 있다. 제3 및 제4 패턴들(723, 724) 사이의 T2T 스페이스(D63)는 제2 동일 컬러 스페이스(SS2) 이상일 수 있고, 이에 따라, 제2 스페이스 제약 조건을 만족할 수 있다.
도 13c를 참조하면, 집적 회로(730)는 도 12에 예시된 스페이스 제약 조건들에 따른 컬러리스 라우팅이 수행되지 않은 경우에 대응하고, 제1 내지 제4 패턴들(731 내지 734)을 포함할 수 있다. 제1 내지 제4 패턴들(731 내지 734) 사이의 S2S 스페이스들(D71, D72)은 제1 상이 컬러 스페이스(DS1) 이상일 수 있고, 이에 따라, 제1 스페이스 제약 조건을 만족할 수 있다. 제3 및 제4 패턴들(733, 734) 사이의 T2T 스페이스(D73)는 제2 동일 컬러 스페이스(SS2)보다 작을 수 있다. 이때, 제3 및 제4 패턴들(733, 734)에는 동일 컬러가 할당되었으므로, 제3 및 제4 패턴들(733, 734) 사이에는 컬러 위반이 발생할 수 있다. 이에 따라, 집적 회로(730)에 따른 컬러 그래프(730')에서 제1 컬러가 할당된 패턴들 사이에서 컬러 위반이 표시된다. 그러나, 도 12에 예시된 본 실시예에 따르면, 제2 스페이스 제약 조건은 T2T 스페이스를 제2 동일 컬러 스페이스(SS2) 이상으로 제약하므로, 도 13c에 예시된 컬러 위반 케이스는 발생하지 않을 수 있다.
도 14는 본 개시의 일 실시예에 따른 TPL 레이어에 대한 컬러 디컴포지션에 의해 생성된 레이아웃의 일 예(800)를 나타낸다.
도 14를 참조하면, 레이아웃(800)은 복수의 제1 메탈 패턴들(811 내지 815)을 포함하는 제1 메탈 레이어(Ma), 제1 메탈 레이어(Ma)의 상부의 제1 비아들(V1), 및 제1 비아들(V1)의 상부의 복수의 제2 메탈 패턴들(831a 내지 833c)을 포함하는 제2 메탈 레이어(Mb)를 포함할 수 있다. 제1 메탈 패턴들(811 내지 815)은 제2 방향(예를 들어, Y 방향)으로 연장되고, 서로 평행하게 배치될 수 있다. 제2 메탈 패턴들(831a 내지 834c)은 제1 방향(예를 들어, X 방향)으로 연장될 수 있다. 예를 들어, 제2 메탈 레이어(Mb)는 TPL이 적용될 TPL 레이어에 대응할 수 있고, 제2 메탈 패턴들(831a 내지 833c)에는 제1 내지 제3 컬러들(C1 내지 C3)이 할당될 수 있다.
예를 들어, 제1, 제3 및 제5 트랙들(TR1, TR3, TR5)에 배치된 제2 메탈 패턴들(831a, 831b, 831c)에는 제1 컬러(C1)가 할당되고, 제1, 제3 및 제5 트랙(TR1, TR3, TR5)에 배치된 제2 메탈 패턴들(832a, 832b, 832c)에는 제2 컬러(C2)가 할당될 수 있다. 또한, 제2, 제4 및 제6 트랙들(TR2, TR4, TR6)에 배치된 제2 메탈 패턴들(833a, 833b, 833c)에는 제3 컬러(C3)가 할당될 수 있다.
도 15는 본 개시의 일 실시예에 따른 집적 회로 레이아웃(900)이다.
도 15를 참조하면, 집적 회로 레이아웃(900)은 표준 셀(SC)을 포함할 수 있고, 표준 셀(SC)는 제1 및 제2 액티브 영역들(active regions)(AR1, AR2), 제1 및 제2 게이트 라인들(GL1, GL2), 게이트 컨택들(CB), 소스/드레인 컨택들(CA), 비아들(V0), 및 제1 내지 제3 하부 패턴들(M1a 내지 M1c)을 포함할 수 있다.
제1 및 제2 액티브 영역들(AR1, AR2)은 제1 방향(예를 들어, X 방향)을 따라 연장될 수 있고, 서로 다른 도전형을 가질 수 있다. 제1 및 제2 액티브 영역들(AR1, AR2)은 디퓨전(diffusion) 영역들이라고 지칭될 수 있다. 이때, 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이의 영역을 더미(dummy) 영역 또는 MOL(Middle Of Line) 영역이라고 지칭할 수 있다. 제1 및 제2 액티브 영역들(AR1, AR2)에는 제2 방향으로 연장되는 복수의 액티브 핀들이 배치될 수 있고, 더미 영역에는 제2 방향으로 연장되는 적어도 하나의 더미 핀이 배치될 수 있다. 예를 들어, 제1 액티브 영역(AR1)에 배치된 액티브 핀들은 NMOS 트랜지스터를 구성할 수 있고, 제2 액티브 영역(AR2)에 배치된 액티브 핀들은 PMOS 트랜지스터를 구성할 수 있다. 소스/드레인 컨택들(CA)은 제1 및 제2 액티브 영역들(AR1, AR2) 상에 제2 방향으로 연장되도록 배치될 수 있다. 구체적으로, 각 소스/드레인 컨택(CA)은 인접한 두 게이트 라인들 사이에 배치될 수 있다. 이때, 소스/드레인 컨택들(CA)은 반도체 장치의 소스/드레인 컨택들에 대응할 수 있다.
제1 및 제2 게이트 라인들(GL1, GL2)은 제1 및 제2 액티브 영역들(AR1, AR2)에 걸쳐서 제2 방향을 따라 연장되고, 제1 방향으로 서로 평행하게 배치될 수 있다. 제1 및 제2 게이트 라인들(GL1, GL2)은 반도체 장치의 게이트 전극들에 대응할 수 있다. 게이트 컨택들(CB)은 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이에 배치될 수 있다. 구체적으로, 게이트 컨택들(CB)은 제1 및 제2 게이트 라인들(GL1, GL2) 상에 각각 배치될 수 있다. 이때, 게이트 컨택들(CB)은 반도체 장치의 게이트 컨택들에 대응할 수 있다. 비아들(V0)은 게이트 컨택들(CB) 상에 각각 배치될 수 있다.
집적 회로 레이아웃(900)은 표준 셀(SC)에 포함된 제1 내지 제3 하부 패턴들(M1a 내지 M1c) 상에, 비아들(V1) 및 제1 내지 제3 상부 패턴들(M2a 내지 M2c)을 배치하는 라우팅을 수행함으로써 생성될 수 있다. 비아들(V1)은 제1 내지 제3 하부 패턴들(M1a 내지 M1c) 상에 각각 배치될 수 있다. 제1 내지 제3 상부 패턴들(M2a 내지 M2c)은 비아들(V1) 상에 각각 배치될 수 있다. 본 실시예에서, 제1 내지 제3 상부 패턴들(M2a 내지 M2c)은 테크놀로지 파일에 포함된 스페이스 제약 조건들을 만족하도록 배치될 수 있다.
도 16은 도 15의 XVI-XVI' 선에 따른 단면도이다. 도 16에 예시된 반도체 장치(1000)는 도 15의 IC 레이아웃(900)에 따라 제조된 반도체 장치의 일 예일 수 있다.
도 16을 참조하면, 기판(SUB)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체(Silicon-On-Insulator, SOI), 실리콘-온-사파이어(Silicon-On-Sapphire), 게르마늄, 실리콘-게르마늄 및 갈륨 비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다. 소자 분리막(STI)은 기판(SUB) 상에 배치될 수 있고, 제1 절연층(ILD1)은 소자 분리막(STI) 상에 배치될 수 있다. 제1 절연층(ILD1)은 절연 물질을 포함할 수 있는데, 예를 들어, 절연 물질은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다.
제1 및 제2 게이트 라인들(GL1, GL2)은 소자 분리막(STI) 상에 배치될 수 있다. 제1 및 제2 게이트 라인들(GL1, GL2)은 예를 들어, 텅스텐(W), 탄탈륨(Ta) 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 도핑된 폴리실리콘 등을 포함할 수 있고, 예를 들어, 증착 공정을 이용하여 형성될 수 있다. 제1 및 제2 게이트 라인들(GL1, GL2) 상에는 게이트 컨택들(CB)이 각각 배치되고, 게이트 컨택들(CB) 상에는 비아들(V0)이 각각 배치될 수 있다. 게이트 컨택들(CB) 및 비아들(V0)은 예를 들어, 텅스텐과 같이 전기 전도성을 갖는 임의의 물질을 포함할 수 있다.
비아들(V1)은 제3 절연층(ILD3) 및 하부 레이어(M1)의 상부에 배치될 수 있다. 제1 및 제3 상부 패턴들(M2a, M2c)은 제4 절연층(ILD4) 및 비아들(V1)의 상부에 배치될 수 있다. 일 실시예에서, 상부 레이어(M2)는 양방향 레이어로 구현될 수 있고, 이때, 제1 및 제3 상부 패턴들(M2a, M2c) 사이의 스페이스(SP)는 제2 동일 컬러 스페이스(SS2) 이상일 수 있다. 일 실시예에서, 상부 레이어(M2)는 단방향 레이어로 구현될 수 있고, 이때, 제1 및 제3 상부 패턴들(M2a, M2c) 사이의 스페이스(SP)는 제2 동일 컬러 스페이스(SS2) 이상일 수 있다.
도 17은 본 개시의 일 실시예에 따른 컴퓨터로 독출 가능한 저장 매체(1100)를 나타낸다. 도 17을 참조하면, 저장 매체(1100)는 P&R 프로그램(1110), 컬러 디컴포지션 프로그램(1120), 셀 라이브러리(1130), 및 테크놀로지 라이브러리(1140)를 저장할 수 있다.
P&R 프로그램(1110)은 본 발명의 예시적인 실시예들에 따른 집적 회로의 레이아웃을 생성하는 방법을 수행하기 위하여 복수개의 명령어들을 포함할 수 있다. 예를 들어, P&R 프로그램(1110)은 도 1의 단계 S100 및 S120, 도 6 및 도 9의 단계 S200 및 S220을 수행하기 위해 이용될 수 있다. 컬러 디컴포지션 프로그램(1120)은 컬러 디컴포지션 동작을 수행하기 위한 복수개의 명령어들을 포함할 수 있다. 예를 들어, 컬러 디컴포지션 프로그램(1120)은 도 1의 단계 S140, 도 9의 단계 S230을 수행하기 위해 이용될 수 있다.
셀 라이브러리(1130)는 표준 셀 라이브러리일 수 있고, 집적 회로를 구성하는 단위인 표준 셀에 대한 정보를 포함할 수 있다. 일 실시예에서, 표준 셀에 대한 정보는 레이아웃 생성에 필요한 레이아웃 정보를 포함할 수 있다. 일 실시예에서, 표준 셀에 대한 정보는 레이아웃의 검증 또는 시뮬레이션에 필요한 타이밍 정보를 포함할 수 있다. 테크놀로지 라이브러리(1140)은 복수의 테크놀로지 파일들을 저장할 수 있다. 일 실시예에서, 테크놀로지 파일은 TPL 레이어 패턴들 사이의 스페이스 제약 조건들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 20: 집적 회로 설계 시스템
400, 600, 800, 900: 집적 회로
1000: 반도체 장치
400, 600, 800, 900: 집적 회로
1000: 반도체 장치
Claims (10)
- 집적 회로의 설계를 위한 컴퓨터 구현 방법으로서,
상기 집적 회로를 정의하는 설계 데이터에 따라 표준 셀들을 배치하는 단계;
배치된 상기 표준 셀들의 상부에, 스페이스 제약 조건들(space constraints)에 따라, TPL(Triple Patterning Lithography) 레이어에 포함된 제1 내지 제3 패턴들을 배치하는 컬러리스 라우팅(colorless routing)을 수행함으로써 상기 집적 회로에 대한 레이아웃을 생성하는 단계; 및
생성된 상기 레이아웃을 컴퓨터로 독출 가능한 저장 매체에 저장하는 단계를 포함하고,
상기 스페이스 제약 조건들은 상기 제1 내지 제3 패턴들 사이에 컬러 위반이 발생하지 않도록 상기 제1 내지 제3 패턴들 사이의 최소 스페이스들을 정의하며,
상기 스페이스 제약 조건들은, 인접한 패턴들의 위치 관계, 인접 패턴들에 각각 할당된 컬러들, 및 인접 패턴들 사이의 최소 스페이스에 따라 미리 결정된 복수의 정의들에 대응하고,
상기 위치 관계는, 동일 트랙에 배치된 인접 패턴들, 평행하게 배치된 인접 패턴들, 또는 직교하게 배치된 인접 패턴들을 포함하는 것을 특징으로 하는 방법. - 제1항에 있어서,
상기 레이아웃을 생성하는 단계 이후에, 상기 제1 내지 제3 패턴들에, 제1 내지 제3 마스크들에 각각 대응하는 제1 내지 제3 컬러들을 각각 할당하는 단계를 더 포함하는 방법. - 제1항에 있어서,
상기 레이아웃을 생성하는 단계는, 상기 스페이스 제약 조건들이 포함된 테크놀로지 파일을 수신하고, 수신된 상기 테크놀로지 파일을 기초로 상기 컬러리스 라우팅을 수행하는 것을 특징으로 하는 방법. - 제1항에 있어서,
상기 제1 및 제2 패턴들은, 제1 방향으로 연장되고 상기 제1 방향에 수직한 제2 방향으로 서로 인접하며,
상기 스페이스 제약 조건들은, 상기 제1 및 제2 패턴들 사이의 최소 스페이스를, 서로 다른 컬러들로 할당되는 패턴들 사이의 제1 스페이스로 정의하는 제1 스페이스 제약 조건을 포함하는 것을 특징으로 하는 방법. - 제4항에 있어서,
상기 제1 스페이스는 상기 서로 다른 컬러들로 할당되는 패턴들의 최소 사이드-투-사이드 스페이스인 것을 특징으로 하는 방법. - 제4항에 있어서,
상기 제3 패턴은, 상기 제1 방향으로 연장되고 상기 제1 방향으로 상기 제1 또는 제2 패턴에 인접하며,
상기 스페이스 제약 조건들은, 상기 제1 또는 제2 패턴과 상기 제3 패턴 사이의 최소 스페이스를, 동일 컬러로 할당되는 패턴들 사이의 제2 스페이스로 정의하는 제2 스페이스 제약 조건을 포함하는 것을 특징으로 하는 방법. - 제6항에 있어서,
상기 제2 스페이스는 상기 동일 컬러로 할당되는 패턴들 사이의 최소 팁-투-팁 스페이스인 것을 특징으로 하는 방법. - 제4항에 있어서,
상기 레이어는 양방향(bi-directional) 레이어이고,
상기 제3 패턴은, 상기 제2 방향으로 연장되고 상기 제1 방향으로 상기 제1 또는 제2 패턴에 인접하며,
상기 스페이스 제약 조건들은,
상기 제1 또는 제2 패턴과 상기 제3 패턴 사이의 최소 팁-투-사이드 스페이스를, 동일 컬러로 할당되는 패턴들 사이의 최소 팁-투-사이드 스페이스로 정의하는 제3 스페이스 제약 조건; 및
상기 제1 또는 제2 패턴과 상기 제3 패턴 사이의 최소 코너-투-코너 스페이스를, 상기 동일 컬러로 할당되는 패턴들 사이의 최소 코너-투-코너 스페이스로 정의하는 제4 스페이스 제약 조건 중 적어도 하나를 더 포함하는 것을 특징으로 하는 방법. - 제4항에 있어서,
상기 레이어는 단방향(uni-directional) 레이어이고,
상기 제3 패턴은, 상기 제1 방향으로 연장되고 상기 제1 방향으로 상기 제1 또는 제2 패턴에 인접하며,
상기 스페이스 제약 조건들은, 상기 제1 내지 제3 패턴들의 최소 코너-투-코너 스페이스를, 상기 서로 다른 컬러들로 할당되는 패턴들 사이의 최소 코너-투-코너 스페이스로 정의하는 제3 스페이스 제약 조건을 더 포함하는 것을 특징으로 하는 방법. - 제1 내지 제3 컬러들이 각각 할당되는 제1 내지 제3 패턴들을 포함하는 레이어를 포함하고,
상기 제1 및 제2 패턴들은, 제1 방향으로 연장되고, 상기 제1 방향에 수직인 제2 방향으로 서로 인접하며,
상기 제1 및 제2 패턴들 사이의 스페이스는, 서로 다른 컬러들로 할당되는 패턴들 사이의 최소 사이드-투-사이드 스페이스 이상인 것을 특징으로 하는 집적 회로.
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