JP5063535B2 - プラズマ処理方法 - Google Patents

プラズマ処理方法 Download PDF

Info

Publication number
JP5063535B2
JP5063535B2 JP2008221413A JP2008221413A JP5063535B2 JP 5063535 B2 JP5063535 B2 JP 5063535B2 JP 2008221413 A JP2008221413 A JP 2008221413A JP 2008221413 A JP2008221413 A JP 2008221413A JP 5063535 B2 JP5063535 B2 JP 5063535B2
Authority
JP
Japan
Prior art keywords
gas
plasma
oxygen
etching
trimming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008221413A
Other languages
English (en)
Other versions
JP2010056389A (ja
Inventor
尚輝 安井
謙一 桑原
豊 高妻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi High Tech Corp
Original Assignee
Hitachi High Technologies Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi High Technologies Corp filed Critical Hitachi High Technologies Corp
Priority to JP2008221413A priority Critical patent/JP5063535B2/ja
Publication of JP2010056389A publication Critical patent/JP2010056389A/ja
Application granted granted Critical
Publication of JP5063535B2 publication Critical patent/JP5063535B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Drying Of Semiconductors (AREA)

Description

本発明は、プラズマ処理装置を用いたプラズマ処理方法に係わり、プラズマを用いて半導体基板等の表面処理を行うのに好適なプラズマ処理方法に関する。特にダブルパターニング技術で形成されたフォトレジストパターンに対して、フォトレジストパターンよりマスク寸法の小さいマスクパターンを形成するトリミング工程を適用する場合に好適なプラズマ処理方法に関する。
一般に、半導体製造工程では、フォトリソグラフィー技術が用いられる。半導体基板上に形成した積層化された薄膜上にフォトレジスト材料を塗布し、露光装置によって紫外線等を照射する。これにより、フォトレジスト材料にフォトマスクの回路パターンを露光により転写し、さらに現像を行う。その後、プラズマを用いたエッチング処理により所望の回路パターンを形成している。
LSI(Large Scale Integration)の微細化の加速に対応するため、露光装置による回路パターンの転写プロセスでは、露光装置の解像度向上が進められてきた。一般に微細化を進めるためには、露光波長(λ)、レンズ開口数(NA)、レジスト性能や転写プロセスによって決まるプロセス定数(k)を改善する必要がある。最近では、ArFレーザ(193nm)の採用による露光波長の短波長化、液浸露光技術によるレンズ開口数(NA)の改善が実施されている。さらに回路パターンのマスクを2枚のマスクに分割し、露光パターンの最小ピッチを拡大しプロセス定数(k)を改善するダブルパターニング技術が採用され始めた。
ダブルパターニング技術に関しては、露光や現像に様々な方法が提案されている。例えば露光を続けて2回行う2重露光法、1回目の露光後にエッチング処理を実施しその後2回目の露光を行う方法、回路パターン形成後にスペーサを成膜しそのスペーサをマスクパターンとする自己整合法などがある。しかし、これらのダブルパターニング技術は、工程数の増加、スループットの低下、製造コストの増大という課題が発生する。そこでフリージング法によるダブルパターニング技術が採用され始めている。フリージング法は、1回目の露光により形成されたフォトレジストパターンをフリージング(固化)し、その後2回目の露光を行う。フリージング法によるダブルパターニング技術は、ダブルイメージング技術とも呼ばれる。フリージング法によるダブルパターニング技術に関しては、非特許文献1などが知られている。
また、プラズマエッチング処理により所望の回路パターンを形成する場合、エッチング後の回路パターン寸法は、露光、現像によって転写されるフォトレジスト材料の寸法により決定する。露光されるフォトレジスト材料の最小寸法、すなわち回路パターンの最小寸法は、露光装置の性能で決まる。しかし最近ではLSIの微細化に伴い、露光できるフォトレジスト材料の寸法よりさらに小さい回路パターンを形成しなければならなくなってきた。そこで露光装置での露光限界寸法よりさらに小さい寸法の回路パターンを得るため、プラズマエッチング処理において、露光、現像されたフォトレジストパターンよりマスク寸法の小さいマスクパターンを形成することを目的としたトリミング工程が使用される。なお、トリミング工程は、スリミング工程、シュリンク工程とも呼ばれる。トリミング工程に関しては、特許文献1などが知られている。
現像されたフォトレジストの回路パターンを下地の積層化された薄膜に転写するエッチング処理は、一般にプラズマ処理装置を用いる。プラズマ処理装置では、真空処理室、これに接続されたガス供給装置、真空処理室内の圧力を所望の値に維持する真空排気系、半導体基板である被処理材を載置する電極、真空処理室内にプラズマを発生させるためのプラズマ発生手段などから構成されており、プラズマ発生手段により、シャワープレート等から真空処理室内に供給された処理ガスをプラズマ状態とすることで、半導体基板載置用電極に保持された被処理材のエッチング処理が行われる。
このようなエッチング処理には、大きく分類すると、アイソレーションやトレンチ型キャパシタを形成するための基板シリコンエッチング、コンタクト用のホールやトレンチを形成する絶縁膜エッチング、MOSトランジスタのゲート電極を形成するポリシリコンエッチングやシリサイドエッチング、High−k/メタルゲートトランジスタを形成するメタル層エッチングや高誘電率ゲート絶縁膜(High−k)エッチング、配線工程におけるメタルエッチング等がある。
特開平6−244156号公報 Masafumi H、"Sub−40nm Half−Pitch Double Patterning with Resist Freezing Process"、Proc. of SPIE Vol.6923、69230H、2008.
前述のように最近のLSIの微細化に伴い、回路パターンの転写プロセスにフリージング法によるダブルパターニング技術が採用され、プラズマエッチング処理にトリミング工程を用いることで所望寸法の微細回路パターンを形成している。フリージング法によるダブルパターニング技術では、1回目の露光によるフォトレジストパターンにフリージング材を塗布し、1回目の露光によるフォトレジストパターンの表面を被覆することで、2回目のフォトレジストパターンの露光と現像の際に1回目露光のフォトレジストパターンが影響を受けないようにしている。よって1回目露光のフォトレジストパターンの表面にのみフリージング材の被覆層が形成され、2回目露光のフォトレジストパターンの表面にはフリージング材の被覆層は形成されない。このような回路パターンに対して、プラズマエッチング処理おいてトリミング工程を適用すると、フリージング材に被覆されたフォトレジストマスクパターンとフリージング材に被覆されていないフォトレジストマスクパターンのトリミングレートが異なり、フリージング材の被覆の有無によりプラズマエッチング後の回路パターン寸法に差が生じるという問題がある。これによりプラズマエッチング後のウエハ面内の回路パターン寸法の均一性の低下や回路パターンの寸法制御性能の低下という課題が生じている。実際、半導体製造工程におけるMOS(Metal Oxide Semiconductor)型トランジスタのゲート電極の加工では、LSIの微細化に伴い、ゲート長32nmにまで縮小する際、許容できるプラズマエッチング後のウエハ面内のゲート長のばらつきは1.6nm以下となってきている。ゲート長のばらつきが大きくなるとリーク電流のばらつきやしきい値電圧のばらつきが生じる。このようなばらつきは、トランジスタ性能のゆらぎを生じ半導体デバイス特性に大きな影響を与え、歩留まりの低下を招く。
上では、フリージング法を用いたトリミング工程におけるMOS型トランジスタのゲート長の均一性の課題について述べたが、次世代MOSトランジスタの構造として挙げられるhigh−k/メタルゲート、3次元構造MOSFET(例えばフィン型FET)についても同様の課題がある。
また、上ではフリージング法を用いたトリミング工程におけるMOS型トランジスタのゲート長の均一性の課題について例を示したが、同様にホール加工、DeepTrench加工、STI加工、ダマシン加工等でもトリミング工程における均一性の問題があり、回路パターンを高精度にエッチング加工することができず、所定の性能の半導体デバイスを製造できないという課題がある。
そこで、本発明では、プラズマ処理装置を用いたプラズマ処理方法に係わりプラズマを用いて半導体基板等の表面処理を行うのに好適なプラズマ処理方法に関し、特に、ダブルパターニング露光技術で形成されたフォトレジストパターンに対して、得られる回路パターン寸法のウエハ面内の均一性を改善し、半導体デバイス特性の劣化を防ぐ高精度なエッチング処理が可能なプラズマ処理方法を提供することを目的とする。
上記課題を解決するために、本発明では、特にダブルパターニング露光技術で形成されたフォトレジストパターンに対して、フリージング材料に被覆されたフォトレジストマスクパターンとフリージング材料に被覆されていないフォトレジストマスクパターンとのトリミングレートを同じとしたトリミング工程を適用することで、得られる回路パターン寸法のウエハ面内の均一性を改善することができる。
また、本発明では、トリミング工程に用いるガスに酸素ガス(O)を含むことによって、フリージング材料に被覆されたフォトレジストマスクパターンとフリージング材料に被覆されていないフォトレジストマスクパターンとのトリミングレートを同じとし、前記トリミング工程を適用することで、得られる回路パターン寸法のウエハ面内の均一性を改善することができる。
さらに、本発明では、トリミング工程に用いるガスに酸素ガス(O)と臭化水素ガス(HBr)のいずれかまたは両方を含むことによって、フリージング材料に被覆されたフォトレジストマスクパターンとフリージング材料に被覆されていないフォトレジストマスクパターンとのトリミングレートを同じとし、前記トリミング工程を適用することで、得られる回路パターン寸法のウエハ面内の均一性を改善することができる。
加えて、本発明では、トリミング工程に用いるガスに酸素ガス(O)、または酸素ガスに臭化水素ガス(HBr)と窒素ガス(N)の中から少なくとも1つ以上のガスを含むことによって、フリージング材料に被覆されたフォトレジストマスクパターンとフリージング材料に被覆されていないフォトレジストマスクパターンとのトリミングレートを同じとし、前記トリミング工程を適用することで、得られる回路パターン寸法のウエハ面内の均一性を改善することができる。
また、本発明では、トリミング工程に用いるガスに酸素ガス(O)、または酸素ガスに臭化水素ガス(HBr)と窒素ガス(N)の中から少なくとも1つ以上のガスを含み、酸素ガスの流量が全混合ガス流量の10%以上とすることによって、フリージング材料に被覆されたフォトレジストマスクパターンとフリージング材料に被覆されていないフォトレジストマスクパターンとのトリミングレートを同じとし、前記トリミング工程を適用することで、得られる回路パターン寸法のウエハ面内の均一性を改善することができる。
また、前記トリミング工程は、フリージング材料に被覆されたフォトレジストマスクパターンの前記被覆層をトリミング(エッチング)する間にのみ用いることによって、フリージング材料に被覆されたフォトレジストマスクパターンとフリージング材料に被覆されていないフォトレジストマスクパターンとのトリミングレートを同じとし、前記被覆層のエッチングが終了した後、次のトリミング工程に用いるガスとして酸素ガス(O)を含む混合ガスを用いることで、得られる回路パターン寸法を高精度に制御でき、半導体デバイス特性を改善することができる。
また、前記トリミング工程の処理圧力は、0.1Pa以上100Pa以下が最適で、トリミング工程中に印加するRFバイアス電力に関しては0W以上100W以下とすることで得られる回路パターン寸法のウエハ面内の均一性を改善することができる。
さらに、前記トリミング工程における被処理材の処理温度を20℃以上でかつ200℃以下とすることで得られる回路パターン寸法のウエハ面内均一性を改善することが可能となり、半導体デバイス特性を改善することができる。
また、前記プラズマエッチング装置については、ECR(Electron Cyclotron Resonance)エッチング装置を用いることで、主要なプラズマ生成領域であるECR面、例えばマイクロ波発振周波数として2.45GHzの場合は磁束密度875Gである領域を磁場コイル電流により任意に制御でき、主要なプラズマ生成領域と被処理材であるウエハとの距離を最適化することで、得られる回路パターン寸法のウエハ面内の均一性を改善することができ、半導体デバイス特性を改善することができる。他のICP(inductively Coupled Plasma)エッチング装置、平行平板プラズマエッチング装置等では、主要なプラズマ生成領域と被処理材であるウエハとの距離を変更できない。上述のようにECRエッチング装置では、前記トリミング工程に最適なコイル電流、前記プラズマエッチング処理に最適なコイル電流を設定でき、最良のエッチング特性を得ることができる。
以下、本発明の一実施例であるマイクロ波ECR(Electron Cyclotron Resonance)エッチング装置を用いたプラズマ処理方法を図1〜図6により説明する。図1に本実施例で使用するプラズマ処理装置を示す。上部が開放された真空容器101の上部に、真空容器101内にエッチングガスを導入するためのシャワープレート102(例えば石英製)、誘電体窓103(例えば石英製)を設置し、密封することにより処理室104を形成する。シャワープレート102にはエッチングガスを流すためのガス供給装置105が接続される。また、真空容器101には真空排気口106を介し真空排気装置(図示省略)が接続されている。
プラズマを生成するための電力を処理室104に伝送するため、誘電体窓103の上方には電磁波を放射する導波管107(またはアンテナ)が設けられる。導波管107(またはアンテナ)へ伝送される電磁波(プラズマ生成用高周波)は電磁波発生用電源109から発振させる。電磁波(プラズマ生成用高周波)の周波数は特に限定されないが、本実施例では2.45GHzのマイクロ波(プラズマ生成用高周波)を使用する。処理室104の外周部には、磁場を形成する磁場発生コイル110が設けてあり、電磁波発生用電源109より発振された電力は、形成された磁場との相互作用により、処理室104内に高密度プラズマを生成する。
また、シャワープレート102に対向して真空容器101の下部にはウエハ載置用電極111が設けられる。ウエハ載置用電極111は電極表面が溶射膜(図示省略)で被覆されており、高周波フィルター115を介して直流電源116が接続されている。さらに、ウエハ載置用電源111には、マッチング回路113を介して高周波電源(バイアス用高周波電源)114が接続される。ウエハ載置用電極111には、温度調節器(図示省略)が接続されている。
処理室104内に搬送されたウエハ112は、直流電源116から印加される直流電圧の静電気力でウエハ載置用電極111上に吸着、温度調節され、ガス供給装置105よって所望のエッチングガスを供給した後、真空容器101内を所定の圧力とし、処理室104内にプラズマを発生させる。ウエハ載置用電極111に接続された高周波電源114からバイアス用高周波電力を印加することにより、プラズマからウエハへイオンを引き込み、ウエハ112がエッチング処理される。
次に、フリージング法を用いたダブルパターニング技術によりフォトレジストマスクパターンを形成する方法と、前記フォトレジストマスクパターンを用いてトリミング工程を適用し半導体基板等のエッチング処理を行う従来のプラズマ処理方法を図2と図3を用いて説明する。図2と図3は、特にMOSトランジスタのゲート電極の一般的な形成方法を示す。図2に示すように、半導体基板201にゲート絶縁膜層202を形成し、その上にゲート電極材料を堆積させた導電膜層203を形成する。さらに導電膜層203上に、フォトレジスト材料とは感光特性、現像特性、エッチング特性の異なるマスク層204(例えば、ハードマスク層)を形成する。続いて、フォトレジストを露光する際の反射防止膜として、マスク層204の上に、有機系材料を塗布し反射防止膜205(例えば、BARC(Bottom Anti−Reflection Coating)層、または無機系材料を用いたBARL(Bottom Anti−Reflection Layer)でも良い)を形成する。
次に、この反射防止膜205上にフォトレジストマスクパターンを形成する。すなわち、スピンコートにより反射防止膜205上にレジスト材料(レジスト材料の主成分としては、例えば、ポリメタクリル酸エステル、フェノール樹脂、フッ素ポリマー、ポリメタクリル酸メチル、エポキシ樹脂、ポリt−ブトキシカルボニルオキシスチレン、ポリフタルアルデヒド、ヘキサフルオロイソプロピルアルコール、ノルボルネンヘキサフルオロアルコール、ポリヒドロキシスチレン、ナフトキノンジアジド-ノボラック等が挙げられる。)を塗布し、ArFレーザ等を用いた投影露光法により1回目の回路パターンを露光し、現像することでフォトレジストマスクパターン(L)206を形成する。フォトレジストマスクパターン(L)206に対してフリージング材(フリージング材の主成分としては、例えば、樹脂、架橋剤、溶剤などが挙げられる)を塗布し、前記フォトレジストマスクパターン(L)206の表面に被覆層207を形成する。その後に再度反射防止膜205上にレジスト材料(レジスト材の主成分としては、前述と同様)を塗布し、ArFレーザ等を用いた投影露光法により2回目の回路パターンを露光し、現像することでフォトレジストマスクパターン(L)208を形成する。前記フォトレジストマスクパターン(L)208を露光、現像する際、前記フォトレジストマスクパターン(L)206は表面の被覆層207を有することで影響を受けず、前記ダブルパターニング技術により微細回路パターンマスクを形成できる。
次に、トリミング工程を適用し半導体基板のエッチング処理を行う従来のプラズマ処理方法を、図3を用いて説明する。前記ダブルパターニング技術で形成されたマスクパターン(L)206とマスクパターン(L)208よりさらに小さい寸法のパターンを得るためプラズマエッチング処理においてトリミング工程を適用する。従来のトリミング工程を適用した場合、図3に示すように、フリージング材で被覆されたフォトレジストマスクパターン(L)206とフリージング材で被覆されていないフォトレジストマスクパターン(L)208のトリミングレートが異なり、トリミング工程後のマスクパターン寸法に差が生じていた。このようにフォトレジストマスクパターン寸法に差がある状態で、フォトレジストマスクパターンより下層の積層化された薄膜のエッチング処理を行っていた。例えば、フォトレジストマスクパターンで覆われていない部分に対して、直下の反射防止膜205に最適なエッチング処理条件(ガス種、圧力、マイクロ波出力、コイル電流、高周波電源出力等)を用いてプラズマ処理を行う。この場合、最初に反射防止膜205に最適なエッチング処理条件を用いてエッチング処理を行い、その後に前記トリミング工程を適用してもよい。さらに、反射防止膜205より下層のマスク層204、導電膜層203に最適なエッチング処理条件を用いて、順次エッチング処理を行う。このとき、マスク層204をエッチング処理した後、アッシング処理によりフォトレジストマスクパターン206、208と反射防止膜205を除去し、さらにマスク層204を用いて導電膜層203をエッチング処理しても良い。前記エッチング処理が完了すると図7のように、ゲート寸法の異なるMOSトランジスタが形成され、ウエハ面内の回路パターン寸法の均一性が低下する。これによりトランジスタ性能のゆらぎを生じ半導体デバイス特性に大きな影響を与え、歩留まりの低下を招いていた。
次に、本発明の一実施例であるフリージング法を用いたダブルパターンニングリソグラフィにより形成されたフォトレジストマスクパターンに対して、プラズマエッチング装置を用いてトリミング工程を実施するプラズマ処理方法を図4から図6を用いて示す。
本発明のプラズマ処理方法では、図2で示したフォトレジストマスクパターン(L)206の表面にのみ被覆層207がある状態に対して、フォトレジストマスクパターン(L)206とフォトレジストマスクパターン(L)208をより小さい寸法のゲート電極を形成するためにトリミングするトリミング工程を適用する。図4に本発明の一実施例であるトリミング工程実施後の被処理材の形状を示す。酸素ガス(O)と臭化水素ガス(HBr)と窒素ガス(N)とを含んだ混合ガスを用い、酸素ガスの流量が全混合ガス流量の10%以上としたトリミング処理を行った。図4に示すように前記トリミング処理によりフリージング材料に被覆されたフォトレジストマスクパターン(L)206の寸法とフリージング材料に被覆されていないフォトレジストマスクパターン(L)208の寸法とが同じとなっている。前記トリミング工程を適用することで、フリージング材料に被覆されたフォトレジストマスクパターン(L)206とフリージング材料に被覆されていないフォトレジストマスクパターン(L)208とのトリミングレートを同じとすることができる。酸素(O)ガス+臭化水素(HBr)ガス+窒素(N)ガスは、被覆層とフォトレジスト層に対して同じレートを得ることができる。すなわち、前述のように、一般的なフォトレジスト材料(被覆層を含む)は、ポリマーを主体としており、ドライエッチングする場合の主な使用ガスは酸素(O)である。本発明では、酸素(O)を主体として、臭化水素(HBr)+窒素(N)の添加、さらに酸素(O)ガスの流量%を調整することで、被覆層とフォトレジスト層に対して同じレートを得ることができる。
トリミング工程は、図1のプラズマ処理装置を用いて行われ、処理室内に酸素ガスと臭化水素ガスと窒素ガスとを含む混合ガスを所定の圧力に封入し、処理室内にマイクロ波を印加、処理室内にプラズマを生成することで、半導体基板上のフォトレジストマスクがトリミング処理される。トリミング処理におけるプラズマ処理の条件は、圧力は0.1Pa以上100Pa以下、マイクロ波(プラズマ生成用高周波)の出力は100W以上2000W以下、被処理材に印加するRFバイアス(バイアス用高周波)出力は0W以上100W以下である。またコイル電流による主要なプラズマ生成領域(ECR面)とウエハの距離を調節することにより、トリミング処理を最適化できる。
図5に、前記トリミング工程を実施した後、フォトレジストマスクパターン206、208より下層の積層化された薄膜をエッチング処理した被処理材の形状を示す。前記トリミング工程の実施後、各薄膜である反射防止膜205、マスク層204、導電膜層203のエッチング処理を行う。実際には、トリミング工程を適用し、続けて直下の反射防止膜205に最適なエッチング処理条件(ガス種、圧力、マイクロ波出力、コイル電流、高周波電源出力等)を用いてエッチング処理を行う。この場合、最初に反射防止膜205に最適なエッチング処理条件を用いてエッチング処理を行い、その後に前記トリミング工程を適用してもよい。さらに反射防止膜205より下層のマスク層204と導電膜層203に最適なエッチング処理条件を用いて、順次各薄膜層のエッチング処理を行う。これにより得られる回路パターン寸法のウエハ面内均一性を改善することが可能となり、半導体デバイス特性を改善することができる。またトリミング工程により、フォトレジストマスクパターン直下の反射防止膜205の一部がエッチングされても問題無く、同様の効果が得られる。
図6に、フリージング材料に被覆されたマスクパターン(L)とフリージング材料に被覆されていないマスクパターン(L)のトリミングレート差の酸素添加量依存性を示す。トリミング工程では臭化水素ガス(HBr)、窒素ガス(N)、酸素ガス(O)を含んだ混合ガスを用いた。酸素添加量が2%ではLとLのトリミングレート差は大きいが、酸素添加量を10%とするとLとLのトリミングレート差は小さくなる。これはフリージング材料による被覆層207を形成するポリマーとフォトレジスト材料を形成するポリマーの側鎖基が異なり、エッチング反応に必要な酸素ラジカル量のしきい値が異なるためと考えられる。
また、トリミング工程におけるウエハの処理温度は、ラジカル反応や側鎖基の脱離を考慮すると20℃以上であることが望ましい。さらに、フォトレジスト材料のガラス転移による相変化を考慮するとトリミング工程におけるウエハの処理温度は回路パターン形成後のフォトレジスト材料のガラス転移温度以下、例えば200℃以下であることが望ましい。しかしながら、トリミング工程とプラズマエッチング処理に最適なウエハの処理温度が同じとは限らないため、トリミング工程とプラズマエッチング処理中のウエハ処理温度を変化させても構わない。
図6のように、酸素添加量が大きいほどLとLのトリミングレート差は小さい。よって、前記トリミング工程においては、酸素単体ガスを用いても同様の効果を得ることができる。酸素単体ガスを用いて前記トリミング工程を適用した場合、一般的にはトリミングレートの絶対値が増加する。よって、トリミングレートを高精度に制御したい場合は、前記トリミング工程においては、酸素ガスと臭化水素ガスとを含んだ混合ガスを用い、トリミングレートの絶対値を低下させ、寸法制御性能を向上させても良い。この場合でも同様の効果を得ることができる。さらに、形成されるパターンの側面の凹凸の低減、LWR(Line Width Roughness)の低減のため前記トリミング工程に窒素ガスを添加してもよい。この場合、LとLのトリミングレート差が小さくなる効果だけでなく、形成されるパターンの側面の凹凸の低減、LWR低減の効果も得られる。
さらに、フォトレジストマスクパターンに対して酸素ガスと臭化水素ガスと窒素ガスとを含む混合ガスを用いてトリミング処理を実施することで、半導体基板の面内全体で同等のトリミング性能を確保することができるという効果がある。
さらに、前記トリミング処理をフリージング材料に被覆されたフォトレジストマスクパターン(L)206の前記被覆層207のトリミング(エッチング)の間のみに適用し、その後次のトリミング処理に用いるガスとして酸素ガス(O)を含む混合ガスとすることで、得られる回路パターン寸法を高精度に制御でき、半導体デバイス特性を改善できる。この場合、前記次のトリミング処理に用いる酸素ガス添加量は、最初のトリミング工程の酸素ガス添加量より少なくしトリミングレートの絶対値を低下させることで高精度にパターン寸法を管理できる。
ここでは、トリミング工程を行う場合のプラズマ処理圧力は、プラズマ生成の効率により大気圧以下であることが重要であるため100Pa以下が望ましい。また極低圧でもプラズマ生成の効率が低下し、さらにレジストポリマーと反応する反応性ラジカル濃度も低下するため0.1Pa以上が望ましい。よって、トリミング工程の効果が顕著に現れるのは、0.1Pa以上100Pa以下である。
さらに、トリミング処理を行う場合の被処理材に印加するRFバイアス電力は、0W以上100W以下である必要がある。特にRFバイアス電力は0Wが望ましい。これは高いエネルギーを持ったイオンが入射するとフォトレジスト材料がスパッタエッチングされ回路パターンが消滅するためであり、スパッタエッチングを抑制するためにRFバイアス電力を100W以下とする必要がある。特に、本実施例におけるトリミング工程では、フォトレジスト材料のスパッタエッチングを抑制するためRFバイアス電力は0Wとした。
以上の実施例によれば、フリージング法を用いたダブルパターニング技術を用いて形成されたフォトレジストマスクパターンに対して、酸素ガス、臭化水素ガス、窒素ガスの中から少なくとも1つ以上のガスを含むトリミング工程を行い、前記フリージング材料に被覆された前記フォトレジストマスクパターンと前記フリージング材料に被覆されていないフォトレジストマスクパターンとのトリミングレートを同じとする。これにより得られる回路パターン寸法のウエハ面内の均一性を改善することができるという効果がある。また高精度なエッチング処理が可能となり、半導体デバイス特性が改善、歩留まりが向上するという効果がある。
以上、本実施例の各効果について、特にMOSトランジスタのゲート電極のエッチング処理を例とし、代表的な薄膜層、プラズマエッチング条件、エッチング形状を用いて具体的に説明したが、類似の特性を示す薄膜材料や半導体製造工程であれば、同様の作用効果が得られるのは言うまでもない。
また、上述の実施例では半導体デバイスの前工程を中心に各効果を説明したが、半導体デバイスの後工程(配線接続、スーパーコネクト)、マイクロマシン、MEMS分野(ディスプレイ分野、光スイッチ分野、通信分野、ストレージ分野、センサー分野、イメージャ分野、小型発電機分野、小型燃料電池分野、マイクロプローバ分野、プロセス用ガス制御システム分野、医学バイオ分野の関係含む)等の分野でのエッチング加工技術に適用しても同様の作用効果が得られる。
また、以上の実施例ではマイクロ波ECR放電を利用したエッチング装置を用いたプラズマ処理方法を例に説明したが、他の放電(有磁場UHF放電、容量結合型放電、誘導結合型放電、マグネトロン放電、表面波励起放電、トランスファー・カップルド放電)を利用したドライエッチング装置においても同様の作用効果がある。ただし、ECR放電を用いた場合、主要なプラズマ生成領域とウエハとの距離の制御性、高解離度のプラズマによる反応性ラジカルの密度増加等によって、より高精度の効果を得ることができることから、より最適な効果を得るためにはECR放電がより好ましい。
本発明の一実施例であるマイクロ波ECRエッチング装置の縦断面図。 フリージング法を用いたダブルパターニング技術により形成されたフォトレジストパターン形状を模式的に説明する図。 従来の方法でトリミング処理されたパターン形状を模式的に説明する図。 本発明の一実施例であるトリミング処理を実施したフォトレジストパターン形状を模式的に説明する図。 本発明の一実施例であるトリミング処理とプラズマエッチング処理とを実施した回路パターン形状を模式的に説明する図。 本発明の一実施であるトリミング工程においてLとLのエッチングレート差の酸素ガス添加量依存性を示す図。 従来の方法でエッチング処理されたパターン形状を模式的に説明する図。
符号の説明
101…真空容器、102…シャワープレート、103…誘電体窓、104…処理室、105…ガス供給装置、106…真空排気口、107…導波管、109…電磁波発生用電源、110…磁場発生コイル、111…ウエハ載置用電極、112…ウエハ、113…マッチング回路、114…高周波電源、201…半導体基板、202・・・絶縁膜層、203・・・導電層、204・・・マスク層、205・・・反射防止層、206・・・1回目の露光によるフォトレジストマスクパターン(L)、207・・・被覆層、208・・・2回目の露光によるフォトレジストマスクパターン(L

Claims (6)

  1. 半導体基板上の積層化された薄膜と、前記積層化された薄膜上にフリージング法を用いたダブルパターンニング技術により形成されたフォトレジストマスクと、を有する被処理材をプラズマエッチングするプラズマ処理方法において、
    酸素(O )ガス単体、または、酸素(O )ガスと臭化水素(HBr)ガスとを含んだ混合ガス、または、酸素(O )ガスと臭化水素(HBr)ガスと窒素(N )ガスとを含んだ混合ガス、のいずれかのガスをエッチングガスとして用いることにより、
    フリージング材料に被覆された前記フォトレジストマスクと前記フリージング材料に被覆されていないフォトレジストマスクとのトリミングレートを同じにする第一のトリミング工程を有することを特徴とするプラズマ処理方法。
  2. 請求項1記載のプラズマ処理方法において、
    前記ガスが酸素(O )ガスと臭化水素(HBr)ガスとを含んだ混合ガス、または、酸素(O )ガスと臭化水素(HBr)ガスと窒素(N )ガスとを含んだ混合ガス、のいずれかである場合、その酸素(O )ガスのガス流量が全混合ガス流量の10%以上であることを特徴とするプラズマ処理方法。
  3. 請求項1または請求項2のいずれか1項に記載のプラズマ処理方法において、
    さらに、前記第一のトリミング工程によって前記フリージング材料に被覆されたフォトレジストマスクの前記フリージング材料を除去した後、酸素(O )ガスを含む混合ガスを用いてトリミングを行う第二のトリミング工程を有することを特徴とするプラズマ処理方法。
  4. 請求項1または請求項2のいずれか1項に記載のプラズマ処理方法において、
    さらに、前記薄膜をプラズマエッチングするプラズマエッチング工程を有し、
    前記第一のトリミング工程の被処理材の処理温度と前記プラズマエッチング工程の被処理材の処理温度が異なることを特徴とするプラズマ処理方法。
  5. 半導体基板上の積層化された薄膜と、前記積層化された薄膜上にフリージング法を用いたダブルパターンニング技術により形成されたフォトレジストマスクとを有する被処理材をプラズマエッチングするプラズマ処理方法において、
    フリージング材料に被覆されたフォトレジストマスクパターンをマスクとしてエッチング処理されたパターン寸法と前記フリージング材料に被覆されていないフォトレジストマスクパターンをマスクとしてエッチング処理されたパターン寸法とが同じパターン寸法となるようなトリミング処理は、酸素(O )ガス単体、または、酸素(O )ガスと臭化水素(HBr)ガスとを含んだ混合ガス、または、酸素(O )ガスと臭化水素(HBr)ガスと窒素(N )ガスとを含んだ混合ガス、のいずれかのガスをエッチングガスとして用いることにより行われることを特徴とするプラズマ処理方法。
  6. 請求項記載のプラズマ処理方法において、
    前記ガスが酸素(O )ガスと臭化水素(HBr)ガスとを含んだ混合ガス、または、酸素(O )ガスと臭化水素(HBr)ガスと窒素(N )ガスとを含んだ混合ガス、のいずれかである場合、その酸素(O )ガスのガス流量が全混合ガス流量の10%以上であることを特徴とするプラズマ処理方法。
JP2008221413A 2008-08-29 2008-08-29 プラズマ処理方法 Expired - Fee Related JP5063535B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008221413A JP5063535B2 (ja) 2008-08-29 2008-08-29 プラズマ処理方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008221413A JP5063535B2 (ja) 2008-08-29 2008-08-29 プラズマ処理方法

Publications (2)

Publication Number Publication Date
JP2010056389A JP2010056389A (ja) 2010-03-11
JP5063535B2 true JP5063535B2 (ja) 2012-10-31

Family

ID=42071974

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008221413A Expired - Fee Related JP5063535B2 (ja) 2008-08-29 2008-08-29 プラズマ処理方法

Country Status (1)

Country Link
JP (1) JP5063535B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343308B2 (en) * 2013-10-28 2016-05-17 Asm Ip Holding B.V. Method for trimming carbon-containing film at reduced trimming rate

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2919004B2 (ja) * 1990-07-12 1999-07-12 沖電気工業株式会社 パターン形成方法
JP4579611B2 (ja) * 2004-07-26 2010-11-10 株式会社日立ハイテクノロジーズ ドライエッチング方法
JP2007150166A (ja) * 2005-11-30 2007-06-14 Toshiba Corp 半導体装置の製造方法
JP4772618B2 (ja) * 2006-07-31 2011-09-14 東京応化工業株式会社 パターン形成方法、金属酸化物膜形成用材料およびその使用方法
JP2010509783A (ja) * 2006-11-14 2010-03-25 エヌエックスピー ビー ヴィ フィーチャ空間集積度を高めるリソグラフィのためのダブルパターニング方法
JP2008159717A (ja) * 2006-12-21 2008-07-10 Sharp Corp エッチング方法
JP4614995B2 (ja) * 2007-08-23 2011-01-19 富士通セミコンダクター株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2010056389A (ja) 2010-03-11

Similar Documents

Publication Publication Date Title
JP5108489B2 (ja) プラズマ処理方法
US9337020B2 (en) Resist mask processing method using hydrogen containing plasma
US9390941B2 (en) Sample processing apparatus, sample processing system, and method for processing sample
CN107431011B (zh) 用于原子层蚀刻的方法
KR101887723B1 (ko) 다층 마스크에서의 패턴의 cd 및 무결성을 제어하기 위한 에칭 프로세스
US9607843B2 (en) Method for roughness improvement and selectivity enhancement during arc layer etch via adjustment of carbon-fluorine content
US9576816B2 (en) Method for roughness improvement and selectivity enhancement during arc layer etch using hydrogen
KR101713330B1 (ko) Sf6 및 탄화수소를 이용하여 arc층을 패터닝하는 방법
CN105190840A (zh) 用于多图案化应用的光调谐硬掩模
US20160240388A1 (en) Method for roughness improvement and selectivity enhancement during arc layer etch using carbon
US20120208369A1 (en) Method of Etching Features in Silicon Nitride Films
US7998872B2 (en) Method for etching a silicon-containing ARC layer to reduce roughness and CD
US7842450B2 (en) Method of forming a semiconductor device
JP2013542613A (ja) フォトレジスト線幅の荒れを制御するための方法及び装置
US7858270B2 (en) Method for etching using a multi-layer mask
WO2016131061A1 (en) Method for roughness improvement and selectivity enhancement during arc layer etch
US20130267097A1 (en) Method and apparatus for forming features with plasma pre-etch treatment on photoresist
WO2015060929A1 (en) Methods for patterning a hardmask layer for an ion implantation process
US20140151327A1 (en) Plasma etching method
JP2001110784A (ja) プラズマ処理装置および処理方法
JP2000221698A (ja) 電子装置の製造方法
KR20080056652A (ko) 균일성 제어를 위해 염소로 다단계 포토마스크를 에칭하는방법
JP5063535B2 (ja) プラズマ処理方法
JP6158027B2 (ja) プラズマ処理方法
JP4066517B2 (ja) 電子装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110616

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120419

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120424

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120618

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120731

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120807

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150817

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees