KR20120098017A - 반도체 장치 제조방법 - Google Patents

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Abstract

본 발명은 프리징더블패터닝공정(Freezing Double Patterning Technology, Freezing DPT)을 이용한 콘택홀 형성공정시 비정상적인 콘택홀 형성을 방지할 수 있는 반도체 장치 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1영역과 제2영역을 갖는 기판상에 감광막을 형성하는 단계; 상기 감광막의 노광영역에 조사되는 제1광량보다 작은 제2광량이 상기 감광막의 비노광영역에도 조사되도록 노광공정을 실시하는 단계; 상기 감광막의 노광영역을 제거하여 상기 제1영역에 제1감광막패턴을 형성함과 동시에 상기 제2영역을 덮는 제2감광막패턴을 형성하는 단계; 상기 제1 및 제2감광막패턴 표면에 캡핑막을 형성하는 단계; 상기 기판상의 제1영역에 상기 제1감광막패턴과 교차하는 제3감광막패턴을 형성함과 동시에 상기 제2영역을 덮는 제4감광막패턴을 형성하는 단계; 및 상기 제1 내지 제4감광막패턴을 식각장벽으로 상기 기판을 식각하는 단계를 포함하는 반도체 장치의 콘택홀 형성방법을 제공한다.

Description

반도체 장치 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 프리징더블패터닝공정(Freezing Double Patterning Technology, Freezing DPT)을 이용한 반도체 장치의 콘택홀 형성방법에 관한 것이다.
반도체 장치의 개발에 있어서 패턴 미세화(Pattern Shrinkage)는 수율 향상을 위해 가장 핵심이 되는 사항이다. 이와 같은 패턴 미세화로 인하여 40nm 이하의 반도체 장치에서는 콘택홀 형성공정이 가장 어려운 공정으로 부각되고 있다. 그리하여 40nm 이하의 직경 및 간격을 갖는 콘택홀을 형성하기 위해 새로운 패터닝기술이 요구되어지고 있으며, 이에 따라 프리징더블패터닝공정(Freezing Double Patterning Technology, Freezing DPT)이라는 새로운 기술이 도입되었다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 장치의 콘택홀 형성공정을 도시한 평면도이고, 도 2a 및 도 2b는 종래기술의 문제점을 나타낸 이미지이다.
도 1a에 도시된 바와 같이, 콘택홀이 형성될 제1영역과 콘택홀이 형성되지 않는 제2영역을 갖는 기판상에 제1방향으로 연장된 라인타입의 제1감광막패턴(11)을 형성함과 동시에 제2영역을 덮는 제2감광막패턴(12)을 형성한다. 이때, 패턴의 균일도를 향상시키기 위하여 제1감광막패턴(11)은 제1방향으로 제2영역까지 확장시켜 형성한다.
도 1b에 도시된 바와 같이, 제1 및 제2감광막패턴(11, 12) 전면에 프리징물질(freezing material)을 도포한 후, 열처리를 실시하여 제1감광막패턴(11) 표면에 캡핑막을 형성한다. 여기서, 캡핑막은 감광막패턴을 형성하기 위한 노광공정시 감광막과 광이 반응하여 생성된 산(acid)이 프리징물질과 반응하여 생성된다. 이하, 캡핑막이 형성된 제1감광막패턴(11)의 도면부호를 '11A'로 변경하여 표기한다.
도 1c에 도시된 바와 같이, 제1 및 제2감광막패턴(11A, 12)을 포함한 구조물 상에 제1방향과 직교하는 제2방향으로 연장된 라인타입의 제3감광막패턴(13)을 형성함과 동시에 제2영역을 덮는 제4감광막패턴(14)을 형성한다. 이때, 패턴의 균일도를 향상시키기 위하여 제3감광막패턴(13)은 제2방향으로 제2영역까지 확장시켜 형성하며, 캡핑막이 형성된 제1감광막패턴(11A)은 제3 및 제4감광막패턴(13, 14) 형성공정시 노광되지 않는다.
다음으로, 제1 내지 제4감광막패턴(11A, 12, 13, 14)을 식각장벽으로 기판을 식각하여 도 1d에 도시된 바와 같이 제1영역에 다수의 콘택홀(15)을 형성한다. 이후, 제1 내지 제4감광막패턴(11A, 12, 13, 14)은 제거한다.
하지만, 종래기술은 제1 내지 제4감광막패턴(11A, 12, 13, 14)을 바이너리 마스크(Binary Intensity Mask, BIM)를 사용하여 형성하고, 바이너리 마스크의 특성 및 제2영역을 덮는 제2감광막패턴(12)의 형상으로 인해 제2감광막패턴(12) 표면에는 캡핑막이 형성되지 않는 문제점이 있다. 이로 인하여 도 2a의 도면부호 'X' 및 도 2b의 도면부호 'Y'에 나타낸 바와 같이, 제3감광막패턴(13)을 형성하는 과정에서 제2영역으로 확장된 제3감광막패턴(13) 아래 제2감광막패턴(12)이 손실되면서 제2영역에 비정상적인 콘택홀이 형성되는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 비정상적인 콘택홀 형성을 방지할 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판상에 감광막을 형성하는 단계; 상기 감광막의 노광영역에 조사되는 제1광량보다 작은 제2광량이 상기 감광막의 비노광영역에도 조사되도록 노광공정을 실시하는 단계; 상기 감광막의 노광영역을 제거하여 감광막패턴을 형성하는 단계; 및 상기 감광막패턴 표면에 캡핑막을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 제1영역과 제2영역을 갖는 기판상에 감광막을 형성하는 단계; 상기 감광막의 노광영역에 조사되는 제1광량보다 작은 제2광량이 상기 감광막의 비노광영역에도 조사되도록 노광공정을 실시하는 단계; 상기 감광막의 노광영역을 제거하여 상기 제1영역에 제1감광막패턴을 형성함과 동시에 상기 제2영역을 덮는 제2감광막패턴을 형성하는 단계; 상기 제1 및 제2감광막패턴 표면에 캡핑막을 형성하는 단계; 상기 기판상의 제1영역에 상기 제1감광막패턴과 교차하는 제3감광막패턴을 형성함과 동시에 상기 제2영역을 덮는 제4감광막패턴을 형성하는 단계; 및 상기 제1 내지 제4감광막패턴을 식각장벽으로 상기 기판을 식각하는 단계를 포함하는 반도체 장치의 콘택홀 형성방법을 제공한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 감광막의 노광영역에 조사되는 광량보다 작은 광량이 감광막의 비노광영역에도 조사되도록 노광공정을 실시함에 따라 감광막패턴 표면에 프리징물질을 이용한 캡핑막을 용이하게 형성할 수 있는 효과가 있다. 이를 통해, 본 발명은 비정상적인 콘택홀 형성을 방지할 수 있는 효과가 있다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 장치의 콘택홀 형성공정을 도시한 평면도.
도 2a 및 도 2b는 종래기술의 문제점을 나타낸 이미지.
도 3a는 바이너리 마스크와 감쇠형 위상반전마스크에서의 광 투과 정도를 도시한 도면.
도 3b는 바이너리 마스크와 감쇠형 위상반전마스크의 광 투과율을 나타낸 그래프.
도 4a 내지 도 4c는 본 발명의 일실시예에 따른 반도체 장치의 콘택홀 형성방법을 도시한 평면공정도.
도 5a 내지 도 5d는 도 4a에 도시된 I-I'절취선을 따라 캡핑막이 형성된 감광막패턴의 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 프리징더블패터닝공정(Freezing Double Patterning Technology, Freezing DPT)을 이용한 미세 패턴 형성방법에 관한 것으로, 감광막에 대한 노광공정시 노광영역 이외의 비노광영역에도 일정량의 광을 조사하여 프리징물질과 반응하여 캡핑막을 형성하는 산(acid)이 생성되도록 유도하는 것이 특징이다. 이를 위해, 본 발명은 노광영역 이외의 비노광영역에도 일정량의 광을 조사하기 위하여 감쇠형 위상반전마스크(Attenuated Phase Shift Mask)를 사용하는 것을 또 다른 특징이다. 이하, 도 3a 및 도 3b를 참조하여 바이너리 마스크와 감쇠형 위상반전마스크를 서로 비교하여 설명하기로 한다.
도 3a는 바이너리 마스크와 감쇠형 위상반전마스크에서의 광 투과정도를 도시한 도면이고, 도 3b는 바이너리 마스크와 감쇠형 위상반전마스크의 광 투과율을 나타낸 그래프이다.
도 3a 및 도 3b에 도시된 바와 같이, 감쇠형 위상반전마스크와 바이너리 마스크는 투광기판(21) 상에 형성된 차광패턴(22)을 포함한다. 이때, 바이너리 마스크는 입사광(101)이 차광패턴(22)을 전혀 통과하지 못하는데 반해, 감쇠형 위상반전마스크는 입사광(101) 일부가 차광패턴(22)을 통과할 수 있다. 감쇠형 위상반전마스크에서 입사광(101)의 일부가 차광패턴(22)을 통과하는 것은 차광패턴(22) 사이의 간격(또는 구현하고자 하는 패턴의 선폭)이 노광 광원의 파장보다 작아지면서 발생하는 회절간섭에 의한 것으로, 차광패턴(22) 사이의 간격이 40nm 이하에서 발생하는 현상임을 확인할 수 있다(도 3b 참조).
여기서, 입사광(101)의 일부가 차광패턴(22)을 통과하는 현상은 마스크의 투과율이 저하되는 것을 의미하기 때문에 종래에는 40nm 이하의 선폭을 갖는 패턴을 구현하기 위해 바이너리 마스크를 사용하였다(도 3b 참조). 하지만, 본 발명은 감쇠형 위상반전마스크를 사용하여 40nm 이하의 선폭을 갖는 패턴을 구현함과 동시에 감광막의 비노광영역에도 일정량의 광을 조사시켜 산을 생성할 수 있기 때문에 바이너리 마스크를 사용함에 따라 감광막패턴 표면에 캡핑막이 형성되지 않는 문제점을 손쉽게 해결할 수 있다.
이하, 본 발명의 일실시예에 따른 40nm 이하의 직경 및 간격을 갖는 콘택홀 형성방법을 통해 본 발명의 기술사상에 대하여 구체적으로 설명한다.
도 4a 내지 도 4c는 본 발명의 일실시예에 따른 반도체 장치의 콘택홀 형성방법을 도시한 평면공정도이고, 도 5a 내지 도 5d는 도 4a에 도시된 I-I'절취선을 따라 캡핑막이 형성된 감광막패턴의 제조방법을 도시한 공정단면도이다.
도 4a에 도시된 바와 같이, 콘택홀이 형성될 제1영역과 콘택홀이 형성되지 않는 제2영역을 갖는 기판(31)상에 제1방향으로 연장된 라인타입의 제1감광막패턴(33A)을 형성함과 동시에 제2영역을 덮는 제2감광막패턴(33B)을 형성한 후에 제1 및 제2감광막패턴(33A, 33B) 표면에 캡핑막(35)을 형성한다. 이때, 제1감광막패턴(33A)은 패턴 균일도를 확보하기 위하여 제1방향으로 제2영역까지 확장시켜 형성한다.
이하, 캡핑막(35)이 형성된 제1감광막패턴(33A)의 도면부호를 '36'으로, 캡핑막(35)이 형성된 제2감광막패턴(33B)의 도면부호를 '37'로 변경하여 표기하며, 도 5a 내지 도 5d를 참조하여 캡핑막(35)이 형성된 제1 및 제2감광막패턴(36, 37) 형성공정에 대하여 구체적으로 설명한다.
도 5a에 도시된 바와 같이, 제1영역과 제2영역을 갖는 기판(31)상에 감광막(34)을 형성한다. 이때, 감광막(34)은 포지티브타입(positivw type)을 사용할 수 있다. 콘택홀이 형성되는 제1영역은 셀영역일 수 있으며, 콘택홀이 형성되지 않는 제2영역은 주변회로영역일 수 있다.
다음으로, 감쇠형 위상반전마스크(201)를 사용하여 감광막(34)의 노광영역(32)에 조사되는 제1광량(202)보다 작은 제2광량(203)이 감광막(34)의 비노광영역(33)에도 조사되도록 노광공정을 실시한다. 이때, 제2광량(203)은 제1광량(202) 대비 6% 내지 30% 범위를 갖는 것이 바람직하다. 제2광량(203)이 제1광량(202) 대비 6% 미만을 경우에는 감광막(34)의 비노광영역(33)에 충분한 양의 산이 생성되지 않을 수 있고, 30%를 초과하는 경우에는 감광막(34)의 비노광영역(33)이 후속 현상공정시 손실될 우려가 있다.
상술한 바와 같이, 감쇠형 위상반전마스크(201)를 사용하여 노광공정을 실시함에 따라 감광막(34)의 노광영역(32) 및 비노광영역(33)에 산(204)이 생성된다. 이때, 감광막(34)으로 조사되는 광량의 차이로 인해 감광막(34)의 비노광영역(33)보다 노광영역(32)에 더 많은 산(204)이 생성된다.
도 5b에 도시된 바와 같이, 열처리를 실시하여 감광막(34)의 노광영역(32)에 생성된 산(204)을 감광막(34)의 비노광영역(33)으로 확산시킨다. 이는 후속 캡핑막 형성공정에 대한 효율을 증가시킴과 동시에 후속 현상공정을 보다 용이하게 진행하기 위함이다.
도 5c에 도시된 바와 같이, 현상공정을 실시하여 감광막(34)의 노광영역(32)을 제거한다. 현상공정이 완료된 시점에서 제1영역에 잔류하는 감광막의 비노광영역이 제1감광막패턴(33A)으로 작용하고, 제2영역에 잔류하는 감광막의 비노광영역이 제2감광막패턴(33B)으로 작용한다.
도 5d에 도시된 바와 같이, 제1 및 제2감광막패턴(33A, 33B) 표면에 캡핑막(35)을 형성한다. 캡핑막(35)은 제1 및 제2감광막패턴(33A, 33B)이 형성된 기판(31) 전면에 프리징물질을 도포한 후, 열처리를 실시하여 제1 및 제2감광막패턴(33A, 33B) 표면에 캡핑막(35)을 형성하고, 캡핑막(35) 형성 이후 잔류하는 프리징물질을 제거하는 일련의 공정과정을 통해 형성할 수 있다.
상술한 공정과정을 통해 캡핑막(35)이 형성된 제1감광막패턴(36) 및 제2감광막패턴(37)을 형성할 수 있다.
도 4b에 도시된 바와 같이, 제1 및 제2감광막패턴(36, 37)이 형성된 기판(31)의 제1영역 상에 제1방향과 직교하는 제2방향으로 연장된 라인타입의 제3감광막패턴(38)을 형성함과 동시에 제2영역을 덮는 제4감광막패턴(39)을 형성한다. 제3감광막패턴(38)은 패턴 균일도를 향상시키기 위하여 제2방향으로 제2영역까지 확장시켜서 형성한다. 제3 및 제4감광막패턴(38, 39)은 감쇠형 위상반전마스크 또는 바이너리 마스크를 사용하여 형성할 수 있다.
도 4c에 도시된 바와 같이, 제1 내지 제4감광막패턴(36, 37, 38, 39)을 식각장벽으로 기판(31)을 식각하여 다수의 콘택홀(40)을 형성한다.
여기서, 종래에는 제2감광막패턴(37) 표면에 캡핑막(35)이 형성되지 않음에 따라 제2영역으로 확장된 제3감광막패턴(38) 아래 제2감광막패턴(37)이 손실되면서 비정상적인 콘택홀(40)이 형성되었으나, 본 발명의 일실시예에 따르면 제2감광막패턴(37) 표면에 캡핑막(35)을 형성할 수 있기 때문에 비정상적인 콘택홀(40)이 형성되는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 노광영역
33 : 비노광영역 33A, 36 : 제1감광막패턴
33B, 37 : 제2감광막패턴 34 : 감광막
35 : 캡핑막 38 : 제3감광막패턴
39 : 제4감광막패턴 40 : 콘택홀
201 : 감쇠형 위상반전마스크 202 : 제1광량
203 : 제2광량 204 : 산(acid)

Claims (13)

  1. 기판상에 감광막을 형성하는 단계;
    상기 감광막의 노광영역에 조사되는 제1광량보다 작은 제2광량이 상기 감광막의 비노광영역에도 조사되도록 노광공정을 실시하는 단계;
    상기 감광막의 노광영역을 제거하여 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴 표면에 캡핑막을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서,
    상기 노광공정을 실시하는 단계는,
    감쇠형 위상반전마스크를 사용하여 실시하는 반도체 장치 제조방법.
  3. 제1항에 있어서,
    상기 제2광량은 상기 제1광량 대비 6% 내지 30% 범위를 갖는 반도체 장치 제조방법.

  4. 제1항에 있어서,
    상기 노광공정을 실시한 이후에 열처리를 실시하는 단계; 및
    상기 캡핑막을 형성한 이후에 열처리를 실시하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  5. 제1항에 있어서,
    상기 캡핑막을 형성하는 단계는,
    상기 기판 전면에 프리징물질을 도포하는 단계;
    열처리를 실시하여 상기 감광막패턴 표면에 캡핑막을 형성하는 단계; 및
    잔류하는 상기 프리징물질을 제거하는 단계
    를 포함하는 반도체 장치 제조방법.
  6. 제1영역과 제2영역을 갖는 기판상에 감광막을 형성하는 단계;
    상기 감광막의 노광영역에 조사되는 제1광량보다 작은 제2광량이 상기 감광막의 비노광영역에도 조사되도록 노광공정을 실시하는 단계;
    상기 감광막의 노광영역을 제거하여 상기 제1영역에 제1감광막패턴을 형성함과 동시에 상기 제2영역을 덮는 제2감광막패턴을 형성하는 단계;
    상기 제1 및 제2감광막패턴 표면에 캡핑막을 형성하는 단계;
    상기 기판상의 제1영역에 상기 제1감광막패턴과 교차하는 제3감광막패턴을 형성함과 동시에 상기 제2영역을 덮는 제4감광막패턴을 형성하는 단계; 및
    상기 제1 내지 제4감광막패턴을 식각장벽으로 상기 기판을 식각하는 단계
    를 포함하는 반도체 장치의 콘택홀 형성방법.
  7. 제6항에 있어서,
    상기 노광공정은 감쇠형 위상반전마스크를 사용하여 실시하는 반도체 장치의 콘택홀 형성방법.
  8. 제6항에 있어서,
    상기 제2광량은 상기 제1광량 대비 6% 내지 30% 범위를 갖는 반도체 장치의 콘택홀 형성방법.
  9. 제6항에 있어서,
    상기 노광공정을 실시한 이후에 열처리를 실시하는 단계; 및
    상기 캡핑막을 형성한 이후에 열처리를 실시하는 단계
    를 더 포함하는 반도체 장치의 콘택홀 형성방법.
  10. 제6항에 있어서,
    상기 캡핑막을 형성하는 단계는,
    상기 기판 전면에 프리징물질을 도포하는 단계;
    열처리를 실시하여 상기 제1 및 제2감광막패턴 표면에 캡핑막을 형성하는 단계; 및
    잔류하는 상기 프리징물질을 제거하는 단계
    를 포함하는 반도체 장치의 콘택홀 형성방법.
  11. 제6항에 있어서,
    상기 제1감광막패턴 및 상기 제3감광막패턴은 라인타입으로 형성하는 반도체 장치의 콘택홀 형성방법.
  12. 제6항에 있어서,
    상기 제1감광막패턴 및 상기 제3감광막패턴은 각각이 연장된 방향으로 제2영역까지 확장시켜 형성하는 반도체 장치의 콘택홀 형성방법.
  13. 제6항에 있어서,
    상기 제1영역은 셀영역을 포함하고, 상기 제2영역은 주변회로영역을 포함하는 반도체 장치의 콘택홀 형성방법.
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