KR20110108734A - 콘택홀 형성용 마스크 및 이를 이용한 반도체 장치의 콘택홀 형성방법 - Google Patents

콘택홀 형성용 마스크 및 이를 이용한 반도체 장치의 콘택홀 형성방법 Download PDF

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Abstract

본 발명은 30nm급 콘택홀을 구현할 수 있는 반도체 장치의 콘택홀 형성용 마스크 및 콘택홀 형성방법을 제공하기 위한 것으로, 식각대상층 상에 제1방향 및 상기 제1방향과 직교하는 제2방향으로 각각 라인폭보다 스페이서 폭이 더 큰 매쉬형 제1감광막패턴을 형성하는 단계; 상기 제1감광막패턴을 프리징시키는 단계; 상기 식각대상층 상에 상기 제1 및 제2방향으로 각각 라인폭보다 스페이서 폭이 더 큰 매쉬형 제2감광막패턴을 형성하여 상기 제1 및 제2감광막패턴으로 이루어지고, 상기 제1 및 제2방향으로 각각 라인:스페이서 비가 1:1인 매쉬형 제3감광막패턴(콘택홀 형성용 마스크)을 형성하는 단계; 및 상기 제3감광막패턴을 식각장벽으로 상기 식각대상층을 식각하는 단계를 포함하는 반도체 장치의 콘택홀 형성방법을 제공하며, 상술한 본 발명에 따르면, 균일한 CD를 갖고 직경 및 간격이 30nm급인 콘택홀을 안정적으로 구현할 수 있는 효과가 있다.

Description

콘택홀 형성용 마스크 및 이를 이용한 반도체 장치의 콘택홀 형성방법{MASK FOR FORMING CONTACT HOLE AND METHOD FOR FORMING CONTACT HOLE OF SEMICONDUCTOR DEVICE USING THEREOF}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 30nm급 선폭을 갖는 콘택홀을 구현할 수 있는 콘택홀 형성용 마스크 및 이를 이용한 반도체 장치의 콘택홀 형성방법에 관한 것이다.
최근 DRAM과 같은 반도체 메모리 장치의 디자인 룰(Design Rule)은 30nm급 패턴을 구현하고 있다. 하지만, 현 시점에서 노광장비는 그 해상력에 있어 라인/스페이서(Line/Space) 패턴은 40nm에서 한계를 보이고 있으며, 콘택홀에 있어서는 60nm에서 한계를 보이고 있다.
노광장비의 해상력 한계를 극복하기 위해 RELACS(Resolution Enhancement Lithography Assisted by Chemical Shrink)공정과 같이 패턴을 축소시키는 기술들이 도입 및 적용되고 있다. 하지만, 이러한 기술을 사용하여 30nm급 콘택홀 형성을 진행하면서 20nm 정도의 패턴축소량을 보이고 있기 때문에 사실상 40nm급 콘택홀 형성만이 가능한 실정이다.
따라서, 현재는 더블패터닝기술(Double Patterning Tech)를 사용하여 30nm급 라인/스페이서 패턴을 구현하며, 마찬가지로 30nm급 콘택홀을 형성하기 위해 2개의 라인/스페이서 패턴을 서로 교차시켜 콘택홀을 구현하고 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 장치의 콘택홀 형성용 마스크를 나타낸 이미지이다.
도 1a 내지 도 1c를 참조하여 종래기술에 따른 반도체 장치의 콘택홀 형성방법을 살펴보면, 식각대상층(미도시) 상에 라인:스페이서 비가 1:1(L:S)인 라인/스페이서 제1감광막패턴(11, 도 1a 참조)을 형성하고, 제1감광막패턴(11)과 교차(또는 직교)하고, 라인:스페이서 비가 1:1(L:S)인 라인/스페이서 제2감광막패턴(12, 도 1b 참조)을 형성하여 제1감광막패턴(11)과 제2감광막패턴(12)이 결합된 콘택홀 형성용 마스크(13, 도 1c 참조)를 형성한다. 이후, 콘택홀 형성용 마스크(13)를 식각장벽(etch barrier)으로 식각대상층을 식각하여 복수의 콘택홀을 형성한다.
종래기술에 따른 반도체 장치의 콘택홀 형성방법으로 30nm급 콘택홀을 구현하기 위해서는 제1 및 제2감광막패턴(11, 12)의 선폭(즉, 라인폭) 및 간격(즉, 스페이서폭)을 30nm급으로 형성해야만 한다.
하지만, 제1 및 제2감광막패턴(11, 12)이 라인/스페이서 패턴이기 때문에 선폭 및 간격을 감소시킬수록 쓰러짐(Collapse)이 빈번하게 발생하는 문제점이 있다. 또한, 제1 및 제2감광막패턴 사이의 간격이 좁기 때문에 현상공정시 다량의 잔류물이 발생하는 문제점이 있다. 또한, 제1 및 제2감광막패턴(11, 12)의 쓰러짐 및 잔류물에 의하여 콘택홀 형성용 마스크(13)의 CD(Critical Dimension)의 균일도가 떨어지는 문제점이 발생한다.
또한, 선폭 및 간격이 30nm급인 제1 및 제2감광막패턴(11, 12)을 형성하기 위해서는 고가인 고해상력 감광막을 필요로하기 때문에 공정비용이 증가하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 30nm급 콘택홀을 구현할 수 있는 반도체 장치의 콘택홀 형성용 마스크 및 콘택홀 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 복수개의 제1방향 및 상기 제1방향과 직교하는 제2방향으로 각각 라인폭보다 스페이서폭이 더 큰 다수의 매쉬형(mesh type) 패턴으로 이루어져 상기 제1 및 제2방향으로 각각 라인:스페이서 비가 1:1인 매쉬형태의 콘택홀 형성용 마스크를 제공한다.
상기 매쉬형 패턴은 상기 제1 및 제2방향으로 각각 라인:스페이서 비가 1:2n+1(n은 0을 제외한 자연수)을 갖고, 콘택홀 형성용 마스크는 n개의 상기 매쉬형 패턴으로 이루어질 수 있다.
콘택홀 형성용 마스크는 복수개의 상기 매쉬형 패턴이 적층된 구조를 가질 수 있고, 복수개의 상기 매쉬형 패턴에서 최하층 매쉬형 패턴과 상기 최하층 매쉬형 패턴 상부에 형성된 매쉬형 패턴은 상기 최하층 매쉬형 패턴을 기준으로 상기 제1 및 제2방향으로 각각 라인폭의 두배만큼 이동된 구조를 가질 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 식각대상층 상에 제1방향 및 상기 제1방향과 직교하는 제2방향으로 각각 라인폭보다 스페이서 폭이 더 큰 매쉬형 제1감광막패턴을 형성하는 단계; 상기 제1감광막패턴을 프리징시키는 단계; 상기 식각대상층 상에 상기 제1 및 제2방향으로 각각 라인폭보다 스페이서 폭이 더 큰 매쉬형 제2감광막패턴을 형성하여 상기 제1 및 제2감광막패턴으로 이루어지고, 상기 제1 및 제2방향으로 각각 라인:스페이서 비가 1:1인 매쉬형 제3감광막패턴을 형성하는 단계; 및 상기 제3감광막패턴을 식각장벽으로 상기 식각대상층을 식각하는 단계를 포함하는 반도체 장치의 콘택홀 형성방법을 제공한다. 또한, 상기 식각대상층을 식각하기 이전에 상기 제2감광막패턴을 프리징시키는 단계를 더 포함하는 반도체 장치의 콘택홀 형성방법을 제공한다.
상기 제1 및 제2방향으로 상기 제1감광막패턴의 라인폭 및 스페이서폭과 상기 제2감광막패턴의 라인폭 및 스페이서폭을 서로 동일하게 형성할 수 있고, 상기 제2감광막패턴은 상기 제1감광막패턴을 기준으로 상기 제1 및 제2방향으로 각각 라인폭의 두배만큼 이동시켜 형성할 수 있다.
상기 제1 및 제2감광막패턴은 상기 제1 및 제2방향으로 각각 각각 라인:스페이서 비가 1:3인 매쉬형태를 갖도록 형성할 수 있다.
상기 제1 및 제2감광막패턴은 서로 동일한 레티클 사용하여 형성할 수 있고, 상기 레티클은 투광기판 및 상기 투광기판 상에 형성되어 상기 제1 및 제2방향으로 각각 라인:스페이서 비가 1:3인 매쉬형 비투광패턴을 포함할 수 있다.
상기 제2감광막패턴을 형성하는 단계는, 상기 제1감광막패턴이 형성된 식각대상층 상에 감광막을 도포하는 단계; 상기 레티클을 상기 제1감광막패턴을 기준으로 상기 제1 및 제2방향으로 각각 라인폭의 두배만큼 이동시켜 상기 감광막 상부에 정렬시키는 단계; 및 노광공정 및 현성공정을 실시하는 단계를 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 제1 및 제2감광막패턴이 매쉬형태를 갖기 때문에 라인폭 및 스페이서폭을 감소시키더라도 패턴의 쓰러짐을 방지할 수 있는 효과가 있다.
또한, 본 발명의 제1 및 제2감광막패턴은 라인폭 대비 스페이서폭이 더 크기 때문에 현상공정시 잔류물이 발생하는 것을 방지할 수 있는 효과가 있다. 또한, 고가의 고해상력 감광막을 사용하지 않고도 제1 및 제2감광막패턴을 형성할 수 있으며, 이를 통해 반도체 장치의 생산비용을 절감할 수 있는 효과가 있다.
또한, 본 발명은 제1 및 제2감광막패턴을 형성하는 과정에서 이들의 쓰러짐 및 잔류물 발생을 방지함으로써, 제3감광막패턴의 CD 균일도가 떨어지는 것을 방지할 수 있는 효과가 있다.
결과적으로, 본 발명은 균일한 CD를 갖고 직경 및 간격이 30nm급인 콘택홀을 안정적으로 구현할 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 장치의 콘택홀 형성용 마스크를 나타낸 이미지.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 장치의 콘택홀 형성방법을 도시한 평면도.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 반도체 장치의 콘택홀 형성방법을 도 2a 내지 도 2e에 도시된 X-X'절취선을 따라 도시한 공정단면도.
도 4는 도 3a 및 도 3c에 도시된 레티클을 도시한 사시도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 30nm급 콘택홀을 구현할 수 있는 콘택홀 형성용 마스크 및 이를 이용한 반도체 장치의 콘택홀 형성방법을 제공한다. 이를 위해 본 발명은 복수개의 제1방향 및 제1방향과 직교하는 제2방향으로 각각 라인폭(Line width)보다 스페이서폭(Space width)이 더 큰 매쉬형(mesh type) 패턴으로 이루어져 제1 및 제2방향으로 각각 라인:스페이서 비가 1:1인 매쉬형태의 콘택홀 형성용 마스크를 사용하여 콘택홀을 형성한다. 보다 구체적으로, 매쉬형 패턴은 제1 및 제2방향으로 각각 라인:스페이서 비가 1:2n+1(n은 0을 제외한 자연수)을 갖고, 콘택홀 형성용 마스크는 n개의 매쉬형 패턴으로 이루어진다. 그리고, 콘택홀 형성용 마스크는 복수개의 매쉬형 패턴이 적층된 구조를 갖고, 복수개의 매쉬형 패턴에서 최하층 매쉬형 패턴과 최하층 매쉬형 패턴 상부에 형성된 매쉬형 패턴은 최하층 매쉬형 패턴을 기준으로 제1 및 제2방향으로 각각 라인폭의 두배만큼 이동되어 배치된 구조를 갖는다.
이하, 본 발명의 일실시예에 따른 반도체 장치의 콘택홀 형성방법을 통해 상술한 콘택홀 형성용 마스크 및 이를 이용한 콘택홀 형성방법에 대하여 구체적으로 설명한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 장치의 콘택홀 형성방법을 도시한 평면도이고, 도 3a 내지 도 3e는 도 2a 내지 도 2e에 도시된 X-X'절취선을 따라 도시한 공정단면도이다.
도 2a 및 도 3a에 도시된 바와 같이, 기판(21)상에 식각대상층(22)을 형성한 다음 식각대상층(22) 상에 제1방향 및 제1방향과 직교하는 제2방향으로 각각 라인:스페이서 비가 1:3(L1:S1)인 매쉬형(mesh type) 제1감광막패턴(23)을 형성한다.
제1감광막패턴(23)은 식각대상층(22) 전면에 감광막을 도포한 후에 레티클(100)을 이용하여 노광공정(expose process)을 실시한 다음, 현상공정(develop process)을 실시하는 일련의 공정과정을 통해 형성할 수 있다. 이때, 매쉬형 제1감광막패턴(23)을 형성하기 위한 레티클(100)에 대해서는 후술할 도 4를 참조하여 구체적으로 설명한다.
여기서, 제1감광막패턴(23)은 매쉬형태를 갖기 때문에 라인폭 및 스페이서폭을 감소시키더라도 종래의 라인/스페이서 패턴에서 빈번하게 발생하는 패턴의 쓰러짐(Collapse)을 방지할 수 있다. 또한, 제1감광막패턴(23)은 라인폭 대비 스페이서폭이 더 크기 때문에 현상공정시 종래의 라인:스페이서 비가 1:1인 라인/스페이서 패턴에 비하여 넓은 공간을 확보할 수 있기 때문에 잔류물이 발생하는 것을 방지할 수 있다. 또한, 제1감광막패턴(23)은 라인폭 대비 스페이서폭이 더 크기 때문에 고가의 고해상력 감광막을 사용하지 않고도 제1감광막패턴(23)을 형성할 수 있다.
도 2b 및 도 3b에 도시된 바와 같이, 1차 프리징공정(freezing process)을 실시하여 제1감광막패턴(23)을 프리징시킨다. 이때, '프리징'이란 기형된 감광막패턴이 후속 공정간 다시 노광되어라도 현상되지 않도록 하는 것을 의미한다. 이하, 프리징된 제1감광막패턴(23)의 도면부호를 '23A'로 변경하여 표기한다.
1차 프리징공정은 제1감광막패턴(23) 표면에 프리징제를 코팅한 후에 TMAH(tetramethyl ammonium hydroxide)로 프리징제를 세척하여 제거하는 방법, 제1감광막패턴(23)을 100℃ 내지 200℃ 범위의 온도에서 베이크(bake)하는 방법 또는 100nm 내지 200nm 파장의 광을 제1감광막패턴(23)에 조사하는 방법을 사용하여 실시할 수 있다.
여기서, 1차 프리징공정을 수행하기 이전의 제1감광막패턴(23)보다 프리징된 제1감광막패턴(23A)은 보다 큰 경도를 갖는다. 따라서, 프리징된 제1감광막패턴(23A)은 후속 제1감광막패턴(23A)를 식각장벽으로 하는 식각공정시 공정마진을 향상시킬 수 있는 장점이 있다.
도 2c 및 도 3c에 도시된 바와 같이, 제1감광막패턴(23A)이 형성된 식각대상층(22) 상에 제1 및 제2방향으로 각각 라인:스페이서 비가 1:3(L2:S2)인 매쉬형 제2감광막패턴(24)을 형성한다. 이때, 제2감광막패턴(24)은 제1감광막패턴(23A)과 동일한 라인폭 및 스페이서폭을 갖되, 제1감광막패턴(23A)을 기준으로 제1 및 제2방향으로 각각 라인폭의 두배만큼 이동하여 형성한다. 따라서, 제2감광막패턴(24)은 일부가 제1감광막패턴(23A) 상에 형성되고, 나머지는 제1감광막패턴(23A) 사이에 형성되는 구조를 가지며, 제1 및 제2방향으로 각각 제1감광막패턴(23A)과 제2감광막패턴(24) 사이의 스페이서폭은 제1 및 제2감광막패턴의 라인폭과 동일하다.
제2감광막패턴(24)은 제1감광막패턴(23A)가 형성된 식각대상막(22) 전면에 감광막을 도포한 후에 레티클(100)을 이용하여 노광공정을 실시한 다음, 현상공정을 실시하는 일련의 공정과정을 통해 형성할 수 있다. 이때, 제1감광막패턴(23A)과 동일한 라인폭 및 스페이서폭을 갖고, 생산비용을 절감하기 위해 레티클(100) 제1감광막패턴(23A) 형성공정시 사용된 레티클(100)과 동일한 것을 사용한다. 그리고, 감광막 상부에 레티클(100)을 정렬시키는 과정에서 레티클(100)의 비투광패턴(102)이 기형된 제1감광막패턴(23A)을 기준으로 각각 제1 및 제2방향으로 라인폭의 두배만큼 이동된 영역에 위치하도록 레티클(100)을 정렬시킨 후에 노광공정을 진행한다.
여기서, 제2감광막패턴(24)은 제1감광막패턴(23A)과 마찬가지로 쓰러짐이 발생하는 것을 방지할 수 있으며, 현상공정시 잔류물이 발생하는 것을 방지할 수 있고, 고해상력의 감광막을 사용하지 않도고 제2감광막패턴(24)을 형성할 수 있다.
상술한 공정과정을 통하여 제1 및 제2감광막패턴(23A, 24)으로 이루어져 제1 및 제2방향으로 각각 라인:스페이서 비가 1:1(L3:S3)인 매쉬형태의 제3감광막패턴(25)을 형성할 수 있다. 즉, 상술한 본 발명의 콘택홀 형성용 마스크를 형성할 수 있다. 이때, 제1 및 제2감광막패턴(23A, 24)은 쓰러짐 및 잔류물 발생을 방지할 수 있기 때문에 이들에 의하여 제3감광막패턴(25) CD(Critical Dimension)의 균일도가 떨어지는 것을 방지할 수 있다.
도 2d 및 도 3d에 도시된 바와 같이, 2차 프리징공정을 실시하여 제2감광막패턴(24)을 프리징시킨다. 이하, 프리징된 제2감광막패턴(24)의 도면부호를 '24A'로 변경하여 표기한다.
2차 프리징공정은 1차 프리징공정과 동일한 방법을 사용하여 실시할 수 있다. 예컨대, 2차 프리징공정은 제2감광막패턴(24) 표면에 프리징제를 코팅한 후에 TMAH(tetramethyl ammonium hydroxide)로 프리징제를 세척하여 제거하는 방법, 제2감광막패턴(24)을 100℃ 내지 200℃ 범위의 온도에서 베이크(bake)하는 방법 또는 100nm 내지 200nm 파장의 광을 제2감광막패턴(24)에 조사하는 방법을 사용하여 실시할 수 있다.
한편, 본 발명의 일실시예에서는 제1 및 제2감광막패턴(23A, 24A)으로 원하는 형태를 갖는 콘택홀 형성용 마스크 즉, 제3감광막패턴(25)을 구현할 수 있기 때문에 경우에 따라서 제2감광막패턴(24A)을 프리징시키는 2차 프리징공정을 생략할 수도 있다. 하지만, 프리징된 제1 및 제2감광막패턴(23A, 24A)은 프리징되지 않은 제2감광막패턴(24) 보다 큰 경도를 갖기 때문에 2차 프리징공정을 실시하지 않은 경우에는 프리징된 제1감광막패턴(23A)과 프리징되지 않은 제2감광막패턴(24) 사이의 경도 차이에 의하여 이들을 식각장벽으로하는 식각공정시 공정마진이 저하될 우려가 있다. 따라서, 2차 프리징공정을 실시하여 제2감광막패턴(24A)을 프리징시키는 것이 바람직하다.
도 2e 및 도 3e에 도시된 바와 같이, 제1 및 제2감광막패턴(23A, 24A)이 결합된 제3감광막패턴(25)을 식각장벽(etch barrier)으로 식각대상층(22)을 식각하여 매트릭스 형태로 배열된 복수의 콘택홀(26)을 형성한다.
상술한 공정과정을 통해 본 발명은 균일한 CD를 갖고 직경 및 간격이 30nm급인 콘택홀을 안정적으로 형성할 수 있다.
도 4는 도 3a 및 도 3c에 도시된 레티클을 도시한 사시도이다.
도 4에 도시된 바와 같이, 본 발명의 일실시예에서 따른 제1 및 제2감광막패턴을 구현하기 위한 레티클(100)은 투광성 소재로 이루어진 투광기판(101) 및 투광기판(101) 상에 형성되고 제1 및 제2방향으로 각각 라인:스페이서 비가 1:3(L:S)인 매쉬형 비투광패턴(102)을 포함한다. 이때, 투광기판(101)으로는 석영을 사용할 수 있으며, 매쉬형 비투광패턴(102)은 비투광소재 예컨대, 크롬막(Cr)으로 형성할 수 있다.
여기서, 매쉬형 비투광패턴(102)은 제1 및 제2방향으로 각각 라인:스페이서 비가 1:2n+1(n은 0을 제외한 자연수)인 구조를 가질 수 있으며, 라인폭 대비 스페이서폭의 크기를 조절하는 n값에 의하여 레티클을 통해 형성하는 감광막패턴들의 갯수가 정해진다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21 : 기판 22 : 식각대상층
23, 23A : 제1감광막패턴 24, 24A : 제2감광막패턴
26 : 콘택홀 100 : 레티클
101 : 투광기판 102 : 비투광패턴
25 : 제3감광막패턴(콘택홀 형성용 마스크)

Claims (12)

  1. 복수개의 제1방향 및 상기 제1방향과 직교하는 제2방향으로 각각 라인폭보다 스페이서폭이 더 큰 다수의 매쉬형(mesh type) 패턴으로 이루어져 상기 제1 및 제2방향으로 각각 라인:스페이서 비가 1:1인 매쉬형태의 콘택홀 형성용 마스크.
  2. 제1항에 있어서,
    상기 매쉬형 패턴은 상기 제1 및 제2방향으로 각각 라인:스페이서 비가 1:2n+1(n은 0을 제외한 자연수)을 갖고, n개의 상기 매쉬형 패턴으로 이루어진 콘택홀 형성용 마스크.
  3. 제1항에 있어서,
    복수개의 상기 매쉬형 패턴이 적층된 구조를 갖는 콘택홀 형성용 마스크.
  4. 제3항에 있어서,
    복수개의 상기 매쉬형 패턴에서 최하층 매쉬형 패턴과 상기 최하층 매쉬형 패턴 상부에 형성된 매쉬형 패턴은 상기 최하층 매쉬형 패턴을 기준으로 상기 제1 및 제2방향으로 각각 라인폭의 두배만큼 이동된 콘택홀 형성용 마스크
  5. 식각대상층 상에 제1방향 및 상기 제1방향과 직교하는 제2방향으로 각각 라인폭보다 스페이서 폭이 더 큰 매쉬형 제1감광막패턴을 형성하는 단계;
    상기 제1감광막패턴을 프리징시키는 단계;
    상기 식각대상층 상에 상기 제1 및 제2방향으로 각각 라인폭보다 스페이서 폭이 더 큰 매쉬형 제2감광막패턴을 형성하여 상기 제1 및 제2감광막패턴으로 이루어지고, 상기 제1 및 제2방향으로 각각 라인:스페이서 비가 1:1인 매쉬형 제3감광막패턴을 형성하는 단계; 및
    상기 제3감광막패턴을 식각장벽으로 상기 식각대상층을 식각하는 단계
    를 포함하는 반도체 장치의 콘택홀 형성방법.
  6. 제5항에 있어서,
    상기 식각대상층을 식각하기 이전에
    상기 제2감광막패턴을 프리징시키는 단계를 더 포함하는 반도체 장치의 콘택홀 형성방법.
  7. 제5항에 있어서,
    상기 제1 및 제2방향으로 상기 제1감광막패턴의 라인폭 및 스페이서폭과 상기 제2감광막패턴의 라인폭 및 스페이서폭을 서로 동일하게 형성하는 반도체 장치의 콘택홀 형성방법.
  8. 제7항에 있어서,
    상기 제2감광막패턴은 상기 제1감광막패턴을 기준으로 상기 제1 및 제2방향으로 각각 라인폭의 두배만큼 이동시킨 반도체 장치의 콘택홀 형성방법.
  9. 제5항에 있어서,
    상기 제1 및 제2감광막패턴은 상기 제1 및 제2방향으로 각각 각각 라인:스페이서 비가 1:3인 매쉬형태를 갖는 반도체 장치의 콘택홀 형성방법.
  10. 제7항 또는 제9항에 있어서,
    상기 제1 및 제2감광막패턴은 서로 동일한 레티클 사용하여 형성하는 반도체 장치의 콘택홀 형성방법.
  11. 제10항에 있어서,
    상기 레티클은 투광기판 및 상기 투광기판 상에 형성되어 상기 제1 및 제2방향으로 각각 라인:스페이서 비가 1:3인 매쉬형 비투광패턴을 포함하는 반도체 장치의 콘택홀 형성방법.
  12. 제11항에 있어서,
    상기 제2감광막패턴을 형성하는 단계는,
    상기 제1감광막패턴이 형성된 식각대상층 상에 감광막을 도포하는 단계;
    상기 레티클을 상기 제1감광막패턴을 기준으로 상기 제1 및 제2방향으로 각각 라인폭의 두배만큼 이동시켜 상기 감광막 상부에 정렬시키는 단계; 및
    노광공정 및 현성공정을 실시하는 단계
    를 포함하는 반도체 장치의 콘택홀 형성방법.
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