KR20120126716A - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 특히 한번의 마스크 공정만으로 DPT 공정과 같은 미세패턴을 구현할 수 있으며, DPT 공정시 실시되는 두번의 마스크 공정에 의해 발생되는 오정렬 문제를 방지하여 패턴의 균일도를 향상시킬 수 있다. 또한, 근접 필드 이미지(near filed image)만을 사용하므로 이머젼 장비와 같은 값비싼 장비를 사용하지 않아도 되므로 공정 비용을 절감할 수 있는 기술이다.
본 발명에 따른 반도체 기판 상부에 제 1 패턴을 형성하는 단계와, 제 1 패턴을 포함하는 상기 반도체 기판 상부에 감광막을 도포하는 단계와, 감광막에 대해 블랭크 노광을 진행하는 단계와, 노광된 감광막을 현상하여 상기 제 1 패턴의 일부를 노출시키는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 식각 마스크로 상기 제 1 패턴을 식각하여 제 2 패턴을 형성하는 단계을 포함하는 것을 특징으로 한다.

Description

반도체 소자의 패턴 형성 방법{METHOD FOR MANUFACTURING PATTERN IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것이다. 보다 상세하게는 더블 패터닝 방법(Double Patterning Process)을 포함하는 반도체 소자의 패턴 형성 방법에 관한 것이다.
최근에는 반도체 소자가 고집적화되어 감에 따라 미세 선폭을 가지는 패턴이 요구되고 있다. 하지만, 현재 개발되어 상용화된 노광장비의 한계 상 일정 크기 이하의 미세 패턴을 형성하는 것은 매우 어려운 실정이다. 이에 따라, 현재 상용화된 노광장비를 그대로 이용하면서 미세한 선폭을 갖는 패턴을 구현하기 위하여 DPT(Double Patterning Technology) 공정기술이 제안되었다.
도시하지는 않았지만 DPT 공정을 적용한 반도체 소자의 패턴 형성방법을 설명하면 다음과 같다.
먼저, 반도체 기판 상부에 피식각층을 형성하고, 피식각층 상부에 제 1 감광막을 형성한 후 제 1 노광 마스크를 이용한 노광 및 현상공정을 진행하여 제 1 감광막 패턴을 형성한다. 이어서, 제 1 감광막 패턴을 식각 마스크로 피식각층을 식각하여 제 1 패턴을 형성한다. 그 다음, 제 1 패턴을 포함하는 반도체 기판 상부에 제 2 감광막을 형성한 후 제 2 노광 마스크를 이용한 노광 및 현상 공정을 진행하여 제 1 패턴의 일부를 노출시키는 제 2 감광막 패턴을 형성한다.
이어서, 제 2 감광막 패턴을 식각 마스크로 제 1 패턴을 식각하여 미세 선폭을 갖는 제 2 패턴을 형성한다.
이와 같이, DPT 공정기술을 적용한 종래 기술에 따른 반도체 소자의 패턴 형성 방법에 있어서, DPT 공정은 동일한 피치의 패턴에 대해 두 번의 노광 공정이 필요하므로 공정 비용이 두배로 증가되는 문제점이 있으며, 두번의 패터닝 공정 사이에 발생하는 패턴의 임계치수 변화도 소자의 수율을 저하시키는 요인으로 작용하고 있다. 또한, 두 번의 노광 공정 시 첫 번째와 두 번째 마스크의 정렬 정확성(overlay accuracy)이 저하되면서, 소자의 수율이 감소되는 문제점이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 한번의 마스크 공정만으로 DPT 공정과 같은 미세패턴을 구현할 수 있으며, DPT 공정시 실시되는 두번의 마스크 공정에 의해 발생되는 오정렬 문제를 방지하여 패턴의 균일도를 향상시킬 수 있다. 또한, 근접 필드 이미지(near filed image)만을 사용하므로 이머젼 장비와 같은 값비싼 장비를 사용하지 않아도 되므로 공정 비용을 절감하는 반도체 소자의 패턴 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 기판 상부에 제 1 패턴을 형성하는 단계와, 제 1 패턴을 포함하는 상기 반도체 기판 상부에 감광막을 도포하는 단계와, 감광막에 대해 블랭크 노광을 진행하여 상기 제 1 패턴의 중앙 영역 상의 상기 감광막을 노광시키는 단계와, 노광된 감광막을 현상하여 상기 제 1 패턴의 일부를 노출시키는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 식각 마스크로 상기 제 1 패턴을 식각하여 제 2 패턴을 형성하는 단계을 포함하는 것을 특징으로 한다.
나아가, 제 1 패턴을 형성하는 단계는 반도체 기판 상부에 피식각층을 형성하는 단계와, 피식각층 상부에 콘택홀을 정의하는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 식각 마스크로 상기 피식각층을 식각하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 제 1 패턴을 형성하는 단계에서, 제 1 패턴은 반도체 기판에 비해 반사율이 큰 물질로 형성하는 것을 특징으로 하며, 더욱 바람직하게는 제 1 패턴은 금속층을 포함하는 것을 특징으로 한다.
그리고, 제 1 패턴은 상기 감광막에 비해 굴절율이 큰 물질로 형성하는 것을 특징으로 하며, 감광막은 상기 반도체 기판 표면으로부터 50 ~ 70nm의 두께로 형성하여 위상차가 180도가 되도록 한다.
또한, 제 1 패턴의 일부를 노출시키는 감광막 패턴을 형성하는 단계에서 감광막 패턴들 사이의 선폭은 제 1 패턴에 의해 정의된 콘택홀의 선폭과 동일한 것을 특징으로 하고, 제 2 패턴을 형성하는 단계 이후, 감광막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 패턴 형성 방법은 다음과 같은 효과를 제공한다.
첫째, 한번의 마스크 공정만으로 DPT 공정과 같은 미세패턴을 구현할 수 있는 효과를 제공한다.
둘째, DPT 공정시 실시되는 두번의 마스크 공정에 의해 발생되는 오정렬 문제를 방지하여 패턴의 균일도를 향상시킬 수 있다.
셋째, 에어리얼 이미지(Aerial image)를 사용하지 않고, 니얼 필드 이미지(near filed image)만을 사용하므로 이머젼 장비와 같은 값비싼 장비를 사용하지 않아도 되므로 공정 비용이 절감되는 효과를 얻을 수 있다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 도시한 도면으로, 도 1a 내지 도 1e의 (ⅰ)는 평면도를 도시한 것이며, 도 1a 내지 도 1e의 (ⅱ)는 (ⅰ)의 I - I'에 따른 절단면을 도시한 단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 패턴 형성 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 도시한 도면으로, 도 1a 내지 도 1e의 (ⅰ)는 평면도를 도시한 것이며, 도 1a 내지 도 1e의 (ⅱ)는 (ⅰ)의 I - I'에 따른 절단면을 도시한 단면도이다.
먼저, 도 1a를 참조하면 반도체 기판(100) 상부에 피식각층을 형성한다. 피식각층은 반도체 기판(100)인 실리콘층보다 반사율이 큰 물질로 형성하는 것이 바람직하다. 예컨대, 피식각층은 금속층을 포함하는 물질로 형성할 수 있다. 또한, 피식각층은 감광막의 굴절율보다 큰 굴절율을 갖는 물질로 형성하는 것이 바람직하다.
이어서, 피식각층 상부에 제 1 감광막(미도시)을 형성한다. 이후 제 1 콘택홀을 정의하는 노광 마스크를 사용한 노광 및 현상 공정을 진행하여 제 1 감광막 패턴(미도시)을 형성한다. 이때, 제 1 콘택홀 사이의 피치는 타겟 피치보다 2배 크게 형성하는 것이 바람직하다.
그 다음, 제 1 감광막 패턴(미도시)을 식각 마스크로 피식각층을 식각하여 제 1 콘택홀(105)을 정의하는 제 1 패턴(110)을 형성한다. 다음으로, 제 1 감광막 패턴(미도시)을 제거한다. 여기서, 제 1 패턴(110)은 콘택홀을 형성하는 패턴에만 한정하지 않으며, 라인 패턴으로 형성할 수도 있다.
다음으로, 도 1b를 참조하면, 제 1 패턴(110)을 포함하는 반도체 기판(100) 상부에 제 2 감광막(115)을 형성한다. 이때, 제 2 감광막(115)은 반도체 기판(100) 표면으로부터 50 ~ 70nm의 두께로 형성하는 것이 바람직하다.
이어서, 도 1c를 참조하면 제 2 감광막(115) 전면에 대해 노광 마스크를 사용하지 않는 블랭크 노광(Blank Expose) 공정을 진행한다. 두번째 노광 공정 시 노광 마스크를 사용하지 않으므로 첫번째 노광 공정 시의 사용되는 노광 마스크와 두번째 노광 공정 시 사용되는 마스크가 오정렬되는 현상을 방지할 수 있다.
이러한 블랭크 노광 공정으로 토폴로지(Topology)의 근접 위치에 형성되는 필드 이미지(Near Filed Image)를 직접적으로 패터닝에 적용할 수 있는 원리는 다음과 같은 두 가지 조건이 있다.
첫째, 블랭크 노광 공정을 진행하면 제 1 패턴(110)에 의해 형성된 토폴로지(Topology) 차이에 따라 상쇄 간섭 및 보강 간섭이 발생한다. 더욱 구체적으로 설명하면, 제 1 패턴(110) 상부의 제 2 감광막(115)에는 보강 간섭이 발생되어 노광원이 흡수되며, 제 1 콘택홀(105)에 의해 노출된 반도체 기판(100) 상부의 제 2 감광막(115)에는 상쇄 간섭이 발생되어 노광원이 흡수되지 않는다. 제 1 콘택홀(105)은 그 크기가 작아 광원이 입사되기 어려우며 일부가 입사된다고 하더라도 반사되어 나오기가 어렵다. 이와 반대로 제 1 패턴(110) 상부의 제 2 감광막(115)에서는 광원을 반사하게 되며 이렇게 반사된 광원으로 인해 입사되는 광원과 보강 간섭을 형성하게 된다. 따라서, 제 1 콘택홀(105) 상의 제 2 감광막(115)과 제 1 패턴(110) 상의 제 2 감광막(115) 내부의 광량 차이는 두배 정도가 된다.
이러한 원리의 블랭크 노광 공정으로 제 1 콘택홀(105) 상부의 제 2 감광막(115)에 비노광 영역(115b)이 형성되고, 제 1 패턴(110) 상부의 제 2 감광막(115) 일부에 노광 영역(115a)이 형성된다. 여기서, 제 1 패턴(110)의 에지부는 인접한 제 1 콘택홀(105)의 영향을 받아 노광되지 않으므로, 제 1 패턴(110) 상부의 제 2 감광막(115)의 중앙부에만 노광 영역(115a)이 형성된다.
이때, 보강 간섭과 상쇄 간섭을 이용하기 위해서는 광원의 위상이 180도 차이가 나는 두께를 적용해야 한다. 일반적인 감광막에서는 그 두께가 50 ~ 70nm으로 형성하는 것이 바람직하다. 예컨대, 제 2 감광막(115)의 두께가 45nm 정도가 되면 광원이 제 2 감광막(115) 내부에서 반 파장의 광원 중 가장 광량이 많은 부분만을 감광막 내부에 가질수 있도록 하는 조건(0.5 x λ /n_PR)이 된다.
둘째, 제 1 콘택홀(105)에 의해 노출된 반도체 기판(100)의 반사율과 제 1 패턴(110)의 반사율의 차이로 발생하는 광원의 밝기 차이를 이용하는 방법이 있다. 이러한 반사율 차이를 적용하기 위해서는 '도 1a'에서 설명한 바와 같이 반도체 기판(100)의 반사율보다 큰 반사율을 갖는 금속층으로 제 1 패턴(110)을 형성하는 것이 바람직하다. 여기서, 제 1 패턴(110)의 반사율이 반도체 기판(100)의 반사율보다 큰 경우, 제 1 패턴(110) 표면에서 반사된 광원이 제 1 패턴(110) 상부의 제 2 감광막(115)으로 재흡수된다. 따라서, 제 1 패턴(110) 상부의 제 2 감광막(115)에 노광 영역(115a)이 형성되며, 제 1 콘택홀(105) 상부의 제 2 감광막(115)에 비노광 영역(115b)이 형성된다. 제 1 패턴(110) 상부의 제 2 감광막(115) 일부에 노광 영역(115a)이 형성된다. 여기서, 제 1 패턴(110)의 에지부는 인접한 제 1 콘택홀(105)에 의해 노출된 반도체 기판(100)의 영향을 받아 노광되지 않으므로, 제 1 패턴(110) 상부의 제 2 감광막(115)의 중앙부에만 노광 영역(115a)이 형성된다.
상술한 두 가지 방법을 각각 적용하여도 무방하나, 더욱 효과적인 패터닝을 위해서는 두 가지 방법이 모두 적용되도록 하는 것이 바람직하다.
다음으로, 도 1d를 참조하면 블랭크 노광 공정이 진행된 제 2 감광막(115)에 대해 현상 공정을 진행하여 제 1 패턴(110)의 일부를 노출시키는 제 2 감광막 패턴(115p)을 형성한다. 여기서, 현상 공정 시 제 2 감광막(115)에서 제거되는 부분은 제 1 패턴(110) 상부에 형성되며 보강 간섭이 발생한 부분 또는 반사율 차이에 의해 광원의 흡수율이 큰 부분에 해당된다. 이때, 제 1 패턴(110)의 에지부는 인접한 제 1 콘택홀(105)의 영향을 받아 노광되지 않고, 제 1 패턴(110) 상부의 제 2 감광막(115)의 중앙부에만 노광 영역(115a)이 형성되었으므로 제 1 패턴(110) 상부의 제 2 감광막(115)이 모두 현상되는지 않는다. 즉, 제 1 패턴(110)의 중앙부 일부를 노출시키는 제 2 감광막 패턴(115p)이 형성된다.
여기서, 제 2 감광막 패턴(115p) 사이의 선폭은 제 1 콘택홀(105)의 선폭과 동일하게 조절하는 것이 바람직하다. 그러나, 이에 한정하지 않으며, 블랭크 노광 공정 시 에너지 크기를 조절하여 제 2 감광막 패턴(115p) 사이의 선폭을 조절할 수 있다.
그 다음, 도 1e를 참조하면 제 2 감광막 패턴(115p)을 식각 마스크로 제 1 패턴(110)을 식각하여 제 2 콘택홀(120)을 정의하는 제 2 패턴(110a)을 형성한다. 이때, 제 2 콘택홀(120)은 제 1 콘택홀(105)들 사이에 형성되어 콘택홀 피치가 작아지게 된다.
따라서, 한번의 마스크 공정만으로 DPT 공정과 같은 미세패턴을 구현할 수 있으며, DPT 공정시 실시되는 두번의 마스크 공정에 의해 발생되는 오정렬 문제를 방지하여 패턴의 균일도를 향상시킬 수 있다. 또한, 에어리얼 이미지(Aerial image)를 사용하지 않고, 감광막 내의 근접 필드 이미지(near filed image)만을 사용하므로 이머젼(Immersion) 장비와 같은 값비싼 장비를 사용하지 않아도 되므로 공정 비용이 절감되는 효과를 얻을 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : 반도체 기판 105 : 제 1 콘택홀
110 : 제 1 패턴 115 : 제 2 감광막
115a : 노광 영역 115b : 비노광 영역
115p : 제 2 감광막 패턴 120 : 제 2 콘택홀

Claims (8)

  1. 반도체 기판 상부에 제 1 패턴을 형성하는 단계;
    상기 제 1 패턴을 포함하는 상기 반도체 기판 상부에 감광막을 도포하는 단계;
    상기 감광막에 대해 블랭크 노광을 진행하여 상기 제 1 패턴의 중앙영역 상의 상기 감광막을 노광시키는 단계;
    상기 노광된 감광막을 현상하여 상기 제 1 패턴의 일부를 노출시키는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각 마스크로 상기 제 1 패턴을 식각하여 제 2 패턴을 형성하는 단계
    을 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  2. 청구항 1에 있어서,
    상기 제 1 패턴을 형성하는 단계는
    상기 반도체 기판 상부에 피식각층을 형성하는 단계;
    상기 피식각층 상부에 콘택홀을 정의하는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각 마스크로 상기 피식각층을 식각하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  3. 청구항 1에 있어서,
    상기 제 1 패턴을 형성하는 단계에서,
    상기 제 1 패턴은 상기 반도체 기판에 비해 반사율이 큰 물질로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 청구항 1에 있어서,
    상기 제 1 패턴을 형성하는 단계에서,
    상기 제 1 패턴은 금속층을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 1에 있어서,
    상기 제 1 패턴을 형성하는 단계에서,
    상기 제 1 패턴은 상기 감광막에 비해 굴절율이 큰 물질로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 청구항 1에 있어서,
    상기 감광막은 상기 반도체 기판 표면으로부터 50 ~ 70nm의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  7. 청구항 2에 있어서,
    상기 제 1 패턴의 일부를 노출시키는 감광막 패턴을 형성하는 단계에서,
    상기 감광막 패턴들 사이의 선폭은 상기 제 1 패턴에 의해 정의된 콘택홀의 선폭과 동일한 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  8. 청구항 1에 있어서,
    상기 제 2 패턴을 형성하는 단계 이후,
    상기 감광막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
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* Cited by examiner, † Cited by third party
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