KR20100070927A - 현상가능한 반사방지막을 이용한 반도체 소자의 패터닝 방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 패턴 형성방법은, 하드마스크 상부에 현상가능한 반사방지막(Developable BARC)을 증착하는 단계, 상기 반사방지막 상부에 감광막을 형성하는 단계, 상기 감광막 상부에 스페이서 물질을 증착하는 단계, 상기 스페이서 물질을 이방성 식각하여 스페이서를 형성하는 단계, 상기 스페이서를 식각배리어로 하여 하드 마스크를 식각하는 단계를 포함하며 피치(Pitch)를 더욱 미세하게 패터닝할 수 있으므로 종래의 기술보다 효율적인 고집적 소자를 제작하는 기술로 활용할 수 있다.
BARC (Bottom anti-reflection coating)
Description
본 발명은 반도체 장치 및 제조 방법에 관한 것으로, 특히 현상가능한 반사방지막(Developable BARC)을 이용하여 스페이서 패턴을 형성함으로써 소자간의 피치를 줄여나가는 방법에 대한 기술을 개시한다.
최근 반도체 소자의 집적도가 급격하게 증가함에 따라 패턴이 더욱 미세해지고 정교해지는 상황이나 포토리소그라피 공정기술은 그 근본적인 한계로 인하여 뒤따라 오지 못하고 있는 실정이다. 좁은 면적에 가능한 많은 소자를 집적시키기 위해서 개별 소자의 크기를 작게 형성하여야 하며 이를 위해서 패턴 각각의 폭과 상기 패턴 사이의 간격의 합인 피치(pitch)를 작게 형성해야 한다. 포토리소그래피 공정의 해상 한계로 인하여 급격히 감소된 반도체 소자의 디자인 룰(design rule)에 맞추어 미세한 피치를 형성하는데 있어 많은 어려움이 따르고 있다. 특히 기판의 활성영역을 정의하는 소자분리 영역을 형성하기 위한 포토리소그래피 공정, 라인 앤 스페이스 패턴(line and space pattern)을 형성하기 위한 포토리소그래피 공정에 있어 원하는 미세 패턴을 구현하는데에 한계가 있다. 최근에는 하이 NA(high Numerical Aperture), PSM(Phase Shift Mask), 단파장(low wavelength), OPC(Optical Proximity Correction) 및 OAI(Off Axis Illumination) 기술과 같은 RET(Resolution Enhancement Technology)를 적용하여 광학적 한계를 극복하고 있는 상황이다. 이와 더불어, 이멀전(immersion), 이중 패터닝(double patterning), 이중 노광(double exposure)와 같은 새로운 기술이 도입되고 있는 실정이다. 그러나, 이러한 기술들은 현재는 실제 공정에 적용될 때 발생되는 문제점들을 보완하기 위한 연구 단계에 있을 뿐, 실제 공정에는 적용하기 곤란하다. 특히, 패턴 크기가 작아짐에 따라, 포토리소그라피 공정 측면에서는 감광막 두께를 낮춰야 하는 것이 불가피한 상태인데, 이와 같이 감광막 두께를 낮추는 것은 식각 공정에서의 공정 마진을 작게 하는 요소로 제기되고 있는 바, 미세 패턴을 구현하기 위한 새로운 기술의 도입이 시급하다.
상기 포토리소그래피 공정에서의 해상 한계를 극복하기 위하여 사용되고 있는 이중 패터닝(double patterning) 기술에 대해 개시하면, 포토리소그래피 공정을 이용하여 소정 피치로 반복 형성되는 중심 패턴을 형성한 후, 상기 중심 패턴의 양측벽에 각각 스페이서를 형성하고, 중심 패턴을 제거한 후 상기 스페이서들을 하드마스크로 이용하여 피식각막을 패터닝하는 방법이다.
도 1a 내지 도 1d 는 종래의 스페이서 패터닝(spacer Patterning) 공정을 사용하여 피치를 줄이는 방법에 대하여 개시한다.
도 1a 를 참조하면 반도체 기판(100) 상부에 하드마스크(120)를 도포하고 그 상부에 감광막(미도시)을 도포한다. 그 다음 리소그래피 공정을 통해 노광 및 현상하여 패턴 선폭(CD):스페이스 선폭(CD), 즉 라인(line):스페이스(space)의 비율이 1:3 을 이루도록 감광막 패턴(130)을 형성한다. 여기서 w1은 감광막 패턴(130)의 피치를 의미한다.
도 1b 를 참조하면, 감광막 패턴(130) 전면에 스페이서 물질(140)을 도포한다.
도 1c 를 참조하면, 스페이서 물질(140)을 이방성 식각하고 하드마스크(120) 상부와 감광막 패턴(130) 상부의 남은 물질을 제거하면 감광막 패턴(130) 측벽에 스페이서(140p)가 형성된다. 그 다음 에치백(etchback) 공정을 통해 스페이서(140p)를 제외한 감광막 패턴(130)을 식각하여 제거한다.
도 1d 를 참조하면, 상기 스페이서(140p)를 식각배리어로 하여 하단의 하드마스크(120)를 식각하여 하드마스크 패턴(120p)을 형성한 후 스페이서(140p)를 제거한다. 상기 하드마스크 패턴(120p)이 새롭게 형성된 패턴으로서 도 1a 에서의 감광막 패턴(130)의 피치(w1)보다 2배 줄어든 하드마스크 패턴(120p)의 피치(w2)가 패터닝됨을 확인할 수 있다. 그러나 본 발명에서는 이보다 피치를 더욱 미세하게 패터닝할 수 있는 기술에 대해 개시하려 한다.
반도체 소자의 급격히 줄어든 디자인 룰(design rule)에 따라 반도체 소자를 제조할 때 안정적인 긴 파장의 광원을 이용하는 리소그래피 기술을 이용하면서도 보다 미세한 피치의 패턴을 형성할 수 있는 방법을 제시하는 데에 그 목적이 있다.
본 발명의 반도체 소자의 미세패턴 형성방법에 따르면, 하드마스크가 형성된 반도체 기판상에 반사방지막 패턴과 감광막 패턴의 적층 구조를 형성하는 단계; 상기 반사방지막 패턴 및 상기 감광막 패턴 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서를 식각배리어로 하드마스크를 식각하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 반사방지막 패턴을 형성하는 단계는 상기 하드마스크 상부에 반사방지막을 도포한 후 첨가물을 균일하게 도핑하는 단계를 포함하며, 상기 반사방지막 패턴은 상기 첨가물의 농도에 따라 패턴의 크기가 조절되는 것과 상기 첨가물은 산 확산 억제제인 것을 특징으로 한다.
그리고, 상기 감광막 패턴과 상기 반사방지막 패턴을 형성하는 단계는 감광막을 노광 및 현상하여 감광막 패턴을 형성하되 감광막을 현상하는 단계에서 반사방지막 패턴이 형성되는 것을 특징으로 하는 것과 상기 감광막 패턴은 패턴 선폭(CD):스페이스 선폭(CD)이 1:7 이며 상기 반사방지막 패턴은 패턴 선폭(CD):스페이스 선폭(CD)이 5:3 인 것과 상기 감광막 패턴을 형성하는 단계는 ArF Immersion, ArF 혹은 KrF 노광 공정을 사용하는 것을 특징으로 한다.
그리고, 상기 스페이서를 형성하는 단계는 전면에 스페이서 물질을 도포하는 단계; 및 상기 스페이서 물질을 이방성 식각하는 단계를 포함하는 것과 상기 스페이서를 형성하는 단계는 50℃∼150℃ 사이에서 진행되는 것과 상기 하드마스크를 식각하는 단계는 상기 감광막 패턴을 식각하는 단계; 및 상기 스페이서를 식각배리어로 하여 상기 반사방지막 패턴을 식각하는 단계를 포함하는 것과 상기 하드마스크는 질화물, 폴리실리콘, 비정질 탄화물 및 이들이 조합된 적층구조중 어느 하나로 형성되는 것을 특징으로 하며, 상기 하드마스크를 식각한 후 상기 스페이서와 상기 반사방지막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 미세 패턴 형성방법에 따르면 현상가능한 반사방지막(Developable BARC)을 이용하여 한번의 마스크 공정으로 피치를 더욱 미세하게 패터닝할 수 있으므로 공정마진을 개선하며 고집적 소자의 개발이 가능하다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2e 는 본 발명의 일 실시예에 따른 반도체 소자의 미세패턴 형성방법을 설명하기 위한 공정단면도이다.
도 2a 를 참조하면, 반도체 기판(200) 상부에 하드마스크(210)를 증착한 후, 그 상부에 염기성 물질의 산확산을 억제하는 첨가물을 균일하게 도핑한 반사방지막(220)을 증착한다. 다시 상부에 감광막(230)을 도포한다.
도 2b 를 참조하면, 패턴 선폭(CD):스페이스 선폭(CD), 즉 라인(Line):스페이스(Space)가 1:7 의 비율을 이루도록 감광막(230)을 노광 및 현상하여 감광막 패턴(230p)을 형성한다. 여기서 하부의 반사방지막(220)은 현상가능한 반사방지막(Developable BARC)으로서 기존의 반사방지막과는 다르게 감광막과 유사한 광반응성 물질을 포함하고 있어 여기서 발생된 산이 반사방지막(220)으로 침투하여 확산하면서 폴리머 체인(Polymer chain)이 끊어져 현상(Develop)용액에 용해되며, 산 확산 억제제와 같은 PAG, Quancher 등의 첨가물의 양에 따라 패턴 크기를 조절할 수 있는 특징을 가지고 있다. 감광막(230)에는 PAG(Photo Acid Generator)가 있으며 노광하면 빛을 받은 투광 영역의 중앙부에서 산의 농도가 가장 높으며 차광 영역으로 갈수록 산의 농도가 낮아지게 된다. 따라서, 반사방지막(220) 내부에 중화제 첨가물을 균일하게 도핑하여 증착한 후 감광막(230)을 노광 및 현상하면 산의 농도가 비교적 약한 차광영역 부분은 용해되지 않고 산의 농도가 강한 투광 영역 중심부터 용해된다. 이때 첨가물의 농도를 제어하면 감광막 스페이스의 용해되는 영역이 제어되므로 결과적으로 라인:스페이스가 5:3 을 가지도록 패터닝할 수 있다. 즉, 감광막(230)을 노광 및 현상함으로써 감광막 패턴(230p)과 하부에 제1 반사방지막 패턴(220p)을 동시에 형성할 수 있다. 여기서 감광막(230)을 노광할 시에는 ARF Immersion, ArF, KrF 공정을 사용하는 것이 바람직하다. 결과적으로 본 발명은 종래의 스페이서 공정과 비교하여 별도의 마스크 공정을 추가하지 않고 두가 지 패턴을 형성할 수 있는 장점을 가진다.
여기서, 감광막 패턴(230p) 하부에 감광막 패턴(230p)보다 크고 감광막 패턴(230p)의 피치(W1)보다 작은 제1 반사방지막 패턴(220p)이 형성되므로 결국은 같은 피치(W1)를 갖는 감광막/반사방지막 패턴(235)을 얻을 수 있다. W1은 이 감광막/반사방지막 패턴(235)의 피치를 나타낸다.
도 2c 를 참조하면, 상기 감광막/반사방지막 패턴(235)과 하드마스크(210) 전면에 스페이서 물질(250)을 증착한다. 이때 스페이서 물질(250)로는 산화막, 질화막 및 이들의 적층구조로 형성하며 감광막 패턴(230p)과 반사방지막 패턴(220p)의 변형이 일어나지 않도록 50℃∼150℃에서 스페이서 공정을 진행하는 것이 바람직하다.
도 2d 를 참조하면, 상기 스페이서 물질(250)에 대한 이방성 식각을 수행하고 감광막 패턴(230p)과 제1 반사방지막 패턴(220p) 상부와 하드마스크(210) 상부의 남은 스페이서 물질을 제거하면 감광막 패턴(230p)과 제1 반사방지막 패턴 (220p) 측벽에 스페이서(250p)가 형성된다.
도 2e 를 참조하면, 우선 상부의 감광막 패턴(230p)을 에치백(etchback) 공정을 통해 식각하고 상기 감광막 패턴(230p) 측벽의 스페이서(250p)를 식각배리어로 하단의 제1 반사방지막 패턴(220p)을 식각하여 제2 반사방지막 패턴(220a)을 형성한다.
도 2f 를 참조하면, 상기 공정에서 형성된 제2 반사방지막 패턴(220a)과 스페이서(250p)를 식각배리어로 하여 하단의 하드마스크(210)를 식각하여 하드마스크 패턴(210p)을 형성한다. 이때 스페이서(250p) 하부의 하드마스크(210)는 질화물, 폴리실리콘, 비정질 탄화물등을 사용하는 것이 바람직하며, 단층 혹은 2단,3단으로 형성하는 것이 가능하다. 그 다음 하드마스크 패턴(210p) 상부의 스페이서(250p)와 제2 반사방지막 패턴(220a)을 제거한다. 상기 하드마스크 패턴(210p)이 새롭게 형성된 패턴으로서 도 2b 의 감광막/반사방지막 패턴(235)의 피치(w1)보다 4배 줄어든 피치(w2)를 갖는 하드마스크 패턴(210p)이 형성됨을 확인할 수 있다.
전술한 바와 같이, 본 발명은 종래의 스페이서 패터닝을 통해 피치를 2배 줄이는 방법과 같이 반사방지막의 특성을 이용하여 별도의 추가 공정없이 한번의 마스크 공정으로 피치를 4배 줄일 수 있으므로 효율적인 고집적 소자 제작에 유리하며 리소그래피의 한계를 극복할 수 있다. 종래 스페이서 패터닝 공정은 ArF Immersion 노광시 피치의 한계(Half pitch Limit)가 40nm이었으나 본 발명을 통해 최종 피치의 한계가 20nm까지 줄어들 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1d 는 종래 기술에 따른 반도체 소자의 미세패턴 형성방법.
도 2a 내지 도 2e 는 본 발명에 따른 반도체 소자의 미세패턴 형성방법.
Claims (12)
- 하드마스크가 형성된 반도체 기판상에 반사방지막 패턴과 감광막 패턴의 적층 구조를 형성하는 단계;상기 반사방지막 패턴 및 상기 감광막 패턴 측벽에 스페이서를 형성하는 단계; 및상기 스페이서를 식각배리어로 하드마스크를 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
- 제 1항에 있어서, 상기 반사방지막 패턴을 형성하는 단계는 상기 하드마스크 상부에 반사방지막을 도포한 후 첨가물을 균일하게 도핑하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
- 제 2항에 있어서, 상기 반사방지막 패턴은 상기 첨가물의 농도에 따라 패턴의 크기가 조절되는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
- 제 2항에 있어서, 상기 첨가물은 산 확산 억제제인 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
- 제 1항에 있어서, 상기 반사방지막 패턴과 상기 감광막 패턴을 형성하는 단 계는 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하되, 감광막을 현상하는 단계에서 반사방지막 패턴이 형성되는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
- 제 1항에 있어서, 상기 감광막 패턴은 패턴 선폭(CD):스페이스 선폭(CD) 이 1:7 이며 상기 반사방지막 패턴은 패턴 선폭(CD):스페이스 선폭(CD) 이 5:3 인 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
- 제 1항에 있어서, 상기 감광막 패턴을 형성하는 단계는 ArF Immersion, ArF 또는 KrF 노광 공정을 사용하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
- 제 1항에 있어서, 상기 스페이서를 형성하는 단계는전면에 스페이서 물질을 도포하는 단계; 및상기 스페이서 물질을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
- 제 1항에 있어서, 상기 스페이서를 형성하는 단계는 50℃∼150℃ 사이에서 진행되는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
- 제 1항에 있어서, 상기 하드마스크를 식각하는 단계는상기 감광막 패턴을 식각하는 단계; 및상기 스페이서를 식각배리어로 상기 반사방지막 패턴을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
- 제 1항에 있어서, 상기 하드마스크는 질화물, 폴리실리콘, 비정질 탄화물 및 이들이 조합된 적층구조중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
- 제 1항에 있어서, 상기 하드마스크를 식각한 후 상기 스페이서와 상기 반사방지막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020080129676A KR20100070927A (ko) | 2008-12-18 | 2008-12-18 | 현상가능한 반사방지막을 이용한 반도체 소자의 패터닝 방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020080129676A KR20100070927A (ko) | 2008-12-18 | 2008-12-18 | 현상가능한 반사방지막을 이용한 반도체 소자의 패터닝 방법 |
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ID=42368597
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|---|---|
| KR (1) | KR20100070927A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021237175A1 (en) * | 2020-05-22 | 2021-11-25 | Tokyo Electron Limited | Method for pattern reduction using a staircase spacer |
| KR102590904B1 (ko) | 2023-03-29 | 2023-10-19 | 농업회사법인 꼼냥 주식회사 | 탈취 효과가 뛰어난 캣닢을 이용한 응고와 흡수가 뛰어난 친환경 고양이 모래 및 이의 제조방법 |
-
2008
- 2008-12-18 KR KR1020080129676A patent/KR20100070927A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021237175A1 (en) * | 2020-05-22 | 2021-11-25 | Tokyo Electron Limited | Method for pattern reduction using a staircase spacer |
| US11776812B2 (en) | 2020-05-22 | 2023-10-03 | Tokyo Electron Limited | Method for pattern reduction using a staircase spacer |
| US11854806B2 (en) | 2020-05-22 | 2023-12-26 | Tokyo Electron Limited | Method for pattern reduction using a staircase spacer |
| KR102590904B1 (ko) | 2023-03-29 | 2023-10-19 | 농업회사법인 꼼냥 주식회사 | 탈취 효과가 뛰어난 캣닢을 이용한 응고와 흡수가 뛰어난 친환경 고양이 모래 및 이의 제조방법 |
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