KR20120063390A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 네거티브 톤 현상(Negative Tone Develop) 공정을 이용한 스페이서 패터닝 공정 방법을 이용하여 파티션 패턴(감광막 패턴)의 상부보다 하부의 너비를 좁게 형성되어 후속 공정 시 파티션 패턴의 측벽에 스페이서 패턴을 안정적으로 형성할 수 있으며 파티션 패턴(감광막 패턴)의 상부 라운딩에 의한 스페이서 패턴의 기울어짐 및 쓰러짐 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 SPT(Spacer Patterning Technology) 공정을 단순화하기 위한 기술에 관한 것이다.
최근 반도체 소자의 집적도가 급격하게 증가함에 따라 패턴이 더욱 미세해지고 정교해지는 상황이나 포토리소그라피 공정기술은 그 근본적인 한계로 인하여 뒤따라 오지 못하고 있는 실정이다. 좁은 면적에 가능한 많은 소자를 집적시키기 위해서 개별 소자의 크기를 작게 형성하여야 하며 이를 위해서 패턴 각각의 폭과 상기 패턴 사이의 간격의 합인 피치(pitch)를 작게 형성해야 한다. 포토리소그래피 공정의 해상 한계로 인하여 급격히 감소된 반도체 소자의 디자인 룰(design rule)에 맞추어 미세한 피치를 형성하는데 있어 많은 어려움이 따르고 있다. 특히 기판의 활성영역을 정의하는 소자분리 영역을 형성하기 위한 포토리소그래피 공정, 라인 앤 스페이스 패턴(line and space pattern)을 형성하기 위한 포토리소그래피 공정에 있어 원하는 미세 패턴을 구현하는데에 한계가 있다. 현재 반도체 기술동향은 40nm 이하 패턴을 구현하기 위한 공정기술을 도입하고 있으며, 최근에는 하이 NA(high Numerical Aperture), PSM(Phase Shift Mask), 단파장(low wavelength), OPC(Optical Proximity Correction) 및 OAI(Off Axis Illumination) 기술과 같은 RET(Resolution Enhancement Technology)를 적용하여 광학적 한계를 극복하고 있는 상황이다. 이와 더불어, 이멀전(immersion), 이중 패터닝(double patterning), 이중 노광(double exposure)과 같은 새로운 기술이 도입되고 있는 실정이다. 그러나, 이러한 기술들은 현재는 실제 공정에 적용될 때 발생되는 문제점들을 보완하기 위한 연구 단계에 있을 뿐, 실제 공정에는 적용하기 곤란하다. 특히, 패턴 크기가 작아짐에 따라, 포토리소그라피 공정 측면에서는 감광막 두께를 낮춰야 하는 것이 불가피한 상태인데, 이와 같이 감광막 두께를 낮추는 것은 식각 공정에서의 공정 마진을 작게 하는 요소로 제기되고 있는 바, 미세 패턴을 구현하기 위한 새로운 기술의 도입이 시급하다.
상기 포토리소그래피 공정에서의 해상 한계를 극복하기 위하여 사용되고 있는 이중 패터닝(double patterning) 기술이 현실적으로 40nm 급 패턴을 구현하기 위해 연구중에 있으며 양산 가능성을 보이고 있다. 그 기술에 대해 간략히 개시하면, 포토리소그래피 공정을 이용하여 소정 피치로 반복 형성되는 중심 패턴을 형성한 후, 상기 중심 패턴의 양측벽에 각각 스페이서를 형성하고, 중심 패턴을 제거한 후 상기 스페이서들을 하드마스크로 이용하여 피식각막을 패터닝하는 방법이다.
도 1a 내지 도 1d는 종래 기술의 일 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 파티션(Partition)층(110), 하드마스크층(120) 및 반사방지막(130)을 순차적으로 형성한다. 이후, 반사방지막(130) 상부에 감광막을 형성한 후, 미세 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(140)을 형성한다.
도 1b를 참조하면, 감광막 패턴(140)을 마스크로 반사방지막(130) 및 하드마스크층(120)을 식각하여 반사방지막 패턴(미도시) 및 하드마스크 패턴(미도시)을 형성한다. 그리고, 반사방지막 패턴을 제거하고 하드마스크 패턴을 식각 마스크로 이용하여 파티션층(110)을 식각하여 파티션 패턴(115)을 형성한다.
도 1c 및 도 1d를 참조하면, 반도체 기판(100) 및 파티션 패턴(115)에 스페이서 물질(150)을 형성한 후, 반도체 기판(100) 및 파티션 패턴(115)이 노출될 때까지 스페이서 물질(150)을 에치백(etchback)하여 스페이서(155)를 형성한다. 이후, 파티션 패턴(150)을 제거한다. 여기서, 종래의 SPT(Spacer Patterning) 공정은 파티션 패턴(150)을 형성하기 위하여 복수의 막들을 증착하고 식각하는 공정 시 많은 비용이 발생하는 문제점이 있다.
도 2a 내지 도 2d는 종래 기술의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(200) 상부에 반사방지막(210)을 형성한다. 그리고, 반사방지막(210) 상에 감광막을 형성한 후, 미세 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(220)을 형성한다. 감광막 패턴(220)을 마스크로 반사방지막(210)을 식각하여 감광막 패턴(220) 및 반사방지막 패턴(215)으로 구성된 파티션 패턴(230)을 형성한다.
도 2c 및 도 2d를 참조하면, 반도체 기판(200) 및 파티션 패턴(230) 상에 스페이서용 물질(240)을 형성한 후, 반도체 기판(200) 및 파티션 패턴(230)이 노출될 때까지 스페이서 물질(240)을 에치백(etchback)하여 스페이서(245)를 형성한다. 이후, 파티션 패턴(230)을 제거한다. 여기서, 종래의 SPT(Spacer Patterning) 공정은 파티션 패턴(230)의 높이를 확보하는 것이 어렵다. 즉, 감광막 패턴(220)의 상부가 노광 및 현상 공정 시 라운딩(rounding) 되는 불량이 발생하는 문제점이 있다. 또한, 현상 공정 시 포지티브 현상 공정으로 인하여 빛을 많이 받는 감광막 패턴(220)의 상부가 많이 식각되거나 라운딩되어 후속 공정 시 스페이서 패턴이 기울어지거나 쓰러지는 문제가 발생한다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 네거티브 톤 현상(Negative Tone Develop) 공정을 이용한 스페이서 패터닝 공정 방법을 이용하여 파티션 패턴(감광막 패턴)의 상부보다 하부의 너비를 좁게 형성되어 후속 공정 시 파티션 패턴의 측벽에 스페이서 패턴을 안정적으로 형성할 수 있으며 파티션 패턴(감광막 패턴)의 상부 라운딩에 의한 스페이서 패턴의 기울어짐 및 쓰러짐 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판상에 감광막을 형성하는 단계, 미세 패턴 마스크를 이용하여 노광 및 현상 공정을 통해 역사다리꼴 형상의 감광막 패턴을 형성하는 단계, 상기 감광막 패턴의 측벽에 스페이서(spacer)를 형성하는 단계 및 상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 현상 공정은 네거티브 톤 현상 공정을 이용하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판과 상기 감광막 사이에 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 스페이서를 형성하는 단계는 상기 감광막 패턴 및 상기 반도체 기판상에 스페이서용 물질을 형성하는 단계 및 상기 반도체 기판 및 상기 감광막 패턴이 노출될 때까지 상기 스페이서용 물질을 에치백(etchback)하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 스페이서용 물질은 질화막(Nitride)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 감광막 패턴을 제거하는 단계는 스트립 공정을 이용하여 제거하는 것을 포함하는 것을 특징으로 한다.
본 발명은 네거티브 톤 현상(Negative Tone Develop) 공정을 이용한 스페이서 패터닝 공정 방법을 이용하여 파티션 패턴(감광막 패턴)의 상부보다 하부의 너비를 좁게 형성되어 후속 공정 시 파티션 패턴의 측벽에 스페이서 패턴을 안정적으로 형성할 수 있으며 파티션 패턴(감광막 패턴)의 상부 라운딩에 의한 스페이서 패턴의 기울어짐 및 쓰러짐 현상을 방지할 수 있는 장점이 있다.
도 1a 내지 도 1d는 종래 기술의 일 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2d는 종래 기술의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 도면들.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 3a 및 도 3b를 참조하면, 반도체 기판(300) 상부에 반사방지막(310, Bottom Anti-Reflection Coating)을 형성한다. 다음에는, 반사방지막(310) 상에 감광막을 형성한 후, 미세 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(320)을 형성한다. 이때, 노광 후, 현상 공정에서 네거티브 톤 현상(Negative Tone Develop) 공정을 이용하는 것이 바람직하다. 여기서, 네거티브 톤 현상 공정을 이용하여 형성된 파티션 패턴(330)은 파티션 패턴(330)의 하부보다 파티션 패턴(330)의 상부가 넓게 형성됨으로써 후속 공정에서 감광막 패턴(320)의 상부가 많이 식각되거나 라운딩되어 스페이서 패턴이 기울어지거나 쓰러지는 문제를 방지할 수 있다. 여기서, 감광막 패턴(320)은 포지티브(positive) 감광막 패턴이며, 노광 후, 현상 공정에서 네거티브 톤 현상(Negative Tone Develop) 공정을 이용하거나, 감광막 패턴(320)은 네거티브(negative) 감광막 패턴이며, 노광 후, 현상 공정에서 포지티브 톤 현상(positive Tone Develop) 공정을 이용하여 실시 가능하다.
이후, 감광막 패턴(320)을 마스크로 반사방지막(310)을 식각하여 감광막 패턴(320) 및 반사방지막 패턴(315)으로 구성된 파티션 패턴(330)을 형성한다.
도 3c 및 도 3d를 참조하면, 반도체 기판(300) 및 파티션 패턴(330) 상에 스페이서용 물질(340)을 형성한 후, 반도체 기판(300) 및 감광막 패턴(320)이 노출될 때까지 스페이서 물질(340)을 에치백(etchback)하여 스페이서(345, Spacer)를 형성한다. 이때, 스페이서용 물질(340)은 질화막(Nitride)을 포함하는 것이 바람직하다. 이후, 파티션 패턴(330)을 스트립(strip) 공정을 이용하여 제거한다. 여기서, 도 3c의 A와 같이, 파티션 패턴(330)의 상부가 파티션 패턴(330)의 하부보다 넓게 형성되었기 때문에 후속 공정 시 형성되는 스페이서(345)는 파티션 패턴(330)과는 반대로 스페이서(345)의 상부보다 스페이서(345)의 하부가 넓게 형성되어 식각 공정에서도 스페이서(345)가 라운딩되거나 쓰러지는 문제를 방지할 수 있다.
도 4a 및 도 4b는 미세 패턴 형성을 위한 현상 방법을 도시한 도면들로서, 포지티브 톤 현상(Positive Tone Develop) 공정과 네거티브 톤 현상(Negative Tone Develop) 공정을 설명한다.
도 4a를 참조하면, 포지티브 톤 현상(Positive Tone Develop) 공정으로써, 반도체 기판(400) 상에 형성된 감광막(410)에 빛이 조사되었을 경우 감광막(410)의 상부는 감광막(410)의 하부에 비해 빛의 조사된 비율이 높아 산(H+)의 농도가 높은 특성을 갖는다. 빛을 받은 감광막(410)에서 산(H+)이 생성되며, 포지티브 톤 현상(Positive Tone Develop) 공정은 감광막(410)에 빛이 조사된 영역(즉, 산(H+)이 발생한 영역)이 제거되는 것을 특징을 갖는다. 즉, 감광막(410)의 상부는 하부에 비해 더 많이 제거되어 후속 공정에서 감광막(410)의 상부가 많이 식각되거나 라운딩되어 후속 공정에서 스페이서 패턴이 감광막(410)의 측벽에 형성될 때 기울어지거나 쓰러지는 문제가 발생한다.
도 4b를 참조하면, 네거티브 톤 현상(Negative Tone Develop) 공정으로써, 네거티브 톤 현상(Negative Tone Develop) 공정은 감광막(410)에 빛이 조사되지 않은 영역(즉, 산(H+)이 발생하지 않은 영역)이 제거되는 것을 특징으로 한다. 도 4a와는 반대로, 반도체 기판(400) 상에 형성된 감광막(410) 중 빛을 받지 않은 감광막(410)에서 산(H+)이 생성되지 않아서 감광막(410)의 상부는 하부에 비해 덜 제거되어 후속 공정에서 스페이서 패턴이 감광막(410)의 측벽에 안정적으로 형성될 수 있다.
전술한 바와 같이, 본 발명은 네거티브 톤 현상(Negative Tone Develop) 공정을 이용한 스페이서 패터닝 공정 방법을 이용하여 파티션 패턴(감광막 패턴)의 상부보다 하부의 너비를 좁게 형성되어 후속 공정 시 파티션 패턴의 측벽에 스페이서 패턴을 안정적으로 형성할 수 있으며 파티션 패턴(감광막 패턴)의 상부 라운딩에 의한 스페이서 패턴의 기울어짐 및 쓰러짐 현상을 방지할 수 있는 장점이 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 반도체 기판상에 감광막을 형성하는 단계;
    미세 패턴 마스크를 이용하여 노광 및 현상 공정을 통해 역사다리꼴 형상의 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴의 측벽에 스페이서(spacer)를 형성하는 단계; 및
    상기 감광막 패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 현상 공정은 네거티브 톤 현상 공정을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판과 상기 감광막 사이에 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 스페이서를 형성하는 단계는
    상기 감광막 패턴 및 상기 반도체 기판상에 스페이서용 물질을 형성하는 단계; 및
    상기 반도체 기판 및 상기 감광막 패턴이 노출될 때까지 상기 스페이서용 물질을 에치백(etchback)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 스페이서용 물질은 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 감광막 패턴을 제거하는 단계는 스트립 공정을 이용하여 제거하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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