KR20110052044A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 DBARC(Developable Bottom Anti-Reflection Coating) 물질과 스페이서 패터닝 공정을 이용하여 패드 영역의 패드(Pad) 패턴의 CD(Critical Dimension)를 조절하고, 패턴의 무너짐 또는 리프팅 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
본 발명은 반도체 소자 제조 방법에 관한 것으로, Developable BARC(반사방지막) 및 스페이서 패터닝 공정을 이용하여 공정을 단순화하여 미세 패턴을 형성하고 상기 미세 패턴 형성 시 발생하는 패턴 스컴(Scum) 또는 리프팅(Lifting)을 방지하는 기술에 관한 것이다.
최근 반도체 소자의 집적도가 급격하게 증가함에 따라 패턴이 더욱 미세해지고 정교해지는 상황이나 포토리소그라피 공정기술은 그 근본적인 한계로 인하여 뒤따라 오지 못하고 있는 실정이다. 좁은 면적에 가능한 많은 소자를 집적시키기 위해서 개별 소자의 크기를 작게 형성하여야 하며 이를 위해서 패턴 각각의 폭과 상기 패턴 사이의 간격의 합인 피치(pitch)를 작게 형성해야 한다. 포토리소그래피 공정의 해상 한계로 인하여 급격히 감소된 반도체 소자의 디자인 룰(design rule)에 맞추어 미세한 피치를 형성하는데 있어 많은 어려움이 따르고 있다. 특히 기판의 활성영역을 정의하는 소자분리 영역을 형성하기 위한 포토리소그래피 공정, 라인 앤 스페이스 패턴(line and space pattern)을 형성하기 위한 포토리소그래피 공정에 있어 원하는 미세 패턴을 구현하는데에 한계가 있다. 현재 반도체 기술동향은 40nm 이하 패턴을 구현하기 위한 공정기술을 도입하고 있으며, 최근에는 하이 NA(high Numerical Aperture), PSM(Phase Shift Mask), 단파장(low wavelength), OPC(Optical Proximity Correction) 및 OAI(Off Axis Illumination) 기술과 같은 RET(Resolution Enhancement Technology)를 적용하여 광학적 한계를 극복하고 있는 상황이다. 이와 더불어, 이멀전(immersion), 이중 패터닝(double patterning), 이중 노광(double exposure)과 같은 새로운 기술이 도입되고 있는 실정이다. 그러나, 이러한 기술들은 현재는 실제 공정에 적용될 때 발생되는 문제점들을 보완하기 위한 연구 단계에 있을 뿐, 실제 공정에는 적용하기 곤란하다. 특히, 패턴 크기가 작아짐에 따라, 포토리소그라피 공정 측면에서는 감광막 두께를 낮춰야 하는 것이 불가피한 상태인데, 이와 같이 감광막 두께를 낮추는 것은 식각 공정에서의 공정 마진을 작게 하는 요소로 제기되고 있는 바, 미세 패턴을 구현하기 위한 새로운 기술의 도입이 시급하다.
상기 포토리소그래피 공정에서의 해상 한계를 극복하기 위하여 사용되고 있는 이중 패터닝(double patterning) 기술이 현실적으로 40nm 급 패턴을 구현하기 위해 연구중에 있으며 양산 가능성을 보이고 있다. 그 기술에 대해 간략히 개시하면, 포토리소그래피 공정을 이용하여 소정 피치로 반복 형성되는 중심 패턴을 형성한 후, 상기 중심 패턴의 양측벽에 각각 스페이서를 형성하고, 중심 패턴을 제거한 후 상기 스페이서들을 하드마스크로 이용하여 피식각막을 패터닝하는 방법이다.
도 1a 내지 도 1i는 종래 기술의 실시 예에 따른 스페이서 패터닝 공정을 도시한 단면도들이다.
도 1a 및 도 1b를 참조하면, 셀 영역(1000a) 및 패드 영역(1000b)이 구비된 반도체 기판(100) 상부에 절연막(110), 비정질탄소층(Amorphous Carbon, 120), 폴리실리콘층(130) 및 반사방지막(Bottom Anti-Reflection Coating, 140)을 순차적으로 증착한다. 이때, 절연막(110)은 TEOS(Tetraethylorthosilicate)막을 이용한다.
다음에는, 반사방지막(140) 상부에 감광막(미도시)을 형성한 후, 미세 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(150)을 형성한다. 상기 감광막 패턴(150)을 마스크로 하부의 반사방지막(140)을 식각하여 감광막 패턴(150)과 반사방지막 패턴(145)으로 구성된 제1 패턴(160)을 형성한다.
도 1c 및 도 1d를 참조하면, 제1 패턴(160)을 포함한 전면에 스페이서용 물질(170)을 형성한 후, 상기 스페이서용 물질(170)을 이방성(Anisotropic) 식각하여 상기 제1 패턴(160) 측벽에 스페이서 패턴(Spacer, 180)을 형성한다. 이때, 스페이서용 물질(170)은 질화막(Nitride) 또는 산화막(Oxide)으로 형성한다.
도 1e를 참조하면, 상기 제1 패턴(160)을 스트립(Strip) 공정으로 제거한다. 이때, 스트립 공정 시, 에치백(Etchback) 공정을 이용하여 상기 제1 패턴(160)을 제거한다.
도 1f를 참조하면, 스페이서 패턴(180)를 포함한 전면에 감광막을 형성한 후, 패드 영역(1000b)을 노출시키는 커팅(Cutting) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(190)을 형성한다. 상기 감광막 패턴(190)을 마스크로 상기 스페이서 패턴(180)을 식각한다.
도 1g 및 도 1h를 참조하면, 스페이서 패턴(180)을 포함한 전면에 SOC 막(200) 및 MFHM(Multi Function Hard Mask)막(210)을 순차적으로 적층한다. 이때, SOC막(200)은 갭필(Gapfill) 특성이 좋으며, MFHM막(210)은 반사방지막의 기능을 포함하는 다기능(Multi-function) 코팅막의 특성을 갖는다.
다음에는, MFHM막(210) 상부에 감광막을 형성한 후, 패드(Pad) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(220)을 형성한다. 감광막 패턴(220)을 마스크로 상기 MFHM막(210), SOC막(200)을 제거하여 MFHM 패턴(미도시) 및 SOC 패턴(205)을 형성한다. 이후, 감광막 패턴(220)을 제거한다.
다음에는, 상기 스페이서 패턴(180) 및 MFHM 패턴 및 SOC 패턴(205)을 식각 배리어로 이용하여 하부의 폴리실리콘층(130)을 식각하여 셀 영역(1000a)에 스페이서 패턴(180)과 폴리실리콘층 패턴(135)이 구비된 제2 패턴(230)과 패드 영역(1000b)에 SOC 패턴(205)과 폴리실리콘층 패턴(135)이 구비된 제3 패턴(240)을 형성한다.
도 1i를 참조하면, 제2 패턴(230) 및 제3 패턴(240)을 식각 배리어로 이용하여 반도체 기판(100)이 노출될 때까지 하부의 비정질 탄소층(120) 및 절연막(110)을 식각하여 미세 패턴을 형성한다.
여기서, 종래 기술에 따른 방법은 스페이서 패턴(180)을 포함한 전면에 반사방지막 패턴 및 감광막 패턴을 형성하여 하부층(피식각층)을 식각하여 미세 패턴을 형성하였으나, 이러한 방법은 하부층(피식각층)을 식각하기 위하여 사용하는 반사방지막이 스페이서 패턴(180) 사이에 잔류함으로써 미세 패턴 형성 시 불량을 일으켰다. 따라서 이를 방지하고자 스페이서 패턴(180)을 포함한 전면에 갭필 특성이 좋은 SOC막(200)과 반사방지막 기능을 갖는 MFHM(Multi Function Hard Mask)막(210)을 코팅하여 공정을 진행하였다. 하지만, 이러한 공정 또한 다양한 기능을하는 막들이 추가되어 공정을 실시함으로써 공정의 효율성이 떨어지는 문제점이 있다.
도 2a 내지 도 2i는 종래 기술의 다른 실시 예에 따른 스페이서 패터닝 공정을 도시한 단면도들이다.
도 2a 및 도 2b를 참조하면, 셀 영역(3000a)과 패드 영역(3000b)이 구비된 반도체 기판(300) 상부에 절연막(310), 비정질탄소층(Amorphous Carbon, 320), 폴리실리콘층(330) 및 반사방지막(Bottom Anti-Reflection Coating, 340)을 순차적으로 증착한다. 이때, 절연막(310)은 TEOS(Tetraethylorthosilicate)막으로 형성한다.
다음에는, 반사방지막(340) 상부에 감광막(미도시)을 형성한 후, 미세 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(350)을 형성한다. 상기 감광막 패턴(350)을 마스크로 하부의 반사방지막(340)을 식각하여 감광막 패턴(350)과 반사방지막 패턴(345)으로 구성된 제1 패턴(360)을 형성한다.
도 2c 및 도 2d를 참조하면, 제1 패턴(360)을 포함한 전면에 스페이서용 물질(370)을 형성한 후, 상기 스페이서용 물질(370)을 이방성 식각하여 상기 제1 패턴(360) 측벽에 스페이서 패턴(Spacer, 380)를 형성한다. 이때, 스페이서용 물질(370)은 질화막(Nitride) 또는 산화막(Oxide)으로 형성한다.
도 2e를 참조하면, 상기 제1 패턴(360)을 스트립(Strip) 공정으로 제거한다. 이때, 스트립 공정 시, 에치백(Etchback) 공정을 이용하여 상기 제1 패턴(360)을 제거한다.
도 2f를 참조하면, 스페이서 패턴(380)을 포함한 전면에 감광막을 형성한 후, 패드 영역(3000b)을 노출시키는 커팅(Cutting) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(390)을 형성한다. 상기 감광막 패턴(390)을 마스크로 상기 스페이서 패턴(380)을 식각한다. 이후, 상기 감광막 패턴(390)을 제거한다.
도 2g 및 도 2h를 참조하면, 스페이서 패턴(380)을 포함한 전면에 DBARC막(400) 및 감광막을 증착한 후, 패드 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(410)을 형성한다. 상기 감광막 패턴(410)을 마스크로 상기 DBARC막(400)을 식각하여 패드 영역(3000b)에 제2 패턴(420)을 형성한다.
다음에는, 상기 스페이서 패턴(380) 및 상기 제2 패턴(420)을 식각 배리어로 하부의 비정질탄소층(320)이 노출될 때까지 하부의 폴리실리콘층(330)을 식각하여 폴리실리콘층 패턴(335)를 형성한다. 이후, 감광막 패턴(410)을 제거한다. 이때, 하부의 폴리실리콘층(330)을 식각하여 폴리실리콘층 패턴(335)를 형성할 때, 상기 제2 패턴(420)의 DBARC막(400)이 일부 식각되거나 언더 컷(Under cut) 되어 패드 영역(3000b)의 상기 패턴(420)의 CD(Critical Dimension) 조절이 어렵고 패턴(420)의 무너짐 또는 리프팅(Lifting) 등의 문제가 발생한다.
도 2i를 참조하면, 상기 스페이서 패턴(380), 폴리실리콘층 패턴(335) 및 제2 패턴(420)을 마스크로 이용하여 반도체 기판(300)이 노출될 때까지 하부의 비정질 탄소층(320) 및 절연막(310)을 식각하여 미세 패턴을 형성한다.
전술한 바와 같이, 종래의 반도체 소자의 제조 방법은 도 1a 내지 도 1i에서 설명한 바와 같이, 종래에는 스페이서 패턴(180) 사이에 갭필된 반사방지막을 쉽게 제거할 수 없기 때문에 상기 스페이서 패턴(180)을 포함한 전면에 SOC막(200) 및 MFHM막(210)을 순차적으로 적층하여 하부 층을 식각한다. 하지만, 이러한 공정은 다양한 기능막들을 추가하는 공정이 실시됨으로써 공정의 효율성 및 비용을 떨어뜨리는 문제가 있다.
또한, 도 2a 내지 도 2i에서 설명한 바와 같이, 하부의 폴리실리콘층(330)을 식각하여 폴리실리콘층 패턴(335)을 형성할 때, 상기 제2 패턴(420)의 DBARC막(400)이 일부 식각되거나 언더 컷(Under cut) 되어 패드 영역(3000b)의 상기 제 패턴(420)의 CD(Critical Dimension) 조절이 어려우며, 무너짐 또는 리프팅 등의 문제가 지속적으로 발생하고 있다.
전술한 종래의 문제점을 해결하기 위하여 본 발명은 DBARC(Developable Bottom Anti-Reflection Coating) 물질과 스페이서 패터닝 공정을 이용하여 패드 영역의 패드(Pad) 패턴의 CD(Critical Dimension)를 조절하고, 패턴의 무너짐 또는 리프팅 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 셀 영역 및 패드 영역이 구비된 피식각층 상에 제1 패턴을 형성하는 단계, 상기 제1 패턴의 측벽에 스페이서 패턴을 형성한 후, 상기 제1 패턴을 제거하는 단계, 상기 스페이서 패턴을 포함한 전면에 반사방지막을 형성하는 단계, 상기 셀 영역을 노출하는 마스크를 이용하여 상기 반사방지막을 식각하여 상기 반사방지막 및 상기 스페이서 패턴으로 형성된 제2 패턴을 형성하는 단계 및 상기 스페이서 패턴 및 상기 제2 패턴을 이용하여 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 피식각층은 절연막, 비정질탄소층 및 폴리실리콘층의 적층 구조로 형성된 것을 특징으로 한다.
바람직하게는, 상기 절연막은 TEOS(Tetraethylorthosilicate)막인 것을 특징으로 한다.
바람직하게는, 상기 스페이서 패턴을 형성하는 단계 후, 커팅(Cutting) 마스크를 이용하여 상기 스페이서 패턴을 서로 분리하는 것을 더 포함한다.
바람직하게는, 상기 스페이서 패턴은 산화막(Oxide) 또는 질화막(Nitride)으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 반사방지막은 DBARC(Developable Bottom Anti-Reflection Coating)막을 이용하는 것을 특징으로 한다.
본 발명은 DBARC(Developable Bottom Anti-Reflection Coating) 물질과 스페이서 패터닝 공정을 이용하여 패드 영역의 패드(Pad) 패턴의 CD(Critical Dimension)를 조절하고, 패턴의 무너짐 또는 리프팅 현상을 방지할 수 있는 장점을 가진다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.
도 3a 내지 도 3i는 본 발명의 실시 예에 따른 스페이서 패터닝 공정을 도시한 단면도들이다.
도 3a 및 도 3b를 참조하면, 셀 영역과 패드 영역이 구비된 반도체 기판(500) 상부에 절연막(510), 비정질탄소층(Amorphous Carbon, 520), 폴리실리콘층(530) 및 반사방지막(Bottom Anti-Reflection Coating, 540)을 순차적으로 증착한다. 이때, 절연막(510)은 TEOS(Tetraethylorthosilicate)막이 바람직하다.
다음에는, 반사방지막(540) 상부에 감광막(미도시)을 형성한 후, 미세 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(550)을 형성한다. 상기 감광 막 패턴(550)을 마스크로 하부의 반사방지막(540)을 식각하여 감광막 패턴(550)과 반사방지막 패턴(545)으로 구성된 제1 패턴(560)을 형성한다.
도 3c 및 도 3d를 참조하면, 제1 패턴(560)을 포함한 전면에 스페이서용 물질(570)을 형성한 후, 상기 스페이서용 물질(570)을 이방성(anisotropic) 식각하여 상기 제1 패턴(560) 측벽에 스페이서 패턴(Spacer, 580)을 형성한다. 이때, 스페이서용 물질(570)은 질화막(Nitride) 또는 산화막(Oxide)으로 형성하는 것이 바람직하다.
도 3e를 참조하면, 상기 제1 패턴(560)을 스트립(Strip) 공정으로 제거한다. 이때, 스트립 공정 시, 에치백(Etchback) 공정을 이용하여 상기 제1 패턴(560)을 제거하는 것이 바람직하다.
도 3f를 참조하면, 스페이서 패턴(580)을 포함한 전면에 감광막을 형성한 후, 커팅(Cutting) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(590)을 형성한다. 상기 감광막 패턴(590)을 마스크로 상기 스페이서 패턴(580)을 식각한다. 이후, 상기 감광막 패턴(590)을 제거한다. 이때, 도 3f 상에는 도시되지 않았지만, 상기 스페이서 패턴(580)이 서로 분리되도록 상기 스페이서 패턴(580)의 일부 영역을 식각한다.
도 3g 및 도 3h를 참조하면, 스페이서 패턴(580)을 포함한 전면에 노광원의 파장에 따른 기판의 반사율을 조절할 수 있는 DBARC막(Developable Bottom Anti-Reflection Coating, 600)을 증착한 후, 패드 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(610)을 형성한다. 상기 감광막 패턴(610)을 마스크로 상기 DBARC 막(600)을 식각하여 스페이서 패턴(580) 및 DBARC막 패턴(605)으로 구비된 제2 패턴(620)을 형성한다. 이때, 상기 제2 패턴(620)에 감광막 패턴(610)도 포함될 수 있다.
여기서, DBARC막(600)은 상기 DBARC막(600)을 스페이서 패턴(580)을 포함한 전면에 코팅(Coating)한 후, 베이크(Bake) 공정을 실시하면 종래의 반사방지막과 같이 가교(교차) 결합(Crosslink) 되지만, 상기 DBARC막(600)은 노광 및 PEB(Post Exposure Bake) 후, 빛을 받은 영역의 산성(acid) 물질과 반응하여 가교(교차) 결합이 약해짐으로써 현상액에 현상되는 특징을 갖는다.
이후, 스페이서 패턴(580) 및 DBARC막 패턴(605)을 식각 배리어로 하부의 비정질탄소층(520)이 노출될 때까지 하부의 폴리실리콘층(530)을 식각하여 폴리실리콘층 패턴(535)을 형성한다.
도 3i를 참조하면, 상기 스페이서 패턴(580), 제2 패턴(620) 및 폴리실리콘층 패턴(535)을 마스크로 이용하여 반도체 기판(500)이 노출될 때까지 하부의 비정질 탄소층(520) 및 절연막(510)을 식각하여 미세 패턴을 형성한다.
전술한 바와 같이, 본 발명은 DBARC(Developable Bottom Anti-Reflection Coating) 물질과 스페이서 패터닝 공정을 이용하여 패드 영역의 패드(Pad) 패턴의 CD(Critical Dimension)를 조절하고, 패턴의 무너짐 또는 리프팅 현상을 방지할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1i는 종래 기술의 실시 예에 따른 스페이서 패터닝 공정을 도시한 단면도들.
도 2a 내지 도 2i는 종래 기술의 다른 실시 예에 따른 스페이서 패터닝 공정을 도시한 단면도들
도 3a 내지 도 3i는 본 발명의 실시 예에 따른 스페이서 패터닝 공정을 도시한 단면도들.

Claims (6)

  1. 셀 영역 및 패드 영역이 구비된 피식각층 상에 제1 패턴을 형성하는 단계;
    상기 제1 패턴의 측벽에 스페이서 패턴을 형성한 후, 상기 제1 패턴을 제거하는 단계;
    상기 스페이서 패턴을 포함한 전면에 반사방지막을 형성하는 단계;
    상기 셀 영역을 노출하는 마스크를 이용하여 상기 반사방지막을 식각하여 상기 반사방지막 및 상기 스페이서 패턴으로 형성된 제2 패턴을 형성하는 단계; 및
    상기 스페이서 패턴 및 상기 제2 패턴을 이용하여 상기 피식각층을 식각하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 피식각층은 절연막, 비정질탄소층 및 폴리실리콘층의 적층 구조로 형성된 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 절연막은 TEOS(Tetraethylorthosilicate)막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 스페이서 패턴을 형성하는 단계 후, 커팅(Cutting) 마스크를 이용하여 상기 스페이서 패턴을 서로 분리하는 것을 더 포함하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 스페이서 패턴은 산화막(Oxide) 또는 질화막(Nitride)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 반사방지막은 DBARC(Developable Bottom Anti-Reflection Coating)막을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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