CN102239541B - 制造衬底的方法 - Google Patents

制造衬底的方法 Download PDF

Info

Publication number
CN102239541B
CN102239541B CN200980148590.XA CN200980148590A CN102239541B CN 102239541 B CN102239541 B CN 102239541B CN 200980148590 A CN200980148590 A CN 200980148590A CN 102239541 B CN102239541 B CN 102239541B
Authority
CN
China
Prior art keywords
characteristic
separate
separates
changing
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200980148590.XA
Other languages
English (en)
Other versions
CN102239541A (zh
Inventor
斯科特·西里斯
古尔特杰·S·桑胡
安东·德维利耶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN102239541A publication Critical patent/CN102239541A/zh
Application granted granted Critical
Publication of CN102239541B publication Critical patent/CN102239541B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

一种制造衬底的方法包括在衬底上形成隔开第一特征。将可变材料沉积于所述隔开第一特征上且用来自所述隔开第一特征的材料改变所述可变材料以在所述隔开第一特征的侧壁上形成经改变材料。将第一材料沉积于所述经改变材料上，且第一材料具有与所述经改变材料的组合物不同的某组合物。蚀刻所述第一材料以暴露所述经改变材料，且将包含所述第一材料的隔开第二特征形成于所述经改变材料的侧壁上。接着，从所述隔开第二特征与所述隔开第一特征之间蚀刻所述经改变材料。经由包含所述隔开第一特征及所述隔开第二特征的掩模图案处理所述衬底。本发明还揭示其它实施例。

Description

制造衬底的方法
技术领域
本文中所揭示的实施例涉及制造衬底的方法，例如，如可用于集成电路的制造中的衬底。
背景技术
集成电路通常形成于例如硅晶片或其它半导电材料的半导体衬底上。大体上，将半导电、导电或绝缘的各种材料的层用于形成集成电路。例如，使用各种工艺来对各种材料进行掺杂、离子植入、沉积、蚀刻、生长等。半导体处理中的持续目标为继续争取减小个别电子组件的尺寸，借此允许实现更小且更密集的集成电路。
用于图案化且处理半导体衬底的一种技术为光刻。此技术包括通常被称为光致抗蚀剂的可图案化掩模层的沉积。这些材料可经处理以修改其在某些溶剂中的溶解度，且借此可容易地用于在衬底上形成图案。举例来说，光致抗蚀剂层的部分可经由例如掩模或光掩模的辐射图案化工具中的开口而暴露于光化能量，以与沉积后状态中的溶解度相比改变暴露区域对比未暴露区域的溶剂溶解度。此后，取决于光致抗蚀剂的类型，可移除暴露或未暴露区域，借此在衬底上留下光致抗蚀剂的掩模图案。在经掩蔽部分旁的下层衬底的邻近区可例如通过蚀刻或离子植入而受到处理以实现对邻近于掩模材料的衬底的所要处理。在某些例子中，利用光致抗蚀剂的多个不同层及/或光致抗蚀剂与非辐射敏感掩模材料的组合。
特征尺寸的连续减小对用于形成特征的技术提出不断增加的要求。举例来说，光刻通常用于形成图案化特征，例如，导电线路。通常被称为“间距”的概念可用于描述特征连同紧邻于其的间隔的尺寸。间距可经定义为在直线横截面中的重复图案的两个邻近特征中的相同点之间的距离，借此包括特征的最大宽度及到下一紧邻的特征的间隔。然而，归因于例如光学器件及光或辐射波长的因素，光刻技术倾向于具有最小间距，当低于其时特定光刻技术无法可靠地形成特征。因此，光刻技术的最小间距为使用光刻时的持续特征尺寸减小的障碍。
间距加倍或间距倍增为一种用于将光刻技术的能力扩展超过其最小间距的经提议方法。此方法通常通过沉积隔片形成层以具有小于最小的可能的光刻特征尺寸的厚度的横向厚度来形成比最小光刻分辨率更窄的特征。隔片形成层通常经各向异性蚀刻以形成次光刻特征，且接着从衬底蚀刻以最小光刻特征尺寸形成的特征。
使用间距实际上减半的此技术，间距的此减小常规上被称为间距“加倍”。更一般来说，“间距倍增”包含两倍或两倍以上的间距增加，且也包含除整数以外的分数值的间距增加。因此，常规上，间距乘以某因子的“倍增”实际上涉及使间距以所述因子减小。
附图说明
图1为根据本发明的一实施例的工艺中的衬底的图解剖视图。
图2为在图1的处理步骤之前的处理步骤的图1衬底的视图。
图3为在由图1所示的处理步骤之后的处理步骤的图1衬底的视图。
图4为在由图3所示的处理步骤之后的处理步骤的图3衬底的视图。
图5为在由图4所示的处理步骤之后的处理步骤的图4衬底的视图。
图6为在由图5所示的处理步骤之后的处理步骤的图5衬底的视图。
图7为在由图6所示的处理步骤之后的处理步骤的图6衬底的视图。
图8为在由图7所示的处理步骤之后的处理步骤的图7衬底的视图。
图9为在由图8所示的处理步骤之后的处理步骤的图8衬底的视图。
图10为根据本发明的一实施例的工艺中的另一衬底的图解剖视图。
图11为在由图10所示的处理步骤之后的处理步骤的图10衬底的视图。
图12为在由图11所示的处理步骤之后的处理步骤的图11衬底的视图。
图13为在由图12所示的处理步骤之后的处理步骤的图12衬底的视图。
图14为在由图13所示的处理步骤之后的处理步骤的图13衬底的视图。
图15为在由图14所示的处理步骤之后的处理步骤的图14衬底的视图。
图16为在由图15所示的处理步骤之后的处理步骤的图15衬底的视图。
图17为在由图16所示的处理步骤之后的处理步骤的图16衬底的视图。
图18为根据本发明的一实施例的工艺中的另一衬底的图解剖视图。
图19为在由图18所示的处理步骤之后的处理步骤的图18衬底的视图。
图20为在由图19所示的处理步骤之后的处理步骤的图19衬底的视图。
图21为在由图20所示的处理步骤之后的处理步骤的图20衬底的视图。
图22为在由图21所示的处理步骤之后的处理步骤的图21衬底的视图。
图23为在由图22所示的处理步骤之后的处理步骤的图22衬底的视图。
图24为在由图23所示的处理步骤之后的处理步骤的图23衬底的视图。
图25为在由图24所示的处理步骤之后的处理步骤的图24衬底的视图。
图26为根据本发明的一实施例的工艺中的另一衬底的图解剖视图。
图27为在由图26所示的处理步骤之后的处理步骤的图26衬底的视图。
图28为根据本发明的一实施例的工艺中的另一衬底的图解剖视图。
图29为在由图28所示的处理步骤之后的处理步骤的图28衬底的视图。
图30为在由图29所示的处理步骤之后的处理步骤的图29衬底的视图。
图31为在由图30所示的处理步骤之后的处理步骤的图30衬底的视图。
图32为在由图31所示的处理步骤之后的处理步骤的图31衬底的视图。
图33为根据本发明的一实施例的工艺中的另一衬底的图解剖视图。
图34为在由图33所示的处理步骤之后的处理步骤的图33衬底的视图。
图35为在由图34所示的处理步骤之后的处理步骤的图34衬底的视图。
图36为在由图35所示的处理步骤之后的处理步骤的图35衬底的视图。
图37为在由图36所示的处理步骤之后的处理步骤的图36衬底的视图。
具体实施方式
首先参看图1至图9描述根据本发明的制造衬底的方法的一些实施例(例如，在形成集成电路时)。参看图1，衬底(例如，半导体衬底)大体上以参考数字10指示。在此文档的上下文中，术语“半导体衬底”或“半导电衬底”经定义以意味着包含半导电材料的任何构造，其包括(但不限于)例如半导电晶片的块体半导电材料(单独或在其上包含其它材料的组合件中)，及半导电材料层(单独或在包含其它材料的组合件中)。术语“衬底”指代任何支撑结构，其包括(但不限于)以上所述的半导电衬底。
衬底10经描绘为包含材料12，最终将经由形成于其上的掩模图案处理材料12。材料12可为均质或非均质的，例如，包含多个不同组合物区域及/或层。隔开第一特征14已形成于衬底12上。预期任何适当材料，且不管其是均质还是非均质的。在此文档的上下文中，“隔开”指代如与垂直或其它方向相对的横向方向。隔开第一特征14可通过任何现存或有待开发的方式而图案化/形成，其中使用光致抗蚀剂(不管是由单个或多图案光刻引起的正型、负型还是双色调抗蚀剂)的光刻图案化为一实例。此外，隔开第一特征14可由以下所述的任何技术形成。在一个实例中，隔开第一特征14可呈伸长线的形式，例如在衬底的至少某部分上相互平行延伸，如将在俯视图(图中未展示)中看到的。
此外在一个实施例中，隔开第一特征14可由对较宽特征的横向蚀刻/修整引起。举例来说，图2描绘在图1的处理步骤之前的处理步骤的衬底10。此经展示为包含隔开的掩模特征16，(例如)其包含已以具有间距“P”的重复图案制造于衬底12上的光致抗蚀剂、实质上由所述光致抗蚀剂组成或由所述光致抗蚀剂组成。间距P可等于、大于或小于用以制造衬底10的最小光刻分辨率。无论如何，图2的隔开掩模特征16已被横向修整以减小其相应宽度以产生包含隔开第一特征14的图1的实例构造。此情况可由各向同性蚀刻进行，所述各向同性蚀刻从隔开掩模特征16的侧面及顶部近似相等地移除材料。或者，可使用化学处理及条件，其倾向于与从相应顶部相比从隔开掩模特征16的横向侧面蚀刻更多材料。或者，可使用化学处理及条件，其倾向于与从横向侧面相比从隔开掩模特征16的顶部蚀刻更多材料。
举例来说，由图1所描绘的构造可通过在感应耦合反应器内等离子蚀刻图2的衬底而得到。将实现基本上各向同性蚀刻(其中隔开掩模特征16的材料为光致抗蚀剂及/或其它包含有机物的材料)的实例蚀刻参数为从约2mTorr到约50mTorr的压力、从约0℃到约110℃的衬底温度、从约150瓦特到约500瓦特的电源功率，及小于或等于约25伏特的偏压。实例蚀刻气体为从约20sccm到约100sccm的Cl2与从约10sccm到约50sccm的O2的组合。在隔开掩模特征16的材料包含光致抗蚀剂的情况下，此将以每秒约0.2纳米到每秒约3纳米的速率各向同性地蚀刻掩模特征16。虽然此实例蚀刻为基本上各向同性的，与仅其单个上表面经暴露时相比，当两个侧面经横向暴露时，隔开掩模特征的较大横向蚀刻将发生。
如果与垂直蚀刻相比更多横向蚀刻为所要的，则在感应耦合反应器中的实例参数范围包括从约2mTorr到约20mTorr的压力、从约150瓦特到约500瓦特的电源功率、小于或等于约25伏特的偏压、从约0℃到约110℃的衬底温度、从约20sccm到约100sccm的Cl2及/或HBr流、从约5sccm到约20sccm的O2流，及从约80sccm到约120sccm的CF4流。
可能希望所陈述的蚀刻提供与从侧面相比的从隔开掩模特征顶部更大的移除，(例如)以实现相等高度及宽度减小或比宽度减小更多的高度减小。用于在垂直方向而非横向方向上实现更大蚀刻速率的实例参数包括从约2mTorr到约20mTorr的压力、从约0℃到约100℃的温度、从约150瓦特到约300瓦特的电源功率、大于或等于约200伏特的偏压、从约20sccm到约100sccm的Cl2及/或HBr流，及从约10sccm到约20sccm的O2流。
实例性的图1及图2实施例将相应特征描绘为在所描绘的横截面中相对于彼此具有相等形状及宽度，以及其间的相等间隔。然而，在此实施例或其它实施例中不要求此情况。
参看图3，可变材料18已形成于隔开第一特征14上。可变材料18与和其形成界面的某些材料选择性或均一地相互作用。可变材料18可浇铸于预先图案化表面上(例如如图所示)且可为保形或非保形的。经由旋转浇铸、浸渍浇铸(dip-casting)、滴落浇铸(drop-casting)或类似浇铸的浇铸为实例。将用来自隔开第一特征的材料改变可变材料，以在隔开第一特征的侧壁上形成经改变材料。仅举例来说，经改变材料可在沉积可变材料后即刻自发形成，或(例如)经由热、光子、电子、离子(其包括基于酸的化学处理)处理随后经激活。因此，改变可在沉积期间及/或在沉积之后发生。在一个实施例中，直到在可变材料的沉积完成之后才发生改变。此外，改变在限制试剂或均衡条件的状况下可为自限制的，或在反应物过量的情况下在动力学上停止。可变材料18可具有平面最外表面或非平面最外表面，其中实例平面最外表面19描绘在图3中。可变材料18可能为或可能并非均质的。
材料18可类似于可从科莱恩国际有限公司(Clariant International，Ltd.)购买到的一类材料，如所谓的“AZ R”材料，例如经指定为AZ R200TM、AZ R500TM及AZ R600TM的材料。“AZ R”材料含有有机组合物，其在暴露于从化学放大抗蚀剂释放的酸时即刻交联。因此，例如，这些材料构成实例可变材料，其中隔开第一特征14的材料包含化学放大抗蚀剂。更具体地说，“AZ R”材料可经涂布于光致抗蚀剂上，且随后可在从约100℃到约120℃的温度下烘烤抗蚀剂以将酸从抗蚀剂扩散到可变材料中，以在最接近抗蚀剂的可变材料的区域内形成化学交联。邻近于抗蚀剂的材料的部分因此相对于材料的并非充分接近于抗蚀剂的其它部分而经选择性硬化。材料接着可经暴露于相对于硬化部分选择性移除非硬化部分的条件。此移除可利用(例如)去离子水中的10％异丙醇或由科莱恩国际有限公司作为“SOLUTION CTM”销售的溶液来完成。利用“AZ R”材料的工艺有时被视为RELACS(由化学微缩辅助的分辨率增强光刻，Resolution EnhancementLithography Assisted by Chemical Shrink)工艺的实例。
使用“AZ R”材料的挑战在于其在组合物上可足够类似于光致抗蚀剂，以致于可能难以相对于经硬化“AZ R”材料而选择性移除光致抗蚀剂。在一个实施例中，可变材料18与“AZ R”材料的类似之处可在于其可包含类似或相同有机组合物，在烘烤衬底时，所述有机组合物在暴露于从材料18位于其上的材料20所释放的一种或一者以上物质(例如，酸)时即刻改变(例如，形成交联)。然而，不同于“AZ R”材料，材料18还可含有分散于有机组合物中的一种或一者以上成分，提供此些成分旨在相对于特征14的材料在化学上改变材料18(例如，在可相对于材料18选择性移除特征14的材料的实施例中的光致抗蚀剂)。可分散于材料18的有机组合物中的成分可包括钛、碳、氟、溴、硅及锗中的一者或一者以上。分散于有机组合物中的任何碳可为碳化化合物的一部分，因此其在化学上不同于有机组合物的块体碳(bulk carbon)。任何氟及/或溴可(例如)包含氢氟酸及氢溴酸。在一些实施例中，分散于材料18的有机组合物中的成分包括一种或一者以上无机成分，例如，硅、锗、金属(例如，钛、钨、铂等)及/或含金属化合物(例如，金属氮化物、金属硅化物等)。类似于“AZ R”材料的材料18的成分可被称为“AZ R”型组合物。因此，在一些实施例中，可变材料18可被认为具有分散于有机“AZ R”型组合物中的一种或一者以上无机成分。然而，可变材料18可包含除有机组合物且除“AZ R”型组合物以外的材料，例如如下文所解释。
参看图4，衬底10已经受引起最接近隔开第一特征14的材料14及18的相互扩散的条件。材料14的某物质改变材料18，以形成最接近隔开第一特征14的经改变材料20。因此，能够用来自第一隔开特征的材料改变可变材料，以在隔开第一特征的侧壁上形成经改变材料，例如如图4中所示。在一个实施例中，所述改变改变邻近于隔开第一特征14中的每一者的可变材料18的一部分以形成经改变材料20，同时使隔开第二特征远端的可变材料的部分维持不变。图4还描绘一实施例，其中已在高度上在隔开第一特征14上形成经改变材料20。可变材料20可能为或可能并非均质的。
在一些实施例中，隔开第一特征14的材料包含化学放大光致抗蚀剂，且赋予材料18的改变的从此光致抗蚀剂扩散的物质为酸。可通过在至少约100℃的温度下烘烤半导体衬底10引起从光致抗蚀剂释放酸。酸形成与材料18的“AZ R”型组合物的交联。可通过修改烘烤时间及烘烤温度中的一者或两者来调整交联的数量及交联从隔开特征14扩展开的距离。
作为隔开特征14包含硅的额外实例，实例可变材料18为耐火金属(例如钛)以引起最终形成包含金属硅化物的经改变材料的反应。仅举例来说，此在第US2007/0049030号美国专利申请公开案中展示且描述。当然还预期至少部分地取决于隔开第二特征的组合物的额外可变材料，且不管其现存还是有待开发。
参看图5，且在一个实施例中，(例如)通过相对于经改变材料20的选择性蚀刻，已移除材料18的未改变以形成材料20的未反应远端部分(图中未展示)。可由技术人员取决于材料18、20及12的组合物而选择适当化学处理及条件。举例来说，关于以上所提到的“AZ R”型组合物，可利用如上所论述的异丙醇及/或SOLUTION CTM完成此移除。在材料18可包含分散于“AZ R”型组合物中的额外成分的情况下，可在移除材料18的未改变区域时简单地冲洗掉这些成分。或者，可用移除额外成分的溶剂移除这些额外成分。举例来说，如果将二氧化硅用作材料18的成分，则可在移除材料18的未改变区域期间利用氢氟酸以确保除未改变区域的“AZ R”型组合物以外还移除未改变区域的二氧化硅。
参看图6，第一材料22已沉积于经改变材料20上，且具有不同于经改变材料20的组合物的某组合物。第一材料22可具有不同于隔开第一特征14的组合物的某组合物，或可具有与隔开第一特征14的组合物相同的组合物。此材料可为导电、半导电或绝缘的，包括其任何组合。实例包括二氧化硅、氮化硅、有机抗反射涂层、无机抗反射涂层、多晶硅、钛或氮化钛，包括其任何组合。
参看图7，已蚀刻第一材料22以暴露经改变材料20，且已形成包含收纳于经改变材料20的侧壁上的第一材料22的隔开第二特征24。在一个实施例中，在蚀刻第一材料22期间，除第一材料22以外未将其它蚀刻掩模收纳于第一特征14中的任一者上。在一个实施例中，在蚀刻第一材料22期间，除第一材料22以外未将其它蚀刻掩模收纳于衬底上。为了实现继续论述的目的，图7描绘第二特征24中的两个紧邻特征的相应最接近对25，其具有在对25的每两个特征之间的相应间隔。
参看图8，已从隔开第二特征24与隔开第一特征14之间蚀刻经改变材料20(图中未展示)。在进行图7及图8的蚀刻中的每一者时，可由技术人员选择取决于材料的化学处理及蚀刻条件。在一个实施例中，在蚀刻经改变材料20期间，除经改变材料20以外未将其它蚀刻掩模收纳于第一特征14中的任一者上。在一个实施例中，在蚀刻经改变材料20期间，除经改变材料20以外未将其它蚀刻掩模收纳于衬底上。无论如何，图8描绘一实施例，其中第二特征24比第一特征14高。图8描绘一实例实施例，其中掩模图案26已形成于衬底12上且其包含隔开第一特征14及隔开第二特征24。此图还描绘一实例实施例，其中成对25的紧邻的隔开第二特征24与隔开第一特征14中的个别者交替。
例如，可进行以上处理以引起可能为或可能并非次光刻的间距倍增。无论如何，图1至图8实施例描绘了掩模图案26(图8)，其已经形成以具有为图2中的隔开掩模特征16的间距“P”的三分之一(为3的整数因子)的间距。图1至图8中任何程度的间距减小(包括非整数的分数减小)或其它当然将很大程度上基于隔开特征的可发生的任何横向修整(例如在由图1的衬底形成图2的衬底的过程中)的程度结合用以产生特征及在特征之间的间隔的沉积层的厚度来确定。举例来说，经改变材料20在图3中形成为的厚度及其最终移除会影响在所得掩模图案26中的邻近特征之间的间隔。类似地，图6中的第一材料22的沉积厚度与用以产生图7构造的蚀刻技术相结合地影响隔开第二特征24的宽度。此外且无论如何，在形成图8构造之后，可进一步横向修整隔开第二特征24及/或隔开第一特征14中的一些或所有者。此外，例如，可横向修整图3的经改变材料20。
将包含隔开第二特征及隔开第三特征的掩模图案用于经由此掩模图案处理在高度上收纳于其下的衬底。此处理可构成任何现存或有待开发的技术，其中蚀刻及/或离子植入为特定实例。图9描绘使用此处理的一个实例，其中在蚀刻到衬底10的材料12中时掩模图案26已用作蚀刻掩模。
接着参看图10至图17描述额外实施例。图10描绘在处理序列上对应于图4的衬底片段的替代实施例衬底片段10a。已在适当的地方利用来自首先描述的实施例的相同数字，其中构造差异用后缀“a”或用不同数字指示。当后缀“a”指示不同构造时，用于这些构造的实例材料与用于以上实施例中的无后缀“a”的相同数字的材料相同。在图10中，隔开第一特征16被收纳于衬底12上。已改变可变材料18a以形成厚度比图4实施例中所描绘的厚度小的经改变材料20a。
参看图11，已(例如)通过相对于经改变材料20a进行选择性蚀刻而移除了材料18a的未改变以形成材料20a的未反应远端部分(图中未展示)。
参看图12，已各向异性地蚀刻了经改变材料20a以形成包含经改变材料20a的隔片特征28。
参看图13，第一材料22a已沉积于经改变材料20a上。
参看图14，已蚀刻第一材料22a以暴露隔片特征28的经改变材料20a，且已形成包含经改变材料20a的侧壁上的第一材料22a的隔开第二特征24a。
参看图15，已从隔开第二特征24a与隔开第一特征16之间蚀刻隔片特征28(图中未展示)的经改变材料20a(图中未展示)，借此产生包含隔开第一特征16及隔开第二特征24a的掩模图案26a。可经由掩模图案26a处理衬底12。无论如何，图16描绘用以形成掩模图案26aa的替代及/或额外处理，而不管处理衬底材料12是否相对于图15构造的掩模图案26a发生。具体来说，图16描绘一实例，其中已横向修整图15的隔开第一特征16以减小其相应宽度，借此在经改变材料20a的蚀刻已发生(如由从图14至图15进行的处理所描绘)之后形成隔开第一特征16a。图2实施例的掩模特征16的横向修整可在沉积可变材料18之前另外进行。此外且无论如何，独立于且不管衬底材料12的处理是否使用掩模图案26aa作为掩模而发生，可另外横向修整图16中的隔开第一特征16a及隔开第二特征24a中的一者或两者。图16将第一特征16a描绘为具有与图1及图8中的第一特征14相同的宽度，但可取决于横向修整的动作及时间而产生其它形状及尺寸。
参看图17，已经由掩模图案26aa处理衬底12。图17中所描绘的实例处理为离子植入的处理，其形成植入区域30。
接着参看图18至图25关于衬底片段10b描述制造衬底的方法的额外实施例。在适当的地方利用关于上述实施例的相同数字，其中构造上的差异用后缀“b”或用不同数字指示。当后缀“b”指示不同构造时，用于这些构造的实例材料与用于以上实施例中的无后缀“b”的相同数字的材料相同。图18描绘已形成于衬底12上的第一特征16b。可交替形成来自图1的第一特征14或其它构造特征。已沉积具有不同于隔开第一特征16b的组合物的某组合物的材料29。实例包括以上关于第一材料22所描述的组合物中的任一者。材料29可能为或可能并非均质的。
参看图19，材料29已经各向异性蚀刻以在隔开第一特征16b的侧壁上形成隔片34。
参看图20，可变材料18b已沉积于各向异性蚀刻隔片34上。
参看图21，已用来自各向异性蚀刻隔片34的材料改变可变材料18b以在每一各向异性蚀刻隔片34的侧壁上形成经改变材料20b。图21还描绘一实施例，其中经改变材料20b已在高度上形成于隔片34上。
参看图22，已(例如)通过相对于经改变材料20b的选择性蚀刻来移除材料18b的未改变以形成经改变材料20b的未反应远端部分(图中未展示)。
参看图23，已各向异性地蚀刻经改变材料20b，且已形成包含经改变材料20b的隔开第三特征36。
参看图24，已从衬底10b移除各向异性蚀刻隔片34(图中未展示)，借此形成包含隔开第一特征16b及隔开第三特征36的掩模图案26b。可经由掩模图案26b处理衬底材料12。可在进行此处理之前及/或之后横向修整隔开第一特征16b及隔开第三特征34中的任一者。图25描绘对图24的隔开第一特征16b的横向修整，以形成隔开第一特征16bb，及借此形成掩模图案26bb。此外如上所述，仅举例来说，在沉积材料29及形成隔片34之前可能已横向修整或可横向修整图18的隔开第一特征16b。另外仅举例来说，可在形成各向异性蚀刻隔片34之前与在从衬底移除此隔片之后均横向修整隔开第一特征16b。
图26及图27描绘额外实例实施例衬底片段10c。已在适当的地方利用来自上述实施例的相同数字，其中构造差异用后缀“c”或用不同数字指示。当后缀“c”指示不同构造时，用于此构造的实例材料与用于以上实施例中的无后缀“c”的相同数字的材料相同。图26描绘由图23所描绘的构造的替代构造，且以在隔开第一特征的起始尺寸及间隔方面不同于图18构造的衬底构造开始。在图26中，已由在图18中的材料29的沉积之前横向修整最初形成的掩模特征而产生隔开第一特征16c，且所述材料29在图26中经指定为29c。图27描绘在已移除隔片34c(图27中未展示)之后的掩模图案26c。
接着参看图28至图32关于衬底片段10d描述额外实施例。已在适当的地方利用来自上述实施例的相同数字，其中构造差异用后缀“d”或用不同数字指示。当后缀“d”指示不同构造时，用于此构造的实例材料与用于以上实施例中的无后缀“d”的相同数字的材料相同。参看图28，此图描绘由图6所展示的处理的替代处理。因此，图1至图5的处理已发生，其中材料18可被当作第一可变材料，其形成于隔开第一特征14上，且用来自隔开第一特征14的材料改变其以在隔开第一特征14的侧壁上形成第一经改变材料20。此可被当作形成包含第一经改变材料20及隔开第一特征14的隔开第二特征50(图28)。第二可变材料52已形成于隔开第二特征50上。第二可变材料52的组合物及属性可与以上关于可变材料18所描述的组合物及属性相同，且至少部分地取决于隔开第二特征50的最外区域的组合物。
参看图29，已用来自隔开第二特征50的第一经改变材料20改变第二可变材料52以在隔开第二特征50的侧壁上形成第二经改变材料54。在所描绘的实例中，此还已形成待收纳于隔开第二特征50的顶部上的第二经改变材料54。第二经改变材料54的组合物及属性与以上关于经改变材料20所描述的组合物及属性相同。
参看图30，已相对于第二经改变材料54从衬底选择性地移除未改变的第二可变材料52(图中未展示)。
参看图31，已形成包含第二经改变材料54的隔开第三特征56。用于此步骤的实例技术包括(例如)相对于材料20及材料12选择性地进行的任何大体上各向异性蚀刻。在一个实施例中，可在除材料54以外无其它蚀刻掩模收纳于隔开第二特征50上的情况下进行此蚀刻。在一个实施例中，可在除材料54以外无其它蚀刻掩模收纳于衬底上的情况下进行此蚀刻。
参看图32，已从隔开第一特征14与隔开第三特征56之间蚀刻第一经改变材料20(图中未展示)，借此产生包含隔开第一特征14及隔开第三特征56的掩模图案26d。在所描绘的实例中，隔开第三特征56比隔开第一特征14高。经由掩模图案26d处理衬底12(图中未展示)，例如如在以上实施例中的任一者中所描述。此外，在此处理之前及/或之后可发生对隔开第一特征14及隔开第三特征56中的一者或两者的横向修整。同样，仅举例来说，可在沉积第一可变材料之前及/或在蚀刻第一经改变材料之后横向修整隔开第一特征14。
接着参看图33至图37关于衬底片段10e描述额外实施例。已在适当的地方利用来自上述实施例的相同数字，其中构造差异用后缀“e”或用不同数字指示。当后缀“e”指示不同构造时，用于这些构造的实例材料与用于以上实施例中的无后缀“e”的相同数字的材料相同。图33描绘图2的衬底，其具有形成于衬底12上的隔开第一特征16，且第一材料60已沉积于所述隔开第一特征16上。第一材料60具有不同于隔开第一特征16的组合物的某组合物。实例材料包括以上关于材料22所描述的组合物中的任一者。图33还描绘一实例，其中第一材料60被沉积到比隔开第一特征16的厚度小的厚度。
参看图34，第二材料62已沉积于第一材料60上，且具有不同于第一材料60的组合物的某组合物。此第二材料可具有与隔开第一特征16的组合物相同或不同的组合物。实例材料包括以上关于材料22所描述的组合物中的任一者。
参看图35，已蚀刻第二材料62以暴露第一材料60，且已在邻近的隔开第一特征16之间形成两个隔开第二特征64。第二特征64与第一特征16至少由收纳于其间的第一材料60隔开。
参看图36，已从隔开第一特征16与隔开第二特征64之间蚀刻第一材料60，借此已形成掩模图案26e。图36描绘一实例实施例，其中隔开第二特征64比隔开第一特征16高。
参看图37，已横向修整图36的第一特征16的宽度，借此形成包含隔开第一特征16e及隔开第二特征64的掩模图案26ee。图33至图37描绘实例实施例，其中第二特征64经制造以具有大体上均匀的最大宽度。用以产生经修改第一特征的图37中的横向修整还经展示为产生大体上等于第二特征64的大体上均匀的最大宽度的大体上均匀的最大第一特征宽度。当然也预期替代构造及/或额外处理。可展示类似处理且配合上述实施例中的任一者一起使用。

Claims (35)

1.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征，所述隔开第一特征具有在高度上一致的底部；
在所述隔开第一特征上沉积可变材料，且用来自所述隔开第一特征的材料改变所述可变材料以在所述隔开第一特征的侧壁上形成经改变材料；
在所述经改变材料上沉积第一材料，所述第一材料具有与所述经改变材料的组合物某些不同的组合物并且具有与所述隔开第一特征的底部在高度上一致的一在高度上最深的底部；
蚀刻所述第一材料以暴露所述经改变材料，且在所述经改变材料的侧壁上形成包含所述第一材料的隔开第二特征；
在形成所述隔开第二特征之后，从所述隔开第二特征与所述隔开第一特征之间蚀刻所述经改变材料；及
经由包含所述隔开第一特征及所述隔开第二特征的掩模图案处理所述衬底。
2.根据权利要求1所述的方法，其中所述隔开第一特征包含光致抗蚀剂。
3.根据权利要求1所述的方法，其中形成所述隔开第一特征包含：在沉积所述可变材料之前，形成隔开掩模特征，随后接着横向修整所述隔开掩模特征以减小其相应宽度。
4.根据权利要求1所述的方法，其中形成所述隔开第一特征包含：在所述经改变材料的所述蚀刻之后，形成隔开掩模特征，随后接着横向修整所述隔开掩模特征以减小其相应宽度。
5.根据权利要求1所述的方法，其中所述第一材料具有与所述隔开第一特征的组合物某些不同的组合物。
6.根据权利要求1所述的方法，其中所述改变在所述隔开第一特征的顶部上形成经改变材料。
7.根据权利要求1所述的方法，其中所述可变材料具有平面最外表面。
8.根据权利要求1所述的方法，其中在所述第一材料的所述蚀刻期间，除所述第一材料以外未将其它蚀刻掩模收纳于所述隔开第一特征中的任一者上。
9.根据权利要求8所述的方法，其中在所述第一材料的所述蚀刻期间，未将蚀刻掩模收纳于所述衬底上的任何位置。
10.根据权利要求1所述的方法，其中在所述经改变材料的所述蚀刻期间，除所述经改变材料以外未将其它蚀刻掩模收纳于所述隔开第一特征中的任一者上。
11.根据权利要求10所述的方法，其中在所述经改变材料的所述蚀刻期间，除所述经改变材料以外未将其它蚀刻掩模收纳于所述衬底上。
12.根据权利要求1所述的方法，其中所述改变在所述可变材料的所述沉积完成之后发生。
13.根据权利要求1所述的方法，其中所述改变改变所述可变材料的邻近于所述隔开第一特征中的每一者的一部分以形成所述经改变材料，同时使所述可变材料的在所述隔开第一特征远端的部分维持不变。
14.根据权利要求1所述的方法，其中所述隔开第一特征包含光致抗蚀剂，且所述可变材料包含分散于在暴露于酸时可交联的有机组合物中的一种或多种无机成分，其中来自所述隔开第一特征的所述材料包括酸，且所述改变所述可变材料包含在暴露于来自所述隔开第一特征的所述材料中的所述酸时在所述有机组合物内形成交联。
15.根据权利要求14所述的方法，其中所述一种或多种无机成分包括硅。
16.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征;
在所述隔开第一特征上沉积可变材料，且用来自所述隔开第一特征的材料改变所述可变材料以在所述隔开第一特征的侧壁上形成经改变材料；
在所述经改变材料上沉积第一材料，所述第一材料具有与所述经改变材料的组合物某些不同的组合物，并且所述第一材料具有与所述隔开第一特征的组合物相同的组合物；
蚀刻所述第一材料以暴露所述经改变材料，且在所述经改变材料的侧壁上形成包含所述第一材料的隔开第二特征；
在形成所述隔开第二特征之后，从所述隔开第二特征与所述隔开第一特征之间蚀刻所述经改变材料；及
经由包含所述隔开第一特征及所述隔开第二特征的掩模图案处理所述衬底。
17.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征;
在所述隔开第一特征上沉积可变材料，所述可变材料具有非平面最外表面，且用来自所述隔开第一特征的材料改变所述可变材料以在所述隔开第一特征的侧壁上形成经改变材料；
在所述经改变材料上沉积第一材料，所述第一材料具有与所述经改变材料的组合物某些不同的组合物；
蚀刻所述第一材料以暴露所述经改变材料，且在所述经改变材料的侧壁上形成包含所述第一材料的隔开第二特征；
在形成所述隔开第二特征之后，从所述隔开第二特征与所述隔开第一特征之间蚀刻所述经改变材料；及
经由包含所述隔开第一特征及所述隔开第二特征的掩模图案处理所述衬底。
18.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征;
在所述隔开第一特征上沉积可变材料，且用来自所述隔开第一特征的材料改变所述可变材料以在所述隔开第一特征的侧壁上形成经改变材料，所述改变在所述可变材料的沉积期间发生；
在所述经改变材料上沉积第一材料，所述第一材料具有与所述经改变材料的组合物某些不同的组合物；
蚀刻所述第一材料以暴露所述经改变材料，且在所述经改变材料的侧壁上形成包含所述第一材料的隔开第二特征；
在形成所述隔开第二特征之后，从所述隔开第二特征与所述隔开第一特征之间蚀刻所述经改变材料；及
经由包含所述隔开第一特征及所述隔开第二特征的掩模图案处理所述衬底。
19.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征;
在所述隔开第一特征上沉积可变材料，且用来自所述隔开第一特征的材料改变所述可变材料以在所述隔开第一特征的侧壁上形成经改变材料，直到所述可变材料的所述沉积完成之后才发生改变；
在所述经改变材料上沉积第一材料，所述第一材料具有与所述经改变材料的组合物某些不同的组合物；
蚀刻所述第一材料以暴露所述经改变材料，且在所述经改变材料的侧壁上形成包含所述第一材料的隔开第二特征；
在形成所述隔开第二特征之后，从所述隔开第二特征与所述隔开第一特征之间蚀刻所述经改变材料；及
经由包含所述隔开第一特征及所述隔开第二特征的掩模图案处理所述衬底。
20.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征;
在所述隔开第一特征上沉积可变材料，且用来自所述隔开第一特征的材料改变所述可变材料以在所述隔开第一特征的侧壁上形成经改变材料，所述改变改变邻近于所述隔开第一特征中的每一者的可变材料的一部分以形成经改变材料，同时使所述隔开第一特征远端的可变材料的部分维持不变；
在所述经改变材料上沉积第一材料，所述第一材料具有与所述经改变材料的组合物某些不同的组合物，在所述第一材料的所述沉积之前相对于所述经改变材料而选择性地蚀刻掉所述远端部分；
蚀刻所述第一材料以暴露所述经改变材料，且在所述经改变材料的侧壁上形成包含所述第一材料的隔开第二特征；
在形成所述隔开第二特征之后，从所述隔开第二特征与所述隔开第一特征之间蚀刻所述经改变材料；及
经由包含所述隔开第一特征及所述隔开第二特征的掩模图案处理所述衬底。
21.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征;
在所述隔开第一特征上沉积可变材料，且用来自所述隔开第一特征的材料改变所述可变材料以在所述隔开第一特征的侧壁上形成经改变材料，所述隔开第一特征包括光致抗蚀剂，所述可变材料包含分散于在暴露于酸时可交联的有机组合物中的一种或多种无机成分，且所述一种或多种无机成分包括金属；
在所述经改变材料上沉积第一材料，所述第一材料具有与所述经改变材料的组合物某些不同的组合物；
蚀刻所述第一材料以暴露所述经改变材料，且在所述经改变材料的侧壁上形成包含所述第一材料的隔开第二特征；
在形成所述隔开第二特征之后，从所述隔开第二特征与所述隔开第一特征之间蚀刻所述经改变材料；及
经由包含所述隔开第一特征及所述隔开第二特征的掩模图案处理所述衬底。
22.根据权利要求21所述的方法，其中所述金属包括含金属化合物。
23.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征;
在所述隔开第一特征上沉积可变材料，且用来自所述隔开第一特征的材料改变所述可变材料以在所述隔开第一特征的侧壁上形成经改变材料；
在所述经改变材料上沉积第一材料，所述第一材料具有与所述经改变材料的组合物某些不同的组合物；
蚀刻所述第一材料以暴露所述经改变材料，且在所述经改变材料的侧壁上形成包含所述第一材料的隔开第二特征；
在形成所述隔开第二特征之后，从所述隔开第二特征与所述隔开第一特征之间蚀刻所述经改变材料；及
经由包含所述隔开第一特征及所述隔开第二特征的掩模图案处理所述衬底，所述掩模图案具有为所述隔开第一特征的间距的约三分之一的间距。
24.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征；
在所述隔开第一特征的侧壁上形成各向异性蚀刻隔片；
在所述各向异性蚀刻隔片上沉积可变材料，且用来自所述各向异性蚀刻隔片的材料改变所述可变材料以在所述各向异性蚀刻隔片中的每一者的侧壁上形成经改变材料；
在所述改变之后，从所述衬底移除所述各向异性蚀刻隔片，且形成包含所述经改变材料的隔开第三特征；及
在从所述衬底移除所述各向异性蚀刻隔片之后，经由包含所述隔开第一特征及所述隔开第三特征的掩模图案处理所述衬底。
25.根据权利要求24所述的方法，其包含在所述处理之前横向修整所述隔开第一特征。
26.根据权利要求25所述的方法，其中在形成所述各向异性蚀刻隔片之前横向修整所述隔开第一特征。
27.根据权利要求25所述的方法，其中在从所述衬底移除所述各向异性蚀刻隔片之后横向修整所述隔开第一特征。
28.根据权利要求25所述的方法，其中在形成所述各向异性蚀刻隔片之前及在从所述衬底移除所述各向异性蚀刻隔片之后均横向修整所述隔开第一特征。
29.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征；
在所述隔开第一特征上沉积第一可变材料，且用来自所述隔开第一特征的材料改变所述第一可变材料以在所述隔开第一特征的侧壁上形成第一经改变材料；
形成包含所述第一经改变材料及所述隔开第一特征的隔开第二特征；
在所述隔开第二特征上沉积第二可变材料，且用来自所述隔开第二特征的所述第一经改变材料改变所述第二可变材料以在所述隔开第二特征的侧壁上形成第二经改变材料；
形成包含所述第二经改变材料的隔开第三特征；
从所述隔开第一特征与所述隔开第三特征之间蚀刻所述第一经改变材料；及
经由包含所述隔开第一特征及所述隔开第三特征的掩模图案处理所述衬底。
30.根据权利要求29所述的方法，其中所述隔开第一特征包含光致抗蚀剂。
31.根据权利要求30所述的方法，其中形成所述隔开第一特征包含：在沉积所述第一可变材料之前，形成隔开掩模特征，随后接着横向修整所述隔开掩模特征以减小其相应宽度。
32.根据权利要求30所述的方法，其中形成所述隔开第一特征包含：在所述第一经改变材料的所述蚀刻之后，形成隔开掩模特征，随后接着横向修整所述隔开掩模特征以减小其相应宽度。
33.根据权利要求29所述的方法，其中所述隔开第三特征比所述隔开第一特征高。
34.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征；
在所述隔开第一特征上沉积第一材料，所述第一材料具有与所述隔开第一特征的组合物某些不同的组合物，将所述第一材料沉积到比所述隔开第一特征的厚度小的厚度；
在所述第一材料上沉积第二材料，所述第二材料具有与所述第一材料的组合物某些不同的组合物；
蚀刻所述第二材料以暴露所述第一材料，且在邻近的隔开第一特征之间形成两个隔开第二特征，所述隔开第二特征包括所述第一材料，所述第一材料高度上低于所述第二材料的高度上最深的底部；
从所述隔开第一特征与所述隔开第二特征之间蚀刻所述第一材料；
在所述第一材料的所述蚀刻之后，横向修整所述第一特征的宽度；及
在所述横向修整之后，经由包含所述隔开第一特征及所述隔开第二特征的掩模图案处理所述衬底。
35.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征；
在所述隔开第一特征上沉积第一材料，所述第一材料具有与所述隔开第一特征的组合物某些不同的组合物；
在所述第一材料上沉积第二材料，所述第二材料具有与所述第一材料的组合物某些不同的组合物；
蚀刻所述第二材料以暴露所述第一材料，且在邻近的隔开第一特征之间形成两个隔开第二特征，所述第二特征与所述第一特征至少由收纳于其间的第一材料隔开，所述隔开第二特征包括所述第一材料，所述第一材料高度上低于所述第二材料的高度上最深的底部；
从所述隔开第一特征与所述隔开第二特征之间蚀刻所述第一材料；
在所述第一材料的所述蚀刻之后，横向修整所述第一特征的宽度，所述第二特征具有大体上均匀的最大宽度，所述横向修整产生大体上等于所述第二特征的所述大体上均匀的最大宽度的大体上均匀的最大第一特征宽度；及
在所述横向修整之后，经由包含所述隔开第一特征及所述隔开第二特征的掩模图案处理所述衬底。
CN200980148590.XA 2008-12-04 2009-11-11 制造衬底的方法 Active CN102239541B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/328,448 2008-12-04
US12/328,448 US8796155B2 (en) 2008-12-04 2008-12-04 Methods of fabricating substrates
PCT/US2009/064004 WO2010065252A2 (en) 2008-12-04 2009-11-11 Methods of fabricating substrates

Publications (2)

Publication Number Publication Date
CN102239541A CN102239541A (zh) 2011-11-09
CN102239541B true CN102239541B (zh) 2014-04-09

Family

ID=42231567

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980148590.XA Active CN102239541B (zh) 2008-12-04 2009-11-11 制造衬底的方法

Country Status (7)

Country Link
US (2) US8796155B2 (zh)
EP (1) EP2353175A4 (zh)
JP (1) JP5418924B2 (zh)
KR (1) KR101304684B1 (zh)
CN (1) CN102239541B (zh)
TW (1) TWI406360B (zh)
WO (1) WO2010065252A2 (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
JP2009295745A (ja) * 2008-06-04 2009-12-17 Toshiba Corp 半導体装置の製造方法
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) * 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8735296B2 (en) * 2012-07-18 2014-05-27 International Business Machines Corporation Method of simultaneously forming multiple structures having different critical dimensions using sidewall transfer
CN103794476B (zh) * 2012-10-30 2017-09-22 中芯国际集成电路制造(上海)有限公司 自对准三重图形的形成方法
CN103928313B (zh) * 2014-04-22 2017-12-15 上海华力微电子有限公司 一种小尺寸图形的制作方法
US9455177B1 (en) * 2015-08-31 2016-09-27 Dow Global Technologies Llc Contact hole formation methods
KR102328551B1 (ko) * 2016-04-29 2021-11-17 도쿄엘렉트론가부시키가이샤 복수의 재료의 층을 이용하여 기판을 패터닝하는 방법
CN108364858B (zh) * 2017-04-18 2019-03-26 长鑫存储技术有限公司 半导体器件及其制备方法
CN110349845B (zh) * 2018-04-04 2020-09-22 联华电子股份有限公司 形成半导体结构的方法
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
KR102608900B1 (ko) 2018-07-30 2023-12-07 삼성전자주식회사 반도체 소자 제조 방법
US11257673B2 (en) * 2018-11-26 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dual spacer metal patterning

Family Cites Families (251)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5646531A (en) 1979-09-25 1981-04-27 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device
JPS58157135A (ja) 1982-03-15 1983-09-19 Matsushita Electric Ind Co Ltd パタ−ン形成方法
JPS59211231A (ja) 1983-05-16 1984-11-30 Matsushita Electric Ind Co Ltd パタ−ン形成方法
BE900156A (fr) 1984-07-13 1985-01-14 Itt Ind Belgium Procede pour superposer deux couches de vernis photosensibles positifs.
JPS6435916A (en) 1987-07-31 1989-02-07 Hitachi Ltd Formation of fine pattern
US4910168A (en) 1988-05-06 1990-03-20 Mos Electronics Corporation Method to reduce silicon area for via formation
JPH01292829A (ja) 1988-05-19 1989-11-27 Mitsubishi Electric Corp 半導体装置の製造方法
US5008207A (en) 1989-09-11 1991-04-16 International Business Machines Corporation Method of fabricating a narrow base transistor
JPH03270227A (ja) * 1990-03-20 1991-12-02 Mitsubishi Electric Corp 微細パターンの形成方法
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5013680A (en) 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5047117A (en) 1990-09-26 1991-09-10 Micron Technology, Inc. Method of forming a narrow self-aligned, annular opening in a masking layer
US5420067A (en) 1990-09-28 1995-05-30 The United States Of America As Represented By The Secretary Of The Navy Method of fabricatring sub-half-micron trenches and holes
US5382315A (en) 1991-02-11 1995-01-17 Microelectronics And Computer Technology Corporation Method of forming etch mask using particle beam deposition
US5372916A (en) 1991-09-12 1994-12-13 Hitachi, Ltd. X-ray exposure method with an X-ray mask comprising phase shifter sidewalls
US5703675A (en) 1992-01-17 1997-12-30 Nikon Corporation Projection-exposing apparatus with deflecting grating member
US5573837A (en) 1992-04-22 1996-11-12 Micron Technology, Inc. Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer
US5254218A (en) 1992-04-22 1993-10-19 Micron Technology, Inc. Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer
JPH0677180A (ja) 1992-08-24 1994-03-18 Fujitsu Ltd 細線状エッチングマスクの製造方法
US5386132A (en) 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
JPH06275577A (ja) 1993-03-23 1994-09-30 Sumitomo Metal Ind Ltd 半導体装置のコンタクトホール形成方法
JP3270227B2 (ja) 1993-05-26 2002-04-02 富士写真フイルム株式会社 電動巻き上げ装置
US5429988A (en) 1994-06-13 1995-07-04 United Microelectronics Corporation Process for producing high density conductive lines
KR970007173B1 (ko) 1994-07-14 1997-05-03 현대전자산업 주식회사 미세패턴 형성방법
DE19526011C1 (de) 1995-07-17 1996-11-28 Siemens Ag Verfahren zur Herstellung von sublithographischen Ätzmasken
US5905279A (en) 1996-04-09 1999-05-18 Kabushiki Kaisha Toshiba Low resistant trench fill for a semiconductor device
US7064376B2 (en) 1996-05-24 2006-06-20 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
JP2006245625A (ja) 1997-06-20 2006-09-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
TW454339B (en) 1997-06-20 2001-09-11 Hitachi Ltd Semiconductor integrated circuit apparatus and its fabricating method
US6207523B1 (en) 1997-07-03 2001-03-27 Micron Technology, Inc. Methods of forming capacitors DRAM arrays, and monolithic integrated circuits
US6063688A (en) 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
KR100247862B1 (ko) 1997-12-11 2000-03-15 윤종용 반도체 장치 및 그 제조방법
US6087263A (en) 1998-01-29 2000-07-11 Micron Technology, Inc. Methods of forming integrated circuitry and integrated circuitry structures
US6605541B1 (en) 1998-05-07 2003-08-12 Advanced Micro Devices, Inc. Pitch reduction using a set of offset masks
US6140217A (en) 1998-07-16 2000-10-31 International Business Machines Corporation Technique for extending the limits of photolithography
US6303272B1 (en) 1998-11-13 2001-10-16 International Business Machines Corporation Process for self-alignment of sub-critical contacts to wiring
EP1039533A3 (en) 1999-03-22 2001-04-04 Infineon Technologies North America Corp. High performance dram and method of manufacture
US6667502B1 (en) 1999-08-31 2003-12-23 Micron Technology, Inc. Structurally-stabilized capacitors and method of making of same
US6174818B1 (en) 1999-11-19 2001-01-16 Taiwan Semiconductor Manufacturing Company Method of patterning narrow gate electrode
US6967140B2 (en) 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
KR100620651B1 (ko) 2000-06-22 2006-09-13 주식회사 하이닉스반도체 반도체 소자의 미세패턴 제조방법
US6339241B1 (en) 2000-06-23 2002-01-15 International Business Machines Corporation Structure and process for 6F2 trench capacitor DRAM cell with vertical MOSFET and 3F bitline pitch
KR100340879B1 (ko) 2000-06-29 2002-06-20 박종섭 반도체 소자의 미세 패턴 형성방법 및 이를 이용한 게이트 전극 형성방법
US6429123B1 (en) 2000-10-04 2002-08-06 Vanguard International Semiconductor Corporation Method of manufacturing buried metal lines having ultra fine features
DE60041823D1 (de) 2000-12-29 2009-04-30 St Microelectronics Srl Ein elektrisch modifizierbarer nichtflüchtiger Halbleiterspeicher der eingeschriebene Daten solange hält, bis ihre Neuprogrammierung abgeschlossen ist
JP3406302B2 (ja) 2001-01-16 2003-05-12 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置の製造方法および半導体装置
US6580136B2 (en) 2001-01-30 2003-06-17 International Business Machines Corporation Method for delineation of eDRAM support device notched gate
US6383952B1 (en) 2001-02-28 2002-05-07 Advanced Micro Devices, Inc. RELACS process to double the frequency or pitch of small feature formation
CA2340985A1 (en) 2001-03-14 2002-09-14 Atmos Corporation Interleaved wordline architecture
US6545904B2 (en) 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array
US6455433B1 (en) 2001-03-30 2002-09-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming square-shouldered sidewall spacers and devices fabricated
US6627524B2 (en) 2001-06-06 2003-09-30 Micron Technology, Inc. Methods of forming transistor gates; and methods of forming programmable read-only memory constructions
US20030008968A1 (en) 2001-07-05 2003-01-09 Yoshiki Sugeta Method for reducing pattern dimension in photoresist layer
US6590817B2 (en) 2001-07-23 2003-07-08 Micron Technology, Inc. 6F2 DRAM array with apparatus for stress testing an isolation gate and method
DE10142590A1 (de) 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße
US6951822B2 (en) 2001-09-28 2005-10-04 Infineon Technologies North America Corp. Method for forming inside nitride spacer for deep trench device DRAM cell
KR100843888B1 (ko) 2001-12-14 2008-07-03 주식회사 하이닉스반도체 Ｒｅｌａｃｓ 물질을 이용하여 식각 내성이 향상된포토레지스트 패턴을 형성하는 방법
KR100569536B1 (ko) 2001-12-14 2006-04-10 주식회사 하이닉스반도체 Ｒｅｌａｃｓ 물질을 이용하여 패턴 붕괴를 방지하는 방법
KR20030056601A (ko) 2001-12-28 2003-07-04 주식회사 하이닉스반도체 플래시 메모리 소자의 소스 라인 형성 방법
US6638441B2 (en) 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
US6735111B2 (en) * 2002-01-16 2004-05-11 Micron Technology, Inc. Magnetoresistive memory devices and assemblies
US6548401B1 (en) 2002-01-23 2003-04-15 Micron Technology, Inc. Semiconductor processing methods, and semiconductor constructions
JP2003234279A (ja) 2002-02-08 2003-08-22 Sony Corp レジストパターンの形成方法、半導体装置の製造方法およびレジストパターンの形成装置
KR100425289B1 (ko) 2002-02-28 2004-03-30 기가텔레콤 (주) 키패드 발광 장치
JP3976598B2 (ja) 2002-03-27 2007-09-19 Ｎｅｃ液晶テクノロジー株式会社 レジスト・パターン形成方法
KR20030089063A (ko) 2002-05-16 2003-11-21 주식회사 하이닉스반도체 포토레지스트 패턴 형성방법
US6548385B1 (en) 2002-06-12 2003-04-15 Jiun-Ren Lai Method for reducing pitch between conductive features, and structure formed using the method
US6734107B2 (en) 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US6774051B2 (en) 2002-06-12 2004-08-10 Macronix International Co., Ltd. Method for reducing pitch
KR20040016678A (ko) 2002-08-19 2004-02-25 삼성전자주식회사 반도체 장치 및 그의 제조방법
US6566280B1 (en) 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
US6756619B2 (en) 2002-08-26 2004-06-29 Micron Technology, Inc. Semiconductor constructions
US7205598B2 (en) 2002-08-29 2007-04-17 Micron Technology, Inc. Random access memory device utilizing a vertically oriented select transistor
JP2004134574A (ja) 2002-10-10 2004-04-30 Renesas Technology Corp 半導体装置の製造方法
JP2004177952A (ja) 2002-11-20 2004-06-24 Rohm & Haas Electronic Materials Llc 多層フォトレジスト系
KR20040057582A (ko) 2002-12-26 2004-07-02 주식회사 하이닉스반도체 듀얼 다마신 구조를 갖는 미세 패턴 형성 방법
JP2004214379A (ja) 2002-12-27 2004-07-29 Toshiba Corp 半導体装置、ダイナミック型半導体記憶装置及び半導体装置の製造方法
US6916594B2 (en) 2002-12-30 2005-07-12 Hynix Semiconductor Inc. Overcoating composition for photoresist and method for forming photoresist pattern using the same
JP2004247399A (ja) 2003-02-12 2004-09-02 Renesas Technology Corp 半導体装置の製造方法
KR100540475B1 (ko) 2003-04-04 2006-01-10 주식회사 하이닉스반도체 미세 패턴 형성이 가능한 반도체 장치 제조 방법
US6919154B2 (en) 2003-05-05 2005-07-19 Xerox Corporation Photoconductive members
WO2004100235A1 (ja) 2003-05-09 2004-11-18 Fujitsu Limited レジストの加工方法、半導体装置及びその製造方法
US6905975B2 (en) 2003-07-03 2005-06-14 Micron Technology, Inc. Methods of forming patterned compositions
US7230292B2 (en) 2003-08-05 2007-06-12 Micron Technology, Inc. Stud electrode and process for making same
US7067385B2 (en) 2003-09-04 2006-06-27 Micron Technology, Inc. Support for vertically oriented capacitors during the formation of a semiconductor device
US7125781B2 (en) 2003-09-04 2006-10-24 Micron Technology, Inc. Methods of forming capacitor devices
US7030008B2 (en) 2003-09-12 2006-04-18 International Business Machines Corporation Techniques for patterning features in semiconductor devices
US7033735B2 (en) 2003-11-17 2006-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Water soluble negative tone photoresist
JP4143023B2 (ja) 2003-11-21 2008-09-03 株式会社東芝 パターン形成方法および半導体装置の製造方法
US7049652B2 (en) 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
US7023069B2 (en) 2003-12-19 2006-04-04 Third Dimension (3D) Semiconductor, Inc. Method for forming thick dielectric regions using etched trenches
KR100554514B1 (ko) 2003-12-26 2006-03-03 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
US7354847B2 (en) 2004-01-26 2008-04-08 Taiwan Semiconductor Manufacturing Company Method of trimming technology
US7037840B2 (en) 2004-01-26 2006-05-02 Micron Technology, Inc. Methods of forming planarized surfaces over semiconductor substrates
US6864184B1 (en) 2004-02-05 2005-03-08 Advanced Micro Devices, Inc. Method for reducing critical dimension attainable via the use of an organic conforming layer
KR100781538B1 (ko) 2004-02-07 2007-12-03 삼성전자주식회사 성능이 향상된 멀티 게이트 트랜지스터용 액티브 구조의제조 방법, 이에 의해 제조된 액티브 구조 및 멀티 게이트트랜지스터
JP2005243681A (ja) 2004-02-24 2005-09-08 Tokyo Electron Ltd 膜改質方法、膜改質装置及びスリミング量の制御方法
US7390750B1 (en) 2004-03-23 2008-06-24 Cypress Semiconductor Corp. Method of patterning elements within a semiconductor topography
US7060536B2 (en) * 2004-05-13 2006-06-13 St Assembly Test Services Ltd. Dual row leadframe and fabrication method
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US20050272220A1 (en) 2004-06-07 2005-12-08 Carlo Waldfried Ultraviolet curing process for spin-on dielectric materials used in pre-metal and/or shallow trench isolation applications
US7132333B2 (en) 2004-09-10 2006-11-07 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
US7521378B2 (en) 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
DE102004034572B4 (de) 2004-07-17 2008-02-28 Infineon Technologies Ag Verfahren zum Herstellen einer Struktur auf der Oberfläche eines Substrats
US7387939B2 (en) 2004-07-19 2008-06-17 Micron Technology, Inc. Methods of forming semiconductor structures and capacitor devices
US7202127B2 (en) 2004-08-27 2007-04-10 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7439152B2 (en) 2004-08-27 2008-10-21 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
KR100640587B1 (ko) * 2004-09-23 2006-11-01 삼성전자주식회사 반도체 소자 제조용 마스크 패턴 및 그 형성 방법과 미세패턴을 가지는 반도체 소자의 제조 방법
CN100438040C (zh) 2004-10-14 2008-11-26 茂德科技股份有限公司 动态随机存取存储器的结构
US7595141B2 (en) 2004-10-26 2009-09-29 Az Electronic Materials Usa Corp. Composition for coating over a photoresist pattern
US7298004B2 (en) 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production
US7320911B2 (en) 2004-12-06 2008-01-22 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7390616B2 (en) 2005-01-12 2008-06-24 International Business Machines Corporation Method for post lithographic critical dimension shrinking using post overcoat planarization
US7390746B2 (en) 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7557015B2 (en) 2005-03-18 2009-07-07 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7981595B2 (en) 2005-03-23 2011-07-19 Asml Netherlands B.V. Reduced pitch multiple exposure process
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7166533B2 (en) 2005-04-08 2007-01-23 Infineon Technologies, Ag Phase change memory cell defined by a pattern shrink material process
KR100674970B1 (ko) 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
WO2006124201A2 (en) 2005-05-13 2006-11-23 Sachem, Inc. Selective wet etching of oxides
US7544563B2 (en) 2005-05-18 2009-06-09 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7517753B2 (en) 2005-05-18 2009-04-14 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
KR100732289B1 (ko) 2005-05-30 2007-06-25 주식회사 하이닉스반도체 반도체 소자의 미세 콘택 형성방법
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7541632B2 (en) 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
JP4197691B2 (ja) 2005-06-21 2008-12-17 株式会社東芝 半導体装置の製造方法
US7459362B2 (en) 2005-06-27 2008-12-02 Micron Technology, Inc. Methods of forming DRAM arrays
US7271108B2 (en) 2005-06-28 2007-09-18 Lam Research Corporation Multiple mask process with etch mask stack
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
KR100640657B1 (ko) 2005-07-25 2006-11-01 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US7776715B2 (en) 2005-07-26 2010-08-17 Micron Technology, Inc. Reverse construction memory cell
US7291560B2 (en) 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7199005B2 (en) 2005-08-02 2007-04-03 Micron Technology, Inc. Methods of forming pluralities of capacitors
TWI264058B (en) 2005-08-09 2006-10-11 Powerchip Semiconductor Corp Method of correcting mask pattern and method of forming the same
US8153350B2 (en) * 2005-08-24 2012-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method and material for forming high etch resistant double exposure patterns
JP4125311B2 (ja) 2005-08-30 2008-07-30 株式会社東芝 ロボットおよびマニピュレータ
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7262135B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Methods of forming layers
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7557032B2 (en) 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
KR101200938B1 (ko) 2005-09-30 2012-11-13 삼성전자주식회사 반도체 장치의 패턴 형성 방법
US7265059B2 (en) 2005-09-30 2007-09-04 Freescale Semiconductor, Inc. Multiple fin formation
US20070085152A1 (en) 2005-10-14 2007-04-19 Promos Technologies Pte.Ltd. Singapore Reduced area dynamic random access memory (DRAM) cell and method for fabricating the same
US7696101B2 (en) 2005-11-01 2010-04-13 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
US7768055B2 (en) 2005-11-30 2010-08-03 International Business Machines Corporation Passive components in the back end of integrated circuits
US7390749B2 (en) 2005-11-30 2008-06-24 Lam Research Corporation Self-aligned pitch reduction
KR100784062B1 (ko) 2006-01-20 2007-12-10 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR100672123B1 (ko) 2006-02-02 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR100703985B1 (ko) 2006-02-17 2007-04-09 삼성전자주식회사 반도체 소자의 제조 방법
KR100694412B1 (ko) 2006-02-24 2007-03-12 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
US7745339B2 (en) 2006-02-24 2010-06-29 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7759253B2 (en) 2006-08-07 2010-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method and material for forming a double exposure lithography pattern
JP4801477B2 (ja) 2006-03-24 2011-10-26 富士通株式会社 レジスト組成物、レジストパターンの形成方法、半導体装置及びその製造方法
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US7557013B2 (en) 2006-04-10 2009-07-07 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8158333B2 (en) 2006-04-11 2012-04-17 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device
JP2007294511A (ja) 2006-04-21 2007-11-08 Tdk Corp レジストパターンの形成方法、薄膜パターンの形成方法及びマイクロデバイスの製造方法
US8003310B2 (en) 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7314810B2 (en) 2006-05-09 2008-01-01 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device
US7429533B2 (en) 2006-05-10 2008-09-30 Lam Research Corporation Pitch reduction
US7537866B2 (en) 2006-05-24 2009-05-26 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7628932B2 (en) 2006-06-02 2009-12-08 Micron Technology, Inc. Wet etch suitable for creating square cuts in si
US7709341B2 (en) 2006-06-02 2010-05-04 Micron Technology, Inc. Methods of shaping vertical single crystal silicon walls and resulting structures
US7625776B2 (en) 2006-06-02 2009-12-01 Micron Technology, Inc. Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon
KR20070122049A (ko) 2006-06-23 2007-12-28 주식회사 하이닉스반도체 이중 노광 공정을 이용한 미세 패턴 형성방법
KR100801078B1 (ko) 2006-06-29 2008-02-11 삼성전자주식회사 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그제조 방법
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
KR100843870B1 (ko) 2006-07-14 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
JP4724072B2 (ja) 2006-08-17 2011-07-13 富士通株式会社 レジストパターンの形成方法、半導体装置及びその製造方法
US7521371B2 (en) 2006-08-21 2009-04-21 Micron Technology, Inc. Methods of forming semiconductor constructions having lines
JP4319671B2 (ja) 2006-08-22 2009-08-26 富士通株式会社 レジストパターン及びその製造方法、並びに、半導体装置及びその製造方法
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
KR100761857B1 (ko) 2006-09-08 2007-09-28 삼성전자주식회사 반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체소자의 제조방법
US7959818B2 (en) * 2006-09-12 2011-06-14 Hynix Semiconductor Inc. Method for forming a fine pattern of a semiconductor device
KR100855845B1 (ko) 2006-09-12 2008-09-01 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
US7790357B2 (en) 2006-09-12 2010-09-07 Hynix Semiconductor Inc. Method of forming fine pattern of semiconductor device
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US8129289B2 (en) 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2
US7902081B2 (en) 2006-10-11 2011-03-08 Micron Technology, Inc. Methods of etching polysilicon and methods of forming pluralities of capacitors
US7553760B2 (en) 2006-10-19 2009-06-30 International Business Machines Corporation Sub-lithographic nano interconnect structures, and method for forming same
KR20080038963A (ko) 2006-10-31 2008-05-07 주식회사 하이닉스반도체 콘택을 갖는 반도체소자의 제조방법
KR100913005B1 (ko) 2006-10-31 2009-08-20 주식회사 하이닉스반도체 마스크 패턴 형성 방법
KR100771891B1 (ko) 2006-11-10 2007-11-01 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
CN101542390A (zh) * 2006-11-14 2009-09-23 Nxp股份有限公司 用以增大特征空间密度的两次形成图案的光刻技术
US20080113483A1 (en) 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
US7807575B2 (en) 2006-11-29 2010-10-05 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices
WO2008070060A2 (en) 2006-12-06 2008-06-12 Fujifilm Electronic Materials U.S.A., Inc. Device manufacturing process utilizing a double pattering process
US7786016B2 (en) 2007-01-11 2010-08-31 Micron Technology, Inc. Methods of uniformly removing silicon oxide and a method of removing a sacrificial oxide
US8236592B2 (en) 2007-01-12 2012-08-07 Globalfoundries Inc. Method of forming semiconductor device
US7842616B2 (en) 2007-01-22 2010-11-30 Advanced Technology Development Facility, Inc. Methods for fabricating semiconductor structures
US7964107B2 (en) 2007-02-08 2011-06-21 Micron Technology, Inc. Methods using block copolymer self-assembly for sub-lithographic patterning
US7741015B2 (en) 2007-02-16 2010-06-22 Shin-Etsu Chemical Co., Ltd. Patterning process and resist composition
US7785962B2 (en) 2007-02-26 2010-08-31 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7790360B2 (en) 2007-03-05 2010-09-07 Micron Technology, Inc. Methods of forming multiple lines
US8083953B2 (en) 2007-03-06 2011-12-27 Micron Technology, Inc. Registered structure formation via the application of directed thermal energy to diblock copolymer films
KR100880323B1 (ko) 2007-05-11 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US20080292991A1 (en) 2007-05-24 2008-11-27 Advanced Micro Devices, Inc. High fidelity multiple resist patterning
US7709390B2 (en) 2007-05-31 2010-05-04 Micron Technology, Inc. Methods of isolating array features during pitch doubling processes and semiconductor device structures having isolated array features
KR100886219B1 (ko) * 2007-06-07 2009-02-27 삼성전자주식회사 자기정렬된 이중 패터닝을 채택하는 미세 패턴 형성 방법
KR101217778B1 (ko) 2007-06-08 2013-01-02 도쿄엘렉트론가부시키가이샤 패터닝 방법
US7682924B2 (en) 2007-08-13 2010-03-23 Micron Technology, Inc. Methods of forming a plurality of capacitors
JP2009049338A (ja) 2007-08-23 2009-03-05 Toshiba Corp 半導体装置及びその製造方法
US20090074958A1 (en) 2007-09-13 2009-03-19 Dequan Xiao Polymeric nanocompositions comprising self-assembled organic quantum dots
DE102007052050B4 (de) 2007-10-31 2010-04-08 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement und Verfahren zum Erhöhen der Ätzselektivität während der Strukturierung einer Kontaktstruktur des Halbleiterbauelements
KR100874433B1 (ko) 2007-11-02 2008-12-17 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR20090050699A (ko) 2007-11-16 2009-05-20 주식회사 동부하이텍 미세 패턴 제조 방법 및 반도체 소자의 제조 방법
US8530147B2 (en) 2007-11-21 2013-09-10 Macronix International Co., Ltd. Patterning process
US7851135B2 (en) 2007-11-30 2010-12-14 Hynix Semiconductor Inc. Method of forming an etching mask pattern from developed negative and positive photoresist layers
US8083958B2 (en) 2007-12-05 2011-12-27 International Business Machines Corporation Patterning method using a combination of photolithography and copolymer self-assemblying lithography techniques
JP2009194196A (ja) 2008-02-15 2009-08-27 Nec Electronics Corp 半導体装置の製造方法および半導体装置
US7906031B2 (en) 2008-02-22 2011-03-15 International Business Machines Corporation Aligning polymer films
JP2009252830A (ja) 2008-04-02 2009-10-29 Toshiba Corp 半導体装置の製造方法
US7713818B2 (en) 2008-04-11 2010-05-11 Sandisk 3D, Llc Double patterning method
US8440576B2 (en) 2008-04-25 2013-05-14 Macronix International Co., Ltd. Method for pitch reduction in integrated circuit fabrication
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
JP2009289974A (ja) 2008-05-29 2009-12-10 Toshiba Corp 半導体装置の製造方法
US7759193B2 (en) 2008-07-09 2010-07-20 Micron Technology, Inc. Methods of forming a plurality of capacitors
US20100021573A1 (en) 2008-07-22 2010-01-28 Michael J Gonzalez Compositions and methods for the prevention of cardiovascular disease
US8158335B2 (en) 2008-09-15 2012-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. High etch resistant material for double patterning
US8012675B2 (en) * 2008-09-18 2011-09-06 Macronix International Co., Ltd. Method of patterning target layer on substrate
JP2010087301A (ja) 2008-09-30 2010-04-15 Toshiba Corp 半導体装置の製造方法
US8039399B2 (en) 2008-10-09 2011-10-18 Micron Technology, Inc. Methods of forming patterns utilizing lithography and spacers
US8173034B2 (en) 2008-11-17 2012-05-08 Micron Technology, Inc. Methods of utilizing block copolymer to form patterns
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US8080460B2 (en) 2008-11-26 2011-12-20 Micron Technology, Inc. Methods of forming diodes
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) * 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
JP5606019B2 (ja) 2009-07-21 2014-10-15 株式会社東芝 電力用半導体素子およびその製造方法
US8623458B2 (en) 2009-12-18 2014-01-07 International Business Machines Corporation Methods of directed self-assembly, and layered structures formed therefrom
CN102933628A (zh) 2010-06-04 2013-02-13 Asml荷兰有限公司 可自组装的聚合物和用于平版印刷术的方法
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate

Also Published As

Publication number Publication date
JP5418924B2 (ja) 2014-02-19
JP2012511255A (ja) 2012-05-17
US20140335694A1 (en) 2014-11-13
TW201030895A (en) 2010-08-16
WO2010065252A2 (en) 2010-06-10
CN102239541A (zh) 2011-11-09
KR101304684B1 (ko) 2013-09-06
US9653315B2 (en) 2017-05-16
EP2353175A4 (en) 2013-09-11
US20100144151A1 (en) 2010-06-10
US8796155B2 (en) 2014-08-05
EP2353175A2 (en) 2011-08-10
TWI406360B (zh) 2013-08-21
WO2010065252A3 (en) 2010-08-12
KR20110099281A (ko) 2011-09-07

Similar Documents

Publication Publication Date Title
CN102239541B (zh) 制造衬底的方法
CN102239540B (zh) 制造衬底的方法
CN102239539B (zh) 制造衬底的方法
US7709396B2 (en) Integral patterning of large features along with array using spacer mask patterning process flow
US20090068842A1 (en) Method for forming micropatterns in semiconductor device
KR100934981B1 (ko) 반도체 소자의 미세 패턴 형성 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant