KR100703985B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법이 제공된다. 이 반도체 소자의 제조 방법은 반도체 기판 상에 층간 절연막을 형성하고, 층간 절연막 상에 하드 마스크막을 형성하고, 하드 마스크막을 적어도 2회 패터닝하여 다수의 콘택홀 패턴이 형성된 하드 마스크 패턴을 형성하고, 하드 마스크 패턴 상에 상기 하드 마스크 패턴의 두께를 보강하여 식각 공정시 하드 마스크 패턴을 지지하는 서포팅 라이너막을 컨포멀하게 형성하고, 서포팅 라이너막이 형성된 하드 마스크 패턴을 식각 마스크로 하여 층간 절연막 내에 다수의 콘택홀 패턴을 형성하고, 다수의 콘택홀 패턴을 매립하는 콘택플러그를 형성하는 것을 포함한다.
콘택, 하드 마스크, 서포팅 라이너막

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device }
도 1a 내지 도 1k는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 2a 내지 도 2l는 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100,200: 반도체 기판 110, 210: 층간 절연막
120,220: 하드 마스크 패턴 131,231: 제1 반사 방지막
141,241: 제2 반사 방지막 133,233: 제1 포토레지스트 패턴
143,243: 제2 포토레지스트 패턴 150,250: 서포팅 라이너막
160,260: 콘택 플러그
H1,H11: 제1 콘택홀 패턴 H2,H12: 제2 콘택홀 패턴
P1: 제1 패턴 P2: 제2 패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 층간 절 연막 내에 콘택을 안정적으로 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 소자의 고집적화 경향에 따라, 하부 도전막과 상부 배선을 연결시키는 콘택의 폭도 더욱 감소시키고 있는 추세이다. 또한, 콘택홀 패턴의 피치도 감소되고 있다. 이렇듯, 콘택홀 패턴의 크기나 콘택홀 패턴 간 피치를 감소시키기 위하여, 포토레지스트 패턴에 대하여 열적 리플로우(thermal reflow), RELACS(resolution enhancement of lithography by assist of chemical shrinkage), SAFIER(shrink assist film for enhanced resolution), ArF 플라즈마 처리 등을 이용하고 있다.
그러나, 포토레지스트 패턴은 ArF와 같은 단파장 광원을 이용할 경우 그 두께를 충분히 구현하는 것이 곤란하다. 뿐만 아니라, 식각에 대한 내성이 충분치 못하여, 층간 절연막과 같이 비교적 식각 깊이가 큰 경우에는 식각 마스크로서의 역할을 충분히 수행하지 못한다. 이를 해결하고자, 포토레지스트 패턴을 대신하여 식각 내성이 우수한 하드 마스크막이 식각 마스크로 사용되고 있다.
그런데, 콘택홀 패턴의 크기나 콘택홀 패턴 간 거리가 감소시키기 위하여, 하드 마스크막의 폭도 감소되고 있다. 이렇게 감소된 폭의 하드 마스크막은 식각 공정에 대한 내성이 약하여 식각 공정시 무너질 수 있다. 이로 인하여 인접한 콘택홀 패턴 간에 터짐 현상 등이 발생하게 되어, 결국 콘택 간 단락 현상이 발생하는 등 반도체 소자의 특성이 열화될 우려가 있다.
본 발명이 이루고자 하는 기술적 과제는 콘택홀 패턴을 안정적으로 형성하여 콘택 간 단락 현상을 방지함으로써 반도체 소자의 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막 상에 하드 마스크막을 형성하고, 상기 하드 마스크막을 적어도 2회 패터닝하여 다수의 콘택홀 패턴이 형성된 하드 마스크 패턴을 형성하고, 상기 하드 마스크 패턴 상에 식각 공정시 상기 하드 마스크 패턴의 두께를 보강하여 상기 하드 마스크 패턴을 지지하는 서포팅 라이너막을 컨포멀하게 형성하고, 상기 서포팅 라이너막이 형성된 상기 하드 마스크 패턴을 식각 마스크로 하여 상기 층간 절연막 내에 다수의 콘택홀 패턴을 형성하고, 상기 다수의 콘택홀 패턴을 매립하는 콘택플러그를 형성하는 것을 포함한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막 상에 다층 구조의 하드 마스크막을 형성하고, 상기 하드 마스크막의 최상층을 적어도 2회 패터닝하여 다수의 콘택홀 패턴이 형성된 최상 마스크 패턴층을 형성하 고, 상기 최상 마스크 패턴층 상에 식각 공정시 상기 최상 마스크 패턴층의 두께를 보강하여 상기 최상 마스크 패턴층을 지지하는 서포팅 라이너막을 컨포멀하게 형성하고, 상기 서포팅 라이너막이 형성된 상기 최상 마스크 패턴층을 식각 마스크로 패터닝하여 상기 다층 구조인 하드 마스크 패턴을 완성하고, 상기 하드 마스크 패턴을 식각 마스크로 하여 상기 층간 절연막 내에 다수의 콘택홀 패턴을 형성하고, 상기 다수의 콘택홀 패턴을 매립하는 콘택플러그를 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1a 내지 도 1k를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대하여 설명한다.
도 1a를 참조하면, 먼저 반도체 기판(100) 상에 층간 절연막(110)과 하드 마스크막(120a)을 순차적으로 형성한다.
반도체 기판(100)으로는 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP 로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판 등이 사용될 수 있으나, 이는 예시적인 것에 불과하다. 또한, 도면상으로 표시되지는 않았으나, 반도체 기판(100) 상에는 트랜지스터와 같은 각종 단위 소자들이 형성되어 있다.
층간 절연막(110)은 예를 들면 실리콘 산화막(SiOx), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), PEOX(Plasma Enhanced Oxide), FSG(Fluoride Silicate Glass), PSG(Phosphor Silicate Glass), BPSG(BoroPhosphoSilica Glass), USG(Undoped Silica Glass) 또는 이들의 적층막으로 형성될 수 있는데 이에 한정되지는 않는다. 이러한 층간 절연막(110)은 약 6000 내지 7000Å 정도의 두께로 형성될 수 있는데, 이는 본 발명의 목적 범위 내에서 증감할 수 있다.
하드 마스크막(120a)은 층간 절연막(110) 내에 콘택홀 패턴을 형성하기 위한 마스크 패턴을 형성할 막으로서, 예를 들면 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 비정질 카본막 등의 단층막 또는 다층막으로 이루어질 수 있다. 이러한 하드 마스크막(120a)의 두께는 약 1200 내지 1500Å 정도의 두께로 형성될 수 있는데, 이는 본 발명의 목적 범위 내에서 식각 대상이 되는 층간 절연막(110)의 두께와 재질 등을 고려하여 증감될 수 있음은 물론이다.
다음으로, 도 1b를 참조하면, 하드 마스크막(120a) 상에 제1 반사 방지막(131) 및 제1 포토레지스트 패턴(133)을 형성한다.
제1 포토레지스트 패턴(133)은 하드 마스크막(120a)에 콘택홀 패턴을 전사하기 위한 것으로서, 이에 해당하는 제1 콘택홀 패턴(H1)이 형성되어 있다. 여기서, 제1 콘택홀 패턴(H1)는 약 50nm 이하로 형성할 수 있으나, 본 발명의 목적 범위 내에서 증감시킬 수 있다.
이러한 제1 포토레지스트 패턴(133)은 제1 콘택홀 패턴(H1)의 폭을 더욱 좁게 하기 위하여, 열적 리플로우(thermal reflow), RELACS(resolution enhancement of lithography by assist of chemical shrinkage), SAFIER(shrink assist film for enhanced resolution), ArF 플라즈마 처리 등을 수행할 수 있다.
이어서, 도 1c에 도시된 바와 같이, 제1 포토레지스트 패턴(133)을 식각 마스크로하여, 하드 마스크막(도 1b의 120a)을 패터닝한다. 이로써, 하드 마스크막(120b)에는 제1 포토레지스트 패턴(133)에 형성되었던 제1 콘택홀 패턴(H1)이 실질적으로 동일하게 형성된다.
이 때, 하드 마스크막의 패터닝은 당업계에 잘 알려진 건식 식각과 같은 공정으로 수행할 수 있다.
계속해서, 도 1d에 도시된 바와 같이, 제1 포토레지스트 패턴(도 1c의 133)과 제1 반사 방지막(도 1c의 131)을 제거한다. 이러한 공정은 통상적인 애싱 및 스트립 공정에 의해 수행될 수 있다.
계속해서, 도 1e에 도시된 바와 같이, 제1 콘택홀 패턴(H1)을 매립하며 하드 마스크막(120b)을 덮는 제2 반사 방지막(141)을 형성하고, 그 상면에 제2 콘택홀 패턴을 형성하기 위한 제2 포토레지스트 패턴(143)을 전술한 바와 마찬가지로 형성 한다.
이 때, 제2 콘택홀 패턴(H2)은 하드 마스크막(120b)에 형성된 다수의 제1 콘택홀 패턴(H1)의 사이에 위치하도록 배열될 수 있다.
그런 다음, 도 1f에 도시된 바와 같이, 제2 포토레지스트 패턴(143)을 식각 마스크로 하여, 하드 마스크막에 제2 콘택홀 패턴을 더 형성함으로써, 제1 콘택홀 패턴(H1) 및 제2 콘택홀 패턴(H2)이 형성된 하드 마스크 패턴(120)이 완성될 수 있다.
이어서, 도 1g에 도시된 바와 같이, 제2 포토레지스트 패턴(도 1f의 143)과 제2 반사 방지막(도 1f의 141)을 통상적인 애싱 및 스트립 공정에 의해 제거하여, 제1 콘택홀 패턴(H1)과 제2 콘택홀 패턴(H2)이 엇갈려 형성된 하드 마스크 패턴(120)을 노출시킨다.
도면을 참조하면, 제1 콘택홀 패턴(H1) 및 제2 콘택홀 패턴(H2)은 각각 약 50nm 폭 이하로 형성될 수 있으며, 또한 소정 간격 이격되어 서로 교대로 배열될 수 있다. 또한, 제1 콘택홀 패턴(H1)과 제2 콘택홀 패턴(H2) 사이의 거리, 즉 제1 콘택홀 패턴(H1)과 제2 콘택홀 패턴(H2) 사이에 형성된 하드 마스크 패턴(120)인 제1 패턴(P1)과 제2 패턴(P2)의 폭도 각각 약 50nm 이하의 폭으로 형성될 수 있다.
이렇듯, 복수회에 걸친 패터닝 공정에 의해 하드 마스크 패턴을 형성할 수 있으므로, 노광 장비 등의 성능에 의해 실현하기 곤란하였던 미세 패턴의 피치를 감소하는 것이 가능하다. 또한, 본 발명의 일 실시예에서는 2회 패터닝을 예시로서 설명하였으나, 본 발명의 목적 범위 내에서 3회 이상 패터닝하는 것도 가능함을 물 론이다.
또한, 도면에 도시된 바와 같이, 제1 콘택홀 패턴(H1)과 제2 콘택홀 패턴(H2)의 간격은 일정하지 않을 수 있다. 이것은 반도체 소자의 특성상 의도된 것일 수도 있고, 제2 콘택홀 패턴(H2) 형성 공정시 미스얼라인에 기인할 수도 있다. 따라서, 하드 마스크 패턴(120)은 제1 패턴(P1) 및 제2 패턴(P2)과 같이 서로 다른 두께를 갖는 패턴들로 형성될 수 있다. 여기서, 제1 패턴(P1)은 식각 공정에 대해 충분한 내성을 가질 수 있는 두께로 형성될 수 있으나, 제2 패턴(P2)은 후속 식각 공정에서 무너짐이 발생할 수 있는 두께로 형성될 수 있다.
계속해서, 도 1h에 도시된 바와 같이, 제1 및 제2 콘택홀 패턴의 내부 및 하드 마스크 패턴(120) 상에 서포팅 라이너막(150)을 컨포멀하게 형성한다.
이러한 서포팅 라이너막(150)은 하드 마스크 패턴(120)의 측벽 두께를 보강해줄 수 있으므로, 특히 제2 패턴(P2)과 같이 얇은 두께로 형성된 부분이 후속 식각 공정시 무너짐을 방지할 수 있다.
이러한 서포팅 라이너막(150)은 ALD(atomic layer deposition) 방식이나 PECVD와 같이 비교적 저온에서 형성할 수 있으며, 약 50 내지 500Å 정도로 형성될 수 있는데, 이는 본 발명의 목적 범위 내에서 증감할 수 있다.
이러한 서포팅 라이너막(150)은 하드 마스크 패턴(120) 하부에서 식각되어질 막의 재질에 따라서 선택되어질 수 있는데, 예를 들면 산화막 또는 질화막 등이 사용될 수 있다. 또한, 서포팅 라이너막(150)은 그 식각되어질 막의 재질과 같은 종류의 막질을 사용할 수 있다. 예를 들면, 산화막 또는 질화막과 같은 재질을 사용 할 수 있다. 또한, 예를 들어, 층간 절연막(110)이 산화막 계열인 경우에는 서포팅 라이너막(150)은 이와 동일한 산화막 계열의 막으로 형성할 수 있다.
이러한 서포팅 라이너막(150)의 형성에 의해 각각의 콘택홀 패턴(H11,H12)은 더욱 좁은 폭으로 형성될 수 있다.
그런 다음, 도 1i에 도시된 바와 같이, 서포팅 라이너막(150)이 형성된 하드 마스크 패턴(120)을 식각 마스크로 하여 층간 절연막(110)을 패터닝 한다. 이 때, 서포팅 라이너막(150)에 의해 측벽 두께가 보강된 하드 마스크 패턴(120)의 무너짐이 방지될 수 있으므로, 이로써 층간 절연막(110)내에는 제1 콘택홀 패턴(H11) 및 제2 콘택홀 패턴(H12)이 안정적으로 형성될 수 있다. 즉, 각각의 콘택홀 패턴(H11,H12) 사이에 터짐 현상이 방지될 수 있다.
계속해서, 도 1j에 도시된 바와 같이, 통상적인 방법에 의해 하드 마스크 패턴(120)을 제거하여, 층간 절연막(110)을 노출시킨다.
도면에 도시된 바와 같이, 층간 절연막(110)에 형성된 콘택홀 패턴(H11,H12)들은 하드 마스크 패턴(도 1g의 120)에 형성되었던 콘택홀 패턴(도 1g의 H1,H2)들보다 더 좁게 형성되며, 또한 콘택홀 패턴(H11,H12) 사이에 형성된 층간 절연막 패턴(P11,P12)들은 하드 마스크 패턴(도 1g의 120)의 각각의 패턴(도 1g의 P1,P2) 보다 넓은 폭으로 형성된다. 이것은 층간 절연막(110) 식각 전에 하드 마스크 패턴(120)의 측벽을 서포팅 라이너막(150)으로 보강하였기 때문이다. 따라서, 층간 절연막(110) 내에 더욱 미세한 콘택홀 패턴의 형성이 가능하다.
그런 다음, 도 1k에 도시된 바와 같이, 형성된 다수의 콘택홀 패턴을 도전성 물질로 매립하여 콘택 플러그(160)를 형성함으로써 층간 절연막 내에 콘택을 완성할 수 있다.
이처럼, 콘택홀 패턴의 터짐 현상이 방지됨으로 인해 콘택 플러그(160) 간의 단락 현상이 최소화될 수 있다. 따라서, 반도체 소자의 특성이 열화될 우려가 없다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 전기적 신호의 입출력이 가능하도록 하는 배선들을 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계를 더 수행하여 반도체 소자를 완성할 수 있다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
이하, 도 2a 내지 도 2l를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에 대하여 설명하기로 한다. 이하의 설명시, 도 1a 내지 도 1k를 참조하여 설명한 공정에서와 실질적으로 동일하게 적용할 수 있는 내용들은 설명의 중복을 피하기 위하여 그 설명을 생략하거나 간략하게 하기로 하며, 그 차이점을 위주로 설명한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판 상에 층간 절연막(210)과 하드 마스크막(220a)을 순차적으로 형성한다.
이 때, 하드 마스크막(220a)은 제1 하드 마스크막(221a), 제2 하드 마스크막(223a) 및 제3 하드 마스크막(225a)을 순차적으로 적층하여 다층 구조로 형성한다.
여기서, 제1 하드 마스크막(221a), 제2 하드 마스크막(223a) 및 제3 하드 마 스크막(225a)은 서로 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 제1 하드 마스크막(221a)은 비정질 카본막일 수 있고, 제2 하드 마스크막(223a)은 PETEOS막과 같은 산화막일 수 있으며, 제3 하드 마스크막(225a)은 실리콘 산질화막일 수 있다. 이러한 다층 구조로 하드 마스크막(220a)을 형성하면 상부에 형성된 하드 마스크막 패턴을 이용하여 하부 영역의 다른 하드 마스크막들을 식각할 수 있으므로, 하드 마스크막을 패터닝하기 위한 포토레지스트 패턴의 두께를 얇게 할 수 있다. 따라서, ArF와 같은 단파장 광원을 효율적으로 이용할 수 있다. 또한, 본 실시예에서는 3층 구조의 하드 마스크막을 예시하였으나, 본 발명의 목적 범위 내에서 2층 이상의 다층 구조라면 어느 것이라도 사용할 수 있음은 물론이다.
또한, 제1 하드 마스크막(221a)으로서 비정질 카본막을 사용하는 경우, 제2 하드 마스크막(223a)으로 사용되는 PETEOS 막은 비정질 카본막에 대한 캡핑막으로 사용될 수 있다.
또한, 제1 하드 마스크막(221a)은 약 2000Å 정도의 두께로, 제2 하드 마스크막(223a)은 약 700Å 정도의 두께로, 제3 하드 마스크막(225a)은 약 600Å 정도의 두께로 형성할 수 있는데, 이것은 본 발명의 목적 범위 내에서 그 하부에 형성되어 식각되어질 층간 절연막(210)의 두께나 재질에 따라서 변형가능함은 물론이다.
이어서, 도 2b를 참조하면, 하드 마스크막(220a)의 최상층인 제3 하드 마스크막(225a)을 패터닝하기 위한 제1 포토레지스트 패턴(223)과 제1 반사 방지막(231)을 형성한다.
계속해서, 도 2c에 도시된 바와 같이, 이러한 제1 포토레지스트 패턴(233)을 식각 마스크로 하여, 제3 하드 마스크막(도 2b의 225a)을 1차적으로 패터닝한다. 이로써, 제3 하드 마스크막(225b) 내에 제1 콘택홀 패턴(H1)이 형성된다.
그런 다음, 도 2d에 도시된 바와 같이, 제1 포토레지스트 패턴(233)과 제1 반사 방지막(231)을 통상적인 방법으로 제거한 다음, 다시 도 2e에 도시된 바와 같이 제1 콘택홀 패턴(H1)이 형성된 제3 하드 마스크막(225b)을 덮는 제2 반사 방지막(241) 및 제2 콘택홀 패턴(H2)을 형성하기 위한 제2 포토레지스트 패턴(243)을 형성한다. 이 때, 제2 포토레지스트 패턴(243)의 제2 콘택홀 패턴(H2)은 제3 하드 마스크막(225b)에 형성된 제1 콘택홀 패턴(H1)과 서로 어긋나도록 형성될 수 있다.
계속해서, 도 2f에 도시된 바와 같이, 제2 포토레지스트 패턴(243)을 식각 마스크로 하여, 제3 하드 마스크막(225b)을 2차적으로 패터닝한다. 이로써, 제1 콘택홀 패턴(H1)과 제2 콘택홀 패턴(H2)이 구비된 제3 하드 마스크 패턴(225)이 완성될 수 있다.
여기서, 제1 콘택홀 패턴(H1)과 제2 콘택홀 패턴(H2)은 도 1a 내지 도 1k를 참조하여 설명한 것과 마찬가지로, 서로 교대로 위치하도록 형성될 수 있다. 또한, 도면에 도시된 바와 같이, 제1 콘택홀 패턴(H1)과 제2 콘택홀 패턴(H2) 간의 이격 거리는 일정하지 않을 수 있다. 이것은 반도체 소자의 콘택홀 패턴의 레이아웃 상 요구되어 의도된 것일 수도 있고, 제2 콘택홀 패턴 형성시 미스 얼라인에 의하여 발생할 수도 있다.
다음으로, 도 2g에 도시된 바와 같이, 제2 포토레지스트 패턴(243) 및 제2 반사 방지막(241)을 통상적인 애싱 및 스트립 공정에 의해 제거함으로써, 제3 하드 마스크 패턴(225)을 노출시킨다. 이러한 제3 하드 마스크 패턴(225)은 그 하부에 위치하는 제1 하드 마스크막(221a) 및 제2 하드 마스크막(223a)에 대한 식각 마스크로 사용된다.
도면에 도시된 바와 같이, 제1 콘택홀 패턴(H1)과 제2 콘택홀 패턴(H2)이 교대로 배열되며, 이들 사이에는 서로 다른 폭을 가진 제1 패턴(P1) 및 제2 패턴(P2)이 위치할 수 있다.
계속해서 도 2h에 도시된 바와 같이, 제3 하드 마스크 패턴(225) 상에 서포팅 라이너막(250)을 컨포멀하게 형성한다.
이러한 서포팅 라이너막(250)은 후속 식각 공정시 제3 하드 마스크 패턴(225)을 지지해줄 수 있다. 따라서, 제3 하드 마스크 패턴(225)을 이용한 하부 하드 마스크막들(231a,233a)을 식각할 때 제3 하드 마스크 패턴(225)의 무너짐 현상이 억제될 수 있으므로, 안정적으로 하드 마스크 패턴을 형성할 수 있다. 여기서, 서포팅 라이너막(250)은 제2 하드 마스크막(223a)과 식각 선택비가 유사한 계열의 막질로 형성할 수 있다.
또한, 이러한 서포팅 라이너막(250)의 형성으로, 제1 콘택홀 패턴(H11)과 제2 콘택홀 패턴(H12)들은 그 폭이 좁아진다.
이어서, 도 2i에 도시된 바와 같이, 서포팅 라이너막(250)이 형성된 제3 하드 마스크 패턴(225)을 식각 마스크로 하여, 제2 하드 마스크막(223a) 및 제1 하드 마스크막(221a)을 순차적으로 패터닝 하여 하드 마스크 패턴(220)을 완성할 수 있 다.
이어서, 도 2j에 도시된 바와 같이, 하드 마스크 패턴(220)을 식각 마스크로 하여, 층간 절연막(210)을 패터닝한다. 이로써, 제1 콘택홀 패턴(H11) 및 제2 콘택홀 패턴(H12)이 구비된 층간 절연막(210)을 형성할 수 있다.
계속해서, 도 2k에 도시된 바와 같이, 통상적인 방법에 의해 하드 마스크 패턴(220)을 제거하여 층간 절연막(210)의 상면을 노출시킬 수 있다.
그런 다음, 도 2l에 도시된 바와 같이, 형성된 다수의 콘택홀 패턴을 도전성 물질로 매립하여 콘택 플러그(260)를 형성함으로써 층간 절연막 내에 콘택을 완성할 수 있다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 전기적 신호의 입출력이 가능하도록 하는 배선들을 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계를 더 수행하여 반도체 소자를 완성할 수 있다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
이상, 본 발명의 실시예들에 의하는 경우, 종래 기술에 비하여 무너짐 현상이 방지된 하드 마스크 패턴을 형성할 수 있으므로, 층간 절연막에 안정적으로 콘택홀 패턴을 형성할 수 있고, 따라서 콘택간 단락 현상이 최소화될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 반도체 소자의 제조 방법에 의하면, 콘택홀 패턴 형성을 위한 하드 마스크 패턴의 무너짐 현상이 방지될 수 있으므로, 콘택홀 패턴의 터짐 현상이 감소될 수 있다. 따라서, 콘택간 단락 현상이 발생하지 않을 수 있으므로, 반도체 소자의 전기적 특성이 향상될 수 있다.

Claims (15)

  1. 반도체 기판 상에 층간 절연막을 형성하고,
    상기 층간 절연막 상에 하드 마스크막을 형성하고,
    상기 하드 마스크막을 적어도 2회 패터닝하여 다수의 콘택홀 패턴이 형성된 하드 마스크 패턴을 형성하고,
    상기 하드 마스크 패턴 상에 식각 공정시 상기 하드 마스크 패턴의 두께를 보강하여 상기 하드 마스크 패턴을 지지하는 서포팅 라이너막을 컨포멀하게 형성하고,
    상기 서포팅 라이너막이 형성된 상기 하드 마스크 패턴을 식각 마스크로 하여 상기 층간 절연막 내에 다수의 콘택홀 패턴을 형성하고,
    상기 다수의 콘택홀 패턴을 매립하는 콘택 플러그를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 하드 마스크막을 형성하는 것은 상기 층간 절연막 상에 다층 구조의 하드 마스크막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 하드 마스크막을 형성하는 것은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 비정질 카본막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 서포팅 라이너막을 형성하는 것은 ALD 또는 PECVD 방식으로 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 콘택홀 패턴을 형성하는 것은 상기 콘택홀 패턴의 폭을 50nm 이하로 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 콘택홀 패턴을 형성하는 것은 상기 콘택홀 패턴 사이의 거리를 50nm 이하로 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 하드 마스크 패턴을 형성하는 것은
    제1 패터닝하여 소정 거리로 이격 배열된 다수의 제1 콘택홀 패턴을 형성하고,
    제2 패터닝하여 상기 다수의 제1 콘택홀 패턴 사이에 위치하는 제2 콘택홀 패턴을 더 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 하드 마스크 패턴을 형성하는 것은
    상기 하드 마스크막 상에 제1 반사 방지막을 형성하고,
    상기 반사 방지막 상에 상기 제1 반사 방지막의 상면을 노출시키며 상기 제1 콘택홀 패턴이 형성된 제1 포토레지스트 패턴을 형성하고,
    상기 제1 포토레지스트 패턴을 식각 마스크로 하여 상기 하드 마스크막 내에 이격 배열된 상기 다수의 제1 콘택홀 패턴을 형성하고,
    상기 제1 포토레지스트 패턴 및 상기 제1 반사 방지막을 제거하고,
    상기 제1 콘택홀 패턴이 형성된 상기 하드 마스크막을 덮는 제2 반사 방지막을 형성하고,
    상기 제2 반사 방지막의 상면을 노출시키며 상기 다수의 제1 콘택홀 패턴과 엇갈리게 배치된 제2 콘택홀 패턴이 형성된 제2 포토레지스트 패턴을 형성하고,
    상기 제2 포토레지스트 패턴을 식각 마스크로 하여 상기 제1 콘택홀 패턴이 형성된 상기 하드 마스크막 내에 상기 제2 콘택홀 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 반도체 기판 상에 층간 절연막을 형성하고,
    상기 층간 절연막 상에 다층 구조의 하드 마스크막을 형성하고,
    상기 하드 마스크막의 최상층을 적어도 2회 패터닝하여 다수의 콘택홀 패턴이 형성된 최상 마스크 패턴층을 형성하고,
    상기 최상 마스크 패턴층 상에 식각 공정시 상기 최상 마스크 패턴층의 두께 를 보강하여 상기 최상 마스크 패턴층을 지지하는 서포팅 라이너막을 컨포멀하게 형성하고,
    상기 서포팅 라이너막이 형성된 상기 최상 마스크 패턴층을 식각 마스크로 패터닝하여 상기 다층 구조인 하드 마스크 패턴을 완성하고,
    상기 하드 마스크 패턴을 식각 마스크로 하여 상기 층간 절연막 내에 다수의 콘택홀 패턴을 형성하고,
    상기 다수의 콘택홀 패턴을 매립하는 콘택 플러그를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 하드 마스크막을 형성하는 것은 상기 층간 절연막 상에 비정질 카본막, 실리콘 산화막 및 실리콘 산질화막을 순차적으로 적층하는 것을 포함하는 반도체 소자의 제조 방법.
  11. 제9항에 있어서,
    상기 서포팅 라이너막을 형성하는 것은 ALD 또는 PECVD 방식으로 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  12. 제9항에 있어서,
    상기 콘택홀 패턴을 형성하는 것은 상기 콘택홀 패턴의 폭이 50nm 이하로 형 성하는 것을 포함하는 반도체 소자의 제조 방법.
  13. 제9항에 있어서,
    상기 콘택홀 패턴을 형성하는 것은 상기 콘택홀 패턴 사이의 거리를 50nm 이하로 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  14. 제9항에 있어서, 상기 최상 마스크 패턴층을 형성하는 것은
    상기 하드 마스크막의 최상층을 제1 패터닝하여 소정 거리로 이격 배열된 다수의 제1 콘택홀 패턴을 형성하고,
    상기 제1 콘택홀 패턴이 형성된 상기 하드 마스크막의 최상층을 제2 패터닝하여 상기 다수의 제1 콘택홀 패턴 사이에 위치하는 제2 콘택홀 패턴을 더 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  15. 제9항에 있어서, 상기 최상 하드 마스크 패턴을 형성하는 것은
    상기 하드 마스크막의 최상층 상에 제1 반사 방지막을 형성하고,
    상기 제1 반사 방지막 상에 상기 제1 반사 방지막의 상면을 노출시키며 상기 제1 콘택홀 패턴이 형성된 제1 포토레지스트 패턴을 형성하고,
    상기 제1 포토레지스트 패턴을 식각 마스크로 하여 상기 하드 마스크막의 최상층 내에 이격 배열된 상기 다수의 제1 콘택홀 패턴을 형성하고,
    상기 제1 포토레지스트 패턴 및 상기 제1 반사 방지막을 제거하고,
    상기 제1 콘택홀 패턴이 형성된 상기 하드 마스크막의 최상층을 덮는 제2 반사 방지막을 형성하고,
    상기 제2 반사 방지막의 상면을 노출시키며 상기 다수의 제1 콘택홀 패턴과 엇갈리게 배치된 제2 콘택홀 패턴이 형성된 제2 포토레지스트 패턴을 형성하고,
    상기 제2 포토레지스트 패턴을 식각 마스크로 하여 상기 제1 콘택홀 패턴이 형성된 상기 하드 마스크막의 최상층 내에 상기 제2 콘택홀 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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