KR20170123377A - 반도체 소자의 패턴 형성 방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법을 제공한다. 반도체 소자의 패턴 형성 방법은 셀 영역과 주변 회로 영역을 가지는 기판 상에 하드 마스크막, 희생막 및 반사 방지막을 순차적으로 형성하고, 상기 희생막을 패터닝하여 상기 셀 영역 상의 제 1 희생 패턴 및 상기 주변 회로 영역 상의 제 2 희생 패턴을 형성하고, 상기 제 1 희생 패턴 및 상기 제 2 희생 패턴의 측벽들을 덮는 스페이서들을 형성하고, 그리고, 상기 제 1 희생 패턴을 제거하는 것을 포함한다. 상기 반사 방지막은 서로 다른 물질로 형성되고 상기 희생막 상에 순차적으로 적층되는 하부 반사 방지막 및 상부 반사 방지막을 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로, 구체적으로 반도체 소자의 패턴 형성 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는데 있어서 패턴들의 미세화가 필수적이다. 좁은 면적 내에 많은 소자를 집적시키기 위하여 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격의 합인 피치를 작게 하여야 한다. 최근, 반도체 소자의 디자인 룰(design rule)이 급격하게 감소됨에 따라 반도체 소자 구현에 필요한 패턴들을 형성하기 위한 포토리소그래피 공정에 있어서 해상도 한계로 인하여 미세 피치를 가지는 패턴들을 형성하는데 한계가 있다.
본 발명의 기술적 과제는 주변 회로 영역 상에 우수한 신뢰성을 갖는 하드 마스크 패턴을 형성하는 반도체 소자의 패턴 형성 방법에 관한 것이다.
본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법을 제공한다. 반도체 소자의 패턴 형성 방법은 셀 영역과 주변 회로 영역을 가지는 기판 상에 하드 마스크막, 희생막 및 반사 방지막을 순차적으로 형성하고, 상기 희생막을 패터닝하여 상기 셀 영역 상의 제 1 희생 패턴 및 상기 주변 회로 영역 상의 제 2 희생 패턴을 형성하고, 상기 제 1 희생 패턴 및 상기 제 2 희생 패턴의 측벽들을 덮는 스페이서들을 형성하고, 그리고, 상기 제 1 희생 패턴을 제거하는 것을 포함한다. 상기 반사 방지막은 서로 다른 물질로 형성되고 상기 희생막 상에 순차적으로 적층되는 하부 반사 방지막 및 상부 반사 방지막을 포함하고, 상기 희생막이 패터닝 되는 동안 상기 반사 방지막이 패터닝되어 상기 제 1 희생 패턴 상의 제 1 반사 방지 패턴 및 상기 제 2 희생 패턴 상의 제 2 반사 방지 패턴이 형성되고, 상기 제 1 희생 패턴이 제거되는 동안 상기 제 2 반사 방지 패턴은 잔존된다.
일 실시예에 의하여, 상기 상부 반사 방지막은 상기 스페이서들보다 식각 속도가 늦다.
일 실시예에 의하여, 상기 제 1 반사 방지 패턴은 상기 하부 반사 방지막이 패터닝된 제 1 하부 반사 방지 패턴을 포함하고, 상기 제 2 반사 방지 패턴은 상기 하부 반사 방지막이 패터닝된 제 2 하부 반사 방지 패턴 및 상기 상부 반사 방지막이 패터닝된 제 2 상부 반사 방지 패턴을 포함한다.
일 실시예에 의하여, 상기 제 1 하부 반사 방지 패턴은 상기 스페이서들을 형성하는 동안 제거된다.
일 실시예에 의하여, 상기 제 1 반사 방지 패턴은 상기 하부 반사 방지막이 패터닝된 제 1 하부 반사 방지 패턴 및 상기 상부 반사 방지막이 패터닝된 제 2 상부 반사 방지 패턴을 포함하고, 상기 제 2 반사 방지 패턴은 상기 하부 반사 방지막이 패터닝된 제 2 하부 반사 방지 패턴 및 상기 상부 반사 방지막이 패터닝된 제 2 상부 반사 방지 패턴을 포함한다.
일 실시예에 의하여, 상기 주변 회로 영역의 상기 제 2 희생 패턴의 폭은 상기 셀 영역의 상기 제 1 희생 패턴의 폭보다 크다.
일 실시예에 의하여, 상기 스페이서들 및 상기 하부 반사 방지막은 실리콘 산화막이고, 상기 상부 반사 방지막은 실리콘 질화막, 보론 질화막 또는 티타늄 질화막 중 어느 하나이다.
일 실시예에 의하여, 상기 스페이서들 및 상기 하부 반사 방지막은 질화막이고, 상기 상부 반사 방지막은 실리콘 산화막이다.
일 실시예에 의하여, 상기 스페이서들은 실리콘 산화막이고, 상기 하부 반사 방지막은 제 1 실리콘 산질화막(SiOxN1-x)이고, 상기 상부 반사 방지막은 제 2 실리콘 산질화막(SiO1-yNy)이되, 상기 x와 상기 y는 0.9이상 1미만이다.
일 실시예에 의하여, 상기 스페이서들은 질화막이고, 상기 하부 반사 방지막은 제 1 실리콘 산질화막(SiO1-zNz)이고, 상기 상부 반사 방지막은 제 2 실리콘 산질화막(SiOwN1-w)이되, 상기 z와 상기 w는 0.9이상 1미만이다.
일 실시예에 의하여, 상기 셀 영역 상의 상기 스페이서들을 식각 마스크로 상기 하드 마스크막을 식각하여 제 1 하드 마스크 패턴을 형성하고, 상기 주변 회로 영역 상의 상기 제 2 희생 패턴 및 상기 스페이서들을 식각 마스크로 상기 하드 마스크막을 식각하여 제 2 하드 마스크 패턴을 형성하는 것을 더 포함한다.
본 발명의 실시예에 따른 반도체 소자 패턴 형성 방법을 제공한다. 반도체 소자 패턴 형성 방법은 셀 영역과 주변 회로 영역을 가지는 기판 상에 하드 마스크막, 희생막, 반사 방지막 및 보호막을 순차적으로 형성하고, 상기 반사 방지막 및 상기 희생막을 패터닝하여 상기 셀 영역 상의 제 1 희생 패턴 및 제 1 반사 방지 패턴을 형성하고, 상기 주변 회로 영역 상의 제 2 희생 패턴 및 제 2 반사 방지 패턴을 형성하고, 상기 제 1 및 제 2 희생 패턴들의 측벽들을 덮는 스페이서들을 형성하고, 상기 제 1 희생 패턴을 제거하고, 그리고, 상기 셀 영역의 상기 스페이서들을 식각 마스크로 상기 하드 마스크막을 식각하여 제 1 하드 마스크 패턴을 형성하고, 상기 주변회로 영역의 상기 스페이서들 및 상기 제 2 희생 패턴을 식각 마스크로 상기 하드 마스크막을 식각하여 제 2 하드 마스크 패턴을 형성하는 것을 포함한다. 상기 희생막 및 상기 반사 방지막을 패터닝하는 동안 상기 보호막이 식각되어 상기 제 2 반사 방지 패턴 상에 제 2 보호 패턴이 형성되고, 상기 제 1 희생 패턴을 제거하는 동안 상기 제 2 보호 패턴은 잔존된다.
일 실시예에 의하여, 상기 보호막은 상기 스페이서들에 대해 식각 선택성을 갖는 물질이다.
일 실시예에 의하여, 상기 희생막을 패터닝하는 동안 상기 보호막이 식각되어 상기 제 1 반사 방지 패턴 상에 제 1 보호 패턴이 형성되고, 상기 제 1 보호 패턴은 제 1 두께를 가지고, 상기 제 2 보호 패턴은 상기 제 1 두께보다 큰 제 2 두께를 가진다.
일 실시예에 의하여, 상기 스페이서들을 형성하는 동안 상기 제 1 반사 방지 패턴 및 상기 제 1 보호 패턴은 제거된다.
본 발명의 실시예에 따르면, 스페이서들에 대해 식각 선택성을 가지는 반사 방지막을 식각 방지막으로 사용하여 주변 회로 영역 상에 신뢰성이 우수한 하드 마스크 패턴을 형성할 수 있다. 상기 하드 마스크 패턴을 통해 주변 회로 영역에 광폭의 패턴들을 형성할 수 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법을 나타내는 단면도들이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법을 나타내는 단면도들이다.
도 3은 도 2a의 A영역을 확대한 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법을 나타내는 단면도들이다.
도 3은 도 2a의 A영역을 확대한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법을 나타내는 단면도들이다.
도 1a를 참조하면, 제 1 영역(10) 및 제 2 영역(20)을 포함하는 반도체 기판(100)이 제공될 수 있다. 예를 들어, 반도체 기판(100)은 실리콘(Si) 또는 실리콘 카바이드(SiC)를 포함할 수 있다. 일 실시예에 따르면, 제 1 영역(10)은 단위 메모리 소자들이 형성되는 셀 어레이 영역일 수 있으며, 제 2 영역(20)은 제 1 영역(10)에 형성된 단위 메모리 소자들을 구동시키기 위한 주변회로들이 형성되는 주변회로 영역 또는 코어 영역일 수 있다. 제 1 영역(10)에는 협폭(narrow-width) 패턴들이 형성될 수 있으며, 제 2 영역(20)에는 광폭(wide-width) 패턴들이 형성될 수 있다. 또한, 제 1 영역(10)의 패턴 밀도는 제 2 영역(20)의 패턴 밀도보다 높을 수 있다.
반도체 기판(100) 상에 하부막(미도시)이 형성될 수 있다. 하부막(미도시)은 도전막, 반도체막, 절연막 또는 이들이 조합된 적층막일 수 있다. 예를 들어, 하부막(미도시)이 반도체막으로 이루어진 경우, 하부막(미도시)은 반도체 기판(100)의 일부일 수 있다. 예를 들어, 하부막(미도시)이 도전 물질로 이루어진 경우, 하부막(미도시)은 도핑된 폴리실리콘, 금속 실리사이드, 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 이 경우, 하부막(미도시)은 게이트 라인들 또는 비트 라인들을 형성하기 위한 식각 대상막일 수 있다. 또한, 하부막(미도시)이 절연 물질로 이루어진 경우, 하부막(미도시)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다. 이 경우, 하부막(미도시)은 반도체 소자를 구성하는 패턴들을 패터닝하기 위한 마스크 패턴을 형성하기 위한 식각 대상막일 수 있다. 또한 하부막(미도시)은 결정질 실리콘, 비정질 실리콘, 불순물이 도핑된 실리콘, 실리콘 게르마늄 또는 탄소(carbon)계 물질막으로 형성될 수도 있다.
반도체 기판(100) 상에 하드 마스크막이 형성될 수 있다. 하드 마스크막은 반도체 기판(100) 상에 순차적으로 형성된 하부 마스크막(110) 및 상부 마스크막(120)을 포함할 수 있다. 다른 예로, 하드 마스크막은 3층 이상의 층이 적층된 적층막일 수 있다. 하부 마스크막(110)은 반도체 기판(100)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 하부 마스크막(110)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 및 실리콘 산질화물(SiON) 중 적어도 하나를 포함할 수 있다. 상부 마스크막(120)은 하부 마스크막(110)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 상부 마스크막(120)은 폴리 실리콘(polysilicon)을 포함할 수 있다.
상부 마스크막(120) 상에 희생막(130)이 형성될 수 있다. 희생막(130)은 상부 마스크막(120)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 희생막(130)은 탄소 함유막, SOH(Spin on hardmask) 또는 비정질 탄소층(ACL; amorphous carbon layer) 중 어느 하나일 수 있다.
희생막(130) 상에 반사 방지막(150)을 형성할 수 있다. 반사 방지막(150)은 희생막(130)과 접촉하는 하부 반사 방지막(140) 및 하부 반사 방지막(140) 상에 형성되는 상부 반사 방지막(160)을 포함할 수 있다. 하부 반사 방지막(140)과 상부 반사 방지막(160)은 각각 소정의 식각 조건 하에서 서로 다른 식각 특성을 가지는 물질로 형성될 수 있다. 예를 들어, 하부 반사 방지막(140)과 상부 반사 방지막(160)의 각각은 실리콘 산화막, 실리콘 산질화막 또는 질화막을 포함할 수 있다. 여기서, 질화막은 실리콘 질화막(SiN), 보론 질화막(BN) 및 티타늄 질화막(TiN)을 포함할 수 있다. 하부 반사 방지막(140)은 반사 방지막의 기능을 할 수 있고, 상부 반사 방지막(160)은 식각 방지막의 기능을 할 수 있다.
상부 반사 방지막(160) 상에 복수의 제 1 및 제 2 포토레지스트 패턴들(170a, 170b)을 형성할 수 있다. 일 실시예에 따르면, 제 1 영역(10) 상에 제 1 포토레지스트 패턴(170a)이 형성되고, 제 2 영역(20) 상에 제 2 포토레지스트 패턴(170b)이 형성될 수 있다. 일 실시예에 따르면, 제 2 포토레지스트 패턴(170b)의 폭(W2)은 제 1 포토레지스트 패턴(170a)의 폭(W1)보다 클 수 있다.
제 1 및 제 2 포토레지스트 패턴들(170a, 170b)은 반사 방지막(150) 상에 레지스트 물질을 도포하여 포토레지스트층을 형성하고, 포토레지스트층에 대해 노광(Exposure) 및 현상(development) 공정을 수행하여 형성될 수 있다. 또한, 포토리소그래피 공정시, 불화크립톤(KrF) 레이저, 불화아르곤(ArF) 레이저, 불소(F2) 레이저 또는 EUV(extreme ultraviolet)를 이용하는 노광 공정이 수행될 수 있다.
도 1b를 참조하면, 제 1 및 제 2 포토레지스트 패턴들(170a, 170b)을 식각 마스크로 반사 방지막(150) 및 희생막(130)을 패터닝하여, 제 1 영역(10) 상에 제 1 희생 패턴(135a) 및 제 1 하부 반사 방지 패턴(145a)을 형성할 수 있고, 제 2 영역(20) 상에 제 2 희생 패턴(135b), 제 2 하부 반사 방지 패턴(145b) 및 제 2 상부 반사 방지 패턴(165b)을 형성할 수 있다. 제 1 희생 패턴(135a) 및 제 2 하부 반사 방지 패턴(145b) 각각은 제 1 포토레지스트 패턴들(170a) 각각의 폭(W1)과 대응하는 폭을 가지고, 제 2 희생 패턴(135b), 제 2 하부 반사 방지 패턴(145b) 및 제 2 상부 반사 방지 패턴(165b) 각각은 제 2 포토레지스트 패턴(170b)의 폭(W2)과 대응하는 폭을 가질 수 있다. 희생막(130) 및 반사 방지막(150)이 패터닝되는 동안, 제 1 및 제 2 포토레지스트 패턴들(170a, 170b)은 제거될 수 있다.
식각 공정 시, 제 1 영역(10) 및 제 2 영역(20) 상에 형성된 패턴들은 패턴들의 상면을 향하는 수직 방향 이외에도 수평 방향 및 경사진 방향으로 식각 가스에 의한 영향을 받을 수 있다. 이에 따라, 제 1 영역(10) 및 제 2 영역(20) 상에 형성된 패턴들은 이들의 상면을 향하는 수직 방향 이외에 수평 방향 및 경사진 방향으로 식각될 수 있다. 이 때, 제 1 영역(10) 상에 형성된 패턴들의 폭은 제 2 영역(20) 상에 형성된 패턴들의 폭보다 좁으므로, 제 1 영역(10) 상에 형성된 패턴들은 제 2 영역(20) 상에 형성된 패턴들보다 더 빨리 식각될 수 있다. 이에 따라, 제 1 영역(10)의 상부 반사 방지막(160)은 제 2 영역(20)의 상부 반사 방지막(160)보다 빨리 식각될 수 있다. 따라서, 제 1 영역(10) 상에 형성된 상부 반사 방지막(160)은 모두 제거될 수 있고, 제 2 영역(20) 상에 형성된 상부 반사 방지막(160)은 일부 잔존하여 제 2 상부 반사 방지 패턴(165b)을 형성할 수 있다. 제 2 영역(20) 상에 형성된 상부 반사 방지막(160)도 일부 식각되므로, 제 2 상부 반사 방지 패턴(165b)의 두께는 상부 반사 방지막(160)의 두께보다 얇을 수 있다.
도 1c를 참조하면, 제 1 영역(10) 상의 제 1 및 희생 패턴(135a) 및 제 1 하부 반사 방지 패턴(145a)을 덮고, 제 2 영역(20) 상의 제 2 희생 패턴(135b), 제 2 하부 반사 방지 패턴(145b) 및 제 2 상부 반사 방지 패턴(165b)을 덮는 스페이서막(185)을 형성할 수 있다. 스페이서막(185)은 균일한 두께로 형성될 수 있다. 스페이서막(185)은 제 1 및 제 2 희생 패턴들(135a, 135b)에 대해 식각 선택성을 가질 수 있다. 또한, 제 2 상부 반사 방지 패턴(165b)은 스페이서막(185)에 대해 식각 선택성을 가질 수 있다.
일 실시예에 따르면, 스페이서막(185)은 ALD 산화막, CVD 산화막, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate) 또는 PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate)과 같은 실리콘 산화막(SiO2)일 수 있다. 이 경우, 제 2 상부 반사 방지 패턴(165b)은 실리콘 질화막(SiN), 보론 질화막(BN) 또는 티타늄 질화막(TiN)을 포함할 수 있고, 제 1 및 제 2 하부 반사 방지 패턴들(145a, 145b)은 실리콘 산화막(SiO2)을 포함할 수 있다. 또는, 제 1 및 제 2 하부 반사 방지 패턴들(145a, 145b)은 제 1 실리콘 산질화막(SiOxN1 -x, x는 0.9이상 1미만)일 수 있고, 제 2 상부 반사 방지 패턴(165b)은 제 2 실리콘 산질화막(SiO1-yNy, y는 0.9이상 1미만)일 수 있다. 제 2 상부 반사 방지 패턴(165b) 내의 질소 함량은 제 1 및 제 2 하부 반사 방지 패턴들(145a, 145b) 내의 질소 함량보다 많을 수 있다.
다른 실시예에 따르면, 스페이서막(185)은 ALD 질화막 또는 CVD 질화막, 고밀도플라즈마(HDP) 질화막과 같은 실리콘 질화막(SiN)일 수 있다. 이 경우, 제 2 상부 반사 방지 패턴(165b)은 실리콘 산화막(SiO2)을 포함할 수 있고, 제 1 및 제 2 하부 반사 방지 패턴들(145a, 145b)은 실리콘 질화막(SiN)을 포함할 수 있다. 또는, 제 1 및 제 2 하부 반사 방지 패턴들(145a, 145b)은 제 1 실리콘 산질화막(SiO1-xNx, x는 0.9이상 1미만)일 수 있고, 제 2 상부 반사 방지 패턴(165b)은 제 2 실리콘 산질화막(SiOyN1 -y, y는 0.9이상 1미만)일 수 있다. 제 2 상부 반사 방지 패턴(165b) 내의 산소 함량은 제 1 및 제 2 하부 반사 방지 패턴들(145a, 145b) 내의 산소 함량보다 많을 수 있다.
도 1d를 참조하면, 스페이서막(185)을 식각하여 제 1 영역(10) 상의 제 1 희생 패턴(135a)을 측벽들 및 제 2 영역(20) 상의 제 2 희생 패턴(135b), 제 2 하부 반사 방지 패턴(145b) 및 제 2 상부 반사 방지 패턴(165b)의 측벽들을 덮는 스페이서들(180)을 형성할 수 있다.
식각 공정을 통해, 제 1 영역(10) 상의 제 1 하부 반사 방지 패턴(145a)을 제거하여 제 1 영역(10) 상의 제 1 희생 패턴(135a)의 상면이 노출될 수 있다. 또한, 제 2 영역(20) 상의 제 2 상부 반사 방지 패턴(165b)은 일부 식각될 수 있지만 제 2 하부 반사 방지 패턴(145b)은 노출되지 않을 수 있다. 즉, 스페이서들(180)은 제 2 영역(20)의 제 2 상부 반사 방지 패턴(165b)의 상면을 노출할 수 있다. 패턴들의 측벽들 상에 국소적으로 배치되는 스페이서들(180)의 형성을 위해, 과식각을 진행할 수 있다. 식각 공정이 진행되는 동안, 제 1 영역(10) 상의 제 1 하부 반사 방지 패턴(145a)은 제거될 수 있으나, 제 2 영역(20) 상의 제 2 상부 반사 방지 패턴(165b)은 스페이서막(185)에 대해 식각 선택성을 갖는 물질이므로 잔존되어 제 2 하부 반사 방지 패턴(145b)을 보호할 수 있다.
도 1e를 참조하면, 제 1 영역(10) 상의 제 1 희생 패턴(135a)이 제거될 수 있다. 제 1 희생 패턴(135a)의 선택적인 제거는 에싱(ashing) 공정을 이용하여 수행될 수 있다. 이 때, 제 2 영역(20) 상의 제 2 희생 패턴(135b)은 스페이서들(180), 제 2 하부 반사 방지 패턴(145b) 및 제 2 상부 반사 방지 패턴(165b)에 의해 보호되어 제거되지 않을 수 있다. 따라서, 제 2 희생 패턴(135b), 제 2 하부 반사 방지 패턴(145b) 및 제 2 상부 반사 방지 패턴(165b)은 제 2 영역(20) 상에 잔존할 수 있다.
도 1f를 참조하면, 제 1 영역(10)의 스페이서들(180)을 식각 마스크로 제 1 영역(10) 상의 상부 마스크막(120)을 식각하여 제 1 상부 마스크 패턴(125a)을 형성할 수 있고, 제 2 영역(20)의 스페이서들(180)과 제 2 희생 패턴(135b), 제 2 하부 반사 방지 패턴(145b) 및 제 2 상부 반사 방지 패턴(165b)을 식각 마스크로 제 2 영역(20) 상의 상부 마스크막(120)을 식각하여 제 2 상부 마스크 패턴(125b)을 형성할 수 있다. 제 1 상부 마스크 패턴(125a)은 제 1 영역(10) 상의 하부 마스크막(110)의 상면의 일부를 노출할 수 있고, 제 2 상부 마스크 패턴(125b)은 제 2 영역(20) 상의 하부 마스크막(110)의 상면의 일부를 노출할 수 있다.
일 실시예에 따르면, 상부 마스크막(120)을 식각하는 동안 제 2 영역(20)의 제 2 상부 반사 방지 패턴(165b) 및 제 2 하부 반사 방지 패턴(145b)은 모두 제거될 수 있다. 또한, 제 2 영역(20)의 제 2 희생 패턴(135b)도 일부 식각될 수 있다.
다른 실시예에 따르면, 상부 마스크막(120)을 식각하는 동안 제 2 영역(20)의 제 2 상부 반사 방지 패턴(165b)은 모두 제거될 수 있다. 다만, 제 2 하부 반사 방지 패턴(145b)은 일부 잔존할 수도 있다.
도 1g를 참조하면, 제 1 상부 마스크 패턴(125a)을 식각 마스크로 제 1 영역(10) 상의 하부 마스크막(110)을 식각하여 제 1 하부 마스크 패턴(115a)을 형성할 수 있고, 제 2 상부 마스크 패턴(125b)을 식각 마스크로 제 2 영역(20) 상의 하부 마스크막(110)을 식각하여 제 2 하부 마스크 패턴(115b)을 형성할 수 있다. 제 1 및 제 2 하부 마스크 패턴들(115a, 115b)을 형성하는 동안 스페이서들(180)과 제 2 영역(20) 상의 제 2 희생 패턴(135b)은 제거될 수 있다. 이 때, 제 1 및 제 2 상부 마스크 패턴들(125a, 125b)도 일부 식각될 수 있다. 제 1 하부 마스크 패턴(115a)은 제 1 영역(10)의 상면의 일부를 노출할 수 있고, 제 2 하부 마스크 패턴(115b)은 제 2 영역(20)의 상면의 일부를 노출할 수 있다. 일 실시예에 따르면, 제 1 하부 마스크 패턴(115a)의 폭은 제 2 하부 마스크 패턴(115b)의 폭보다 작을 수 있다.
도 1h를 참조하면, 제 1 하부 마스크 패턴(115a)을 식각 마스크로 반도체 기판(100)을 식각하여 제 1 영역(10)의 제 1 활성 패턴들(AP1) 및 제 2 영역(20)의 제 2 활성 패턴들(AP2)을 형성할 수 있다. 구체적으로, 제 1 하부 마스크 패턴(115a)을 식각 마스크로 반도체 기판(100)을 식각하여 트렌치들(55)을 형성하고, 트렌치들(55)에 절연막을 채워 소자 분리막들(50)을 형성할 수 있다. 소자 분리막들(50)은 반도체 기판(100)의 상부에 형성될 수 있다. 소자 분리막들(50)에 의해 활성 패턴들(AP1, AP2)이 정의될 수 있다. 예를 들어, 소자 분리막들(50)은 실리콘 산화막(SiO2)을 포함할 수 있다.
제 1 영역(10)의 제 1 활성 패턴(AP1) 상에는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), PRAM(Phase change RAM), RRAM(Resistance RAM), MRAM(Magnetic RAM), 및 FRAM(Ferroelectric RAM) 등의 고집적 반도체 메모리 소자가 형성될 수 있다. 제 2 영역(20)의 제 2 활성 패턴(AP2) 상에는 메모리 셀들을 제어하는 주변 회로들이 형성될 수 있다.
일반적으로, 반사 방지막은 실리콘 산질화막(SiON)로 이루어진 단일막 구조일 수 있다. 실리콘 산질화막(SiON)은 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiN) 중 어느 하나의 물질로 형성된 스페이서들(180)에 대해 식각 선택성이 부족할 수 있다. 스페이서들(180)을 형성하는 동안 제 2 영역(20) 상의 반사 방지막의 일부가 제거되어 희생막이 노출될 수 있다. 그런 다음, 에싱(ashing) 공정을 진행하게 되면 제 2 영역(20)의 희생막의 일부가 제거되는 공정상 결함이 발생할 수 있다. 결함이 생긴 희생막을 식각 마스크로 사용하게 되면, 후속 공정시 형성되는 패턴들에 불량이 생길 수 있다.
본 발명의 실시예에 따르면, 반사 방지막(150)은 하부 반사 방지막(140) 및 상부 반사 방지막(160)으로 구성된 이중막 구조일 수 있다. 상부 반사 방지막(160)은 스페이서들(180)에 대해 식각 선택성을 갖는 물질로 이루어질 수 있다. 하부 반사 방지막(140)은 포토 리소그래피 공정을 위한 반사 방지막으로 사용될 수 있다. 스페이서들(180)을 형성하는 동안 제 2 영역(20)의 제 2 상부 반사 방지 패턴(165b)이 제거되지 않아 제 2 희생 패턴(135b)을 노출하지 않을 수 있다. 에싱(ashing) 공정이 진행되는 동안, 제 2 상부 반사 방지 패턴(165b)은 제 2 희생 패턴(135b)이 제거되지 않도록 보호할 수 있다. 따라서, 후속 공정 시 제 2 영역(20)의 제 2 희생 패턴(135b)은 식각 마스크로 사용될 수 있고, 후속 공정 시에 형성되는 패턴들에 불량이 발생하는 것을 방지할 수 있다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법을 나타내는 단면도들이다. 도 3은 도 2a의 A영역을 확대한 단면도이다. 도 2a 내지 도 2d 이후의 공정은 도 1f 내지 도 1h와 유사할 수 있다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 2a 및 도 3을 참조하면, 도 1a의 결과물 상에 패터닝 공정을 수행하여 제 1 영역(10) 상에 제 1 희생 패턴(135a), 제 1 하부 반사 방지 패턴(145a) 및 제 1 상부 반사 방지 패턴(165a)이 형성될 수 있고, 제 2 영역(20) 상에 제 2 희생 패턴(135b), 제 2 하부 반사 방지 패턴(145b) 및 제 2 상부 반사 방지 패턴(165b)이 형성될 수 있다.
제 1 영역(10)의 제 1 상부 반사 방지 패턴(165a)은 제 1 두께(d1)를 가질 수 있고, 제 2 영역(20)의 제 2 상부 반사 방지 패턴(165b)은 제 2 두께(d2)를 가질 수 있다. 제 1 두께(d1)는 제 2 두께(d2)보다 얇을 수 있다. 식각 공정 시, 제 1 영역(10) 및 제 2 영역(20) 상에 형성된 제 1 및 제 2 상부 반사 방지 패턴들(165a, 165b)은 이들을 상면을 향하는 수직 방향 이외에도 수평 방향 및 경사진 방향으로 식각 가스에 의한 영향을 받을 수 있다. 이에 따라, 제 1 및 제 2 상부 반사 방지 패턴들(165a, 165b)은 이들의 상면을 향하는 수직 방향 이외에 수평 방향 및 경사진 방향으로 식각될 수 있다. 이 때, 제 1 상부 반사 방지 패턴(165a)의 폭은 제 2 상부 반사 방지 패턴(165b)의 폭보다 좁으므로, 제 1 상부 반사 방지 패턴(165a)은 제 2 상부 반사 방지 패턴(165b)보다 더 빨리 식각될 수 있다. 따라서, 제 1 상부 반사 방지 패턴(165a)의 두께는 제 2 상부 반사 방지 패턴(165b)의 두께보다 얇을 수 있다. 이 경우, 제 1 하부 반사 방지 패턴(145a)과 제 2 하부 반사 방지 패턴(145b)의 두께는 실질적으로 동일할 수 있다.
도 2b를 참조하면, 제 1 희생 패턴(135a), 제 1 하부 반사 방지 패턴(145a) 및 제 1 상부 반사 방지 패턴(165a)을 덮고, 제 2 희생 패턴(135b), 제 2 하부 반사 방지 패턴(145b) 및 제 2 상부 반사 방지 패턴(165b)을 덮는 스페이서막(185)을 형성할 수 있다. 스페이서막(185)은 제 1 및 제 2 희생 패턴들(135a, 135b), 제 1 및 제 2 하부 반사 방지 패턴들(145a, 145b) 및 제 1 및 제 2 상부 반사 방지 패턴들(165a, 165b)의 상면들 및 측벽들을 균일한 두께로 덮을 수 있다. 스페이서막(185)은 제 1 및 제 2 희생 패턴들(135a, 135b)에 대해 식각 선택성을 가질 수 있다. 또한, 제 1 및 제 2 상부 반사 방지 패턴들(165a, 165b)은 스페이서막(185)에 대해 식각 선택성을 가질 수 있다. 제 1 및 제 2 하부 반사 방지 패턴들(145a, 145b)과 스페이서막(185)은 동일하거나 유사한 식각률을 가진 물질로 이루어질 수 있다. 제 1 및 제 2 하부 반사 방지 패턴들(145a, 145b), 제 1 및 제 2 상부 반사 방지 패턴들(165a, 165b) 및 스페이서막(185) 각각의 물질은 도 1c에서 설명한 바와 동일할 수 있다.
도 2c를 참조하면, 제 1 희생 패턴(135a)의 측벽들을 덮고, 제 2 희생 패턴(135b), 제 2 하부 반사 방지 패턴(145b) 및 제 2 상부 반사 방지 패턴(165b)의 측벽들을 덮는 스페이서들(180)을 형성할 수 있다. 식각 공정은 제 1 영역(10) 상의 제 1 하부 반사 방지 패턴(145a) 및 제 1 상부 반사 방지 패턴(165a)이 모두 제거되고 제 1 희생 패턴(135a)의 상면이 노출될 때까지 진행될 수 있다. 제 1 상부 반사 방지 패턴(165a)은 스페이서막(185)에 대해 식각 선택성의 갖는 물질로 형성될 수 있다. 다만, 제 1 상부 반사 방지 패턴(165a)의 두께가 얇으므로, 스페이서막(185)을 식각하는 공정에서 제 1 상부 반사 방지 패턴(165a)은 모두 제거될 수 있다.
이에 반해, 제 2 상부 반사 방지 패턴(165b)은 스페이서막(185)에 대해 식각 선택성을 가지고 제 2 상부 반사 방지 패턴(165b)은 제 1 상부 반사 방지 패턴(165a)보다 큰 두께를 가지므로, 제 2 상부 반사 방지 패턴(165b)은 일부 잔존할 수 있다.
도 2d를 참조하면, 에싱(ashing) 공정을 통해 제 1 영역(10) 상의 제 1 희생 패턴(135a)이 제거될 수 있다. 이 때, 제 2 영역(20) 상의 제 2 희생 패턴(135b)은 스페이서들(180), 제 2 하부 반사 방지 패턴(145b) 및 제 2 상부 반사 방지 패턴(165b)에 의해 보호되어 제거되지 않을 수 있다. 따라서, 제 2 희생 패턴(135b), 제 2 하부 반사 방지 패턴(145b) 및 제 2 상부 반사 방지 패턴(165b)은 제 2 영역(20) 상에 잔존할 수 있다.
본 발명의 실시예에 따르면, 스페이서들(180)이 형성되는 동안 제 1 영역(10)의 제 1 하부 반사 방지 패턴(145a)과 제 1 상부 반사 방지 패턴(165a)은 모두 제거될 수 있고, 제 2 영역(20)의 제 2 상부 반사 방지 패턴(165b)은 잔존할 수 있다. 제 2 상부 반사 방지 패턴(165b)은 스페이서들(180)에 대해 식각 선택성을 가지고 제 1 상부 반사 방지 패턴(165a) 보다 두께가 두꺼우므로, 스페이서들(180)을 형성하는 공정에서 제 2 영역(20)의 제 2 상부 반사 방지 패턴(165b)은 제 2 희생 패턴(135b) 및 제 2 하부 반사 방지 패턴(145b)을 보호하는 식각 방지막의 역할을 할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 셀 영역과 주변 회로 영역을 가지는 기판 상에 하드 마스크막, 희생막 및 반사 방지막을 순차적으로 형성하는 것;
상기 희생막을 패터닝하여 상기 셀 영역 상의 제 1 희생 패턴 및 상기 주변 회로 영역 상의 제 2 희생 패턴을 형성하는 것;
상기 제 1 희생 패턴 및 상기 제 2 희생 패턴의 측벽들을 덮는 스페이서들을 형성하는 것; 및
상기 제 1 희생 패턴을 제거하는 것을 포함하고,
상기 반사 방지막은 서로 다른 물질로 형성되고 상기 희생막 상에 순차적으로 적층되는 하부 반사 방지막 및 상부 반사 방지막을 포함하고,
상기 희생막이 패터닝 되는 동안 상기 반사 방지막이 패터닝되어 상기 제 1 희생 패턴 상의 제 1 반사 방지 패턴 및 상기 제 2 희생 패턴 상의 제 2 반사 방지 패턴이 형성되고,
상기 제 1 희생 패턴이 제거되는 동안 상기 제 2 반사 방지 패턴은 잔존되는 반도체 소자의 패턴 형성 방법. - 제 1 항에 있어서,
상기 상부 반사 방지막은 상기 스페이서들보다 식각 속도가 늦은 반도체 소자의 패턴 형성 방법. - 제 1 항에 있어서,
상기 제 1 반사 방지 패턴은 상기 하부 반사 방지막이 패터닝된 제 1 하부 반사 방지 패턴을 포함하고,
상기 제 2 반사 방지 패턴은 상기 하부 반사 방지막이 패터닝된 제 2 하부 반사 방지 패턴 및 상기 상부 반사 방지막이 패터닝된 제 2 상부 반사 방지 패턴을 포함하는 반도체 소자의 패턴 형성 방법. - 제 1 항에 있어서,
상기 주변 회로 영역의 상기 제 2 희생 패턴의 폭은 상기 셀 영역의 상기 제 1 희생 패턴의 폭보다 큰 반도체 소자의 패턴 형성 방법. - 제 1 항에 있어서,
상기 스페이서들 및 상기 하부 반사 방지막은 실리콘 산화막이고,
상기 상부 반사 방지막은 실리콘 질화막, 보론 질화막 또는 티타늄 질화막 중 어느 하나인 반도체 소자의 패턴 형성 방법. - 제 1 항에 있어서,
상기 스페이서들 및 상기 하부 반사 방지막은 질화막이고,
상기 상부 반사 방지막은 실리콘 산화막인 반도체 소자의 패턴 형성 방법. - 제 1 항에 있어서,
상기 스페이서들은 실리콘 산화막이고,
상기 하부 반사 방지막은 제 1 실리콘 산질화막(SiOxN1-x)이고,
상기 상부 반사 방지막은 제 2 실리콘 산질화막(SiO1-yNy)이되,
상기 x와 상기 y는 0.9이상 1미만인 반도체 소자의 패턴 형성 방법. - 제 1 항에 있어서,
상기 스페이서들은 질화막이고,
상기 하부 반사 방지막은 제 1 실리콘 산질화막(SiO1-zNz)이고,
상기 상부 반사 방지막은 제 2 실리콘 산질화막(SiOwN1-w)이되,
상기 z와 상기 w는 0.9이상 1미만인 반도체 소자의 패턴 형성 방법. - 셀 영역과 주변 회로 영역을 가지는 기판 상에 하드 마스크막, 희생막, 반사 방지막 및 보호막을 순차적으로 형성하는 것;
상기 반사 방지막 및 상기 희생막을 패터닝하여 상기 셀 영역 상의 제 1 희생 패턴 및 제 1 반사 방지 패턴을 형성하고, 상기 주변 회로 영역 상의 제 2 희생 패턴 및 제 2 반사 방지 패턴을 형성하는 것;
상기 제 1 및 제 2 희생 패턴들의 측벽들을 덮는 스페이서들을 형성하는 것;
상기 제 1 희생 패턴을 제거하는 것; 및
상기 셀 영역의 상기 스페이서들을 식각 마스크로 상기 하드 마스크막을 식각하여 제 1 하드 마스크 패턴을 형성하고, 상기 주변회로 영역의 상기 스페이서들 및 상기 제 2 희생 패턴을 식각 마스크로 상기 하드 마스크막을 식각하여 제 2 하드 마스크 패턴을 형성하는 것을 포함하고,
상기 희생막 및 상기 반사 방지막을 패터닝하는 동안 상기 보호막이 식각되어 상기 제 2 반사 방지 패턴 상에 제 2 보호 패턴이 형성되고,
상기 제 1 희생 패턴을 제거하는 동안 상기 제 2 보호 패턴은 잔존되는 반도체 소자의 패턴 형성 방법. - 제 9 항에 있어서,
상기 희생막을 패터닝하는 동안 상기 보호막이 식각되어 상기 제 1 반사 방지 패턴 상에 제 1 보호 패턴이 형성되고,
상기 제 1 보호 패턴은 제 1 두께를 가지고, 상기 제 2 보호 패턴은 상기 제 1 두께보다 큰 제 2 두께를 가지는 반도체 소자의 패턴 형성 방법.
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