KR19990004862A - 반도체 장치 제조방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 제조 분야에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 비교적 간단한 공정을 추가하여 전도층간의 단락을 방지할 수 있는 반도체 장치 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은 노광 시간 및 노광 에너지를 달리함으로서 하나의 포토마스크를 사용하여 서로 다른 선폭을 가지는 포토레지스트 패턴을 형성하여 공정을 단순화함.
4. 발명의 중요한 용도
반도체 장치 제조에 이용됨.

Description

반도체 장치 제조방법
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치 제조 공정시 전도층 간의 단락을 방지하는 식각 공정에 관한 것이다.
반도체 장치가 고집적화 됨에 따라 디자인 룰(design rule)이 감소하게 된다. 디자인 룰의 감소는 워드 라인/비트 라인(word line/ bit line) 및 비트 라인/전하저장 전극 콘택(bit line/storage node contact) 간의 단락(short)를 유발되게 되는 문제점을 수반한다.
종래에는 이러한 전도층 간의 단락을 방지하기 위해 워드 라인 및 비트 라인 상부에 마스크 산화막을 형성하거나 질화막 등을 사용한 측벽 스페이서(spacer)를 사용하여 왔다.
이하, 첨부된 도면 도 1a 내지 도 1e를 참조하여 종래의 비트 라인 형성 공정을 살펴본다.
먼저 도 1a 에 도시된 바와 같이 소정의 하부층(10) 공정이 완료된 실리콘 기판 상부에 불순물이 도핑된 폴리실리콘막(11)을 증착하고, 그 상부에 텅스텐 실리사이드막(12)을 형성한다. 계속하여 그 상부에 반사방지막(13) 및 마스크 질화막(14)을 형성한 다음, 그 상부에 비트 라인 형성을 위한 포토레지스트 패턴(15)을 형성한다.
다음으로 도 1b에 도시된 바와 같이 포토레지스트 패턴(15)를 식각 장벽으로하여 마스크 질화막(14) 및 반사방지막(13)을 차례로 선택적 식각한다.
계속하여 도 1c에 도시된 바와 같이 포토레지스트 패턴(15)을 제거하고, 패터닝된 마스크 질화막(14)을 식각 장벽으로하여 텅스텐 실리사이드막(12) 및 폴리실리콘막(11)을 선택적 식각한다.
이어서 도 1d에 도시된 바와 같이 전체구조 상부에 질화막(16)을 증착한다.
다음으로 도 1e에 도시된 바와 같이 질화막(16)을 전면성 식각하여 비트 라인 패턴의 측벽 부위에 질화막 스페이서(16)를 형성한다.
그러나 이러한 종래 방법은 많은 단계의 공정을 추가하여야 하는 단점을 가지고 있기 때문에 차세대 반도체 장치의 조기 개발에 악 영향을 초래 할 뿐 아니라, 제조 단가 측면에서 불리한 단점을 가지고 있다.
본 발명은 비교적 간단한 공정을 추가하여 전도층간의 단락을 방지할 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 비트 라인 형성 공정도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 비트 라인 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 하부층 21 : 폴리실리콘막
22 : 텅스텐 실리사이드막 23 : 반사방지막
24,26 : 포토레지스트 패턴 25 : 질화막
상기 목적을 달성하기 위하여 본 발명의 반도체 장치 제조방법은 반도체 기판 상에 형성된 소정의 하부층 상부에 전도막을 형성하는 제1 단계; 상기 전도막을 패터닝하기 위한 제1 포토레지스트 패턴을 형성하는 제2 단계; 상기 제1 포토레지스트 패턴을 사용하여 상기 전도막 패턴을 형성하는 제3 단계; 전체구조 상부에 절연막을 형성하는 제4 단계; 상기 제1 포토레지스트 패턴 보다 소정 두께만큼 큰 선폭을 가지는 제2 포토레지스트 패턴을 상기 전도막 패턴 상부에 완전히 오버랩되도록 형성하는 제5 단계; 및 상기 제2 포토레지스트 패턴을 식각 장벽으로하여 상기 절연막을 선택적 식각하는 제6 단계를 포함하여 이루어진다.
이하, 첨부된 도면 도 2a 내지 도 2e를 참조하여 본 발명의 일실시예를 상술한다.
우선 도 2a에 도시된 바와 같이 소정의 하부층(20) 공정이 완료된 실리콘 기판 상부에 불순물이 도핑된 폴리실리콘막(21)을 증착하고, 그 상부에 텅스텐 실리사이드막(22)을 형성한다. 계속하여 그 상부에 반사방지막(23) 및 비트 라인 형성을 위한 포토레지스트 패턴(24)을 형성한다.
다음으로 도 2b에 도시된 바와 같이 포토레지스트 패턴(24)를 식각 장벽으로하여 반사방지막(23), 텅스텐 실리사이드막(22) 및 폴리실리콘막(21)을 차례로 선택적 식각하여 비트 라인을 형성한다.
계속하여 도 2c에 도시된 바와 같이 포토레지스트 패턴(24)을 제거하고, 전체구조 상부에 질화막(25)을 증착한다.
이어서 도 2d에 도시된 바와 같이 전체구조 상부에 포토레지스트를 도포하고, 앞서 사용된 비트 라인 형성을 위한 포토마스크를 사용하여 노광하고, 현상하여 포토레지스트 패턴(26)을 형성한다. 이때, 포토레지스트 패턴(26)은 비트 라인의 선폭보다 크게 형성되도록 노광 시간을 줄이거나, 노광 에너지를 줄여서 노광을 실시함으로서 형성한다. 물론 별도의 포토마스크를 제작하여 사용할 수도 있다.
다음으로 도 2e에 도시된 바와 같이 포토레지스트 패턴(26)을 식각 장벽으로하여 질화막(26)을 선택적 식각하고, 포토레지스트 패턴(26)을 제거하여 그 상부 및 측벽 부위가 질화막(26)으로 둘러 쌓인 비트 라인을 형성한다.
이렇게 형성된 비트 라인은 후속 전하저장 전극 콘택 형성시 상부 및 측벽 부위가 질화막(26)으로 인하여 비트 라인과 전하저장 전극과의 단락을 방지할 수 있다.
상기한 일실시예에는 비트 라인만을 일예로 하였지만, 워드 라인(게이트 전극) 등의 다른 전도층을 형성할 때에도 당연히 적용 가능하다.
또한, 상기한 일실시예에서 질화막은 후속 층간 절연막으로 주로 BPSG막, PSG막,BSG막등 불순물이 도핑된 산화막이 사용되는 점을 고려할 때, 이러한 층간 절연막과 높은 식각 선택비를 가지는 TEOS계 산화막, 중온 산화막(MTO)등 비도핑 산화막을 사용할 수도 있다.
또한, 본 발명은 포토레지스트를 식각 장벽으로하여 식각을 진행함으로서 수직적인 프러파일을 가지기 때문에 종래의 스페이서를 사용할 때 보다 더 많은 공정 마진을 확보할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같이 본 발명은 전도막 패턴과 콘택과의 단락을 방지하는 효과가 있으며, 식각 공정시의 공정 마진을 확보하는 효과가 있다.

Claims (7)

  1. 반도체 기판 상에 형성된 소정의 하부층 상부에 전도막을 형성하는 제1 단계;
    상기 전도막을 패터닝하기 위한 제1 포토레지스트 패턴을 형성하는 제2 단계;
    상기 제1 포토레지스트 패턴을 사용하여 상기 전도막 패턴을 형성하는 제3 단계;
    전체구조 상부에 절연막을 형성하는 제4 단계;
    상기 제1 포토레지스트 패턴 보다 소정 두께만큼 큰 선폭을 가지는 제2 포토레지스트 패턴을 상기 전도막 패턴 상부에 완전히 오버랩되도록 형성하는 제5 단계; 및
    상기 제2 포토레지스트 패턴을 식각 장벽으로하여 상기 절연막을 선택적 식각하는 제6 단계
    를 포함하여 이루어진 반도체 장치 제조방법.
  2. 제 1 항에 있어서,
    상기 제2 포토레지스트 패턴이
    상기 제2 단계에서 사용된 포토마스크를 재사용하여 노광하되, 노광 시간을 감소시켜 형성되는 반도체 장치 제조방법.
  3. 제 1 항에 있어서,
    상기 제2 포토레지스트 패턴이
    상기 제2 단계에서 사용된 포토마스크를 재사용하여 노광하되, 노광 에너지를 감소시켜 형성되는 반도체 장치 제조방법.
  4. 제 1 항에 있어서,
    상기 전도막이
    폴리실리콘막 및 실리사이드막이 차례로 적층되어 이루어진 반도체 장치 제조방법.
  5. 제 1 항에 있어서,
    상기 절연막이
    질화막인 반도체 장치 제조방법.
  6. 제 1 항에 있어서,
    상기 절연막이
    불순물이 도핑되지 않은 산화막인 반도체 장치 제조방법.
  7. 제 1 항에 있어서,
    상기 전도막이
    폴리실리콘막 및 실리사이드막이 차례로 적층되어 이루어진 반도체 장치 제조방법.
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