KR100205319B1 - 안티퓨즈의 제조 방법 - Google Patents
안티퓨즈의 제조 방법 Download PDFInfo
- Publication number
- KR100205319B1 KR100205319B1 KR1019960064563A KR19960064563A KR100205319B1 KR 100205319 B1 KR100205319 B1 KR 100205319B1 KR 1019960064563 A KR1019960064563 A KR 1019960064563A KR 19960064563 A KR19960064563 A KR 19960064563A KR 100205319 B1 KR100205319 B1 KR 100205319B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- fuse
- forming
- metal layer
- manufacturing
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 229910052751 metal Inorganic materials 0.000 claims abstract description 32
- 239000002184 metal Substances 0.000 claims abstract description 32
- 238000002955 isolation Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 description 49
- 229920002120 photoresistant polymer Polymers 0.000 description 35
- 150000004767 nitrides Chemical class 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
본 발명은 안티 퓨즈(Ant-Fuse)의 제조방법에 관한 것으로, 특히 저전압 프로그래밍(Programing)에 적당한 안티 퓨즈의 제조방법에 관한 것이다.
이와 같은 본 발명의 안티 퓨즈의 제조방법은 기판의 격리 영역에 격리층을 형성하는 단계, 상기 격리층상에 두 개의 게이트를 형성하는 단계, 전면에 제1절연막과 제1금속층을 형성하고, 상기 제1금속층을 상기 격리층의 중간 부위를 중앙으로 소정 부위만 남도록 패터닝하는 단계, 전면에 상기 제1금속층의 중간 부위만 남도록 패터닝하는 단계, 전면에 상기 제1금속층의 중간 부위에 비아홀을 갖는 제2절연막을 형성하는 단계, 상기 비아홀 내벽과 제2절연막상의 소정 부위에 가운데 부분이 뾰족하게 내려간 안티 퓨즈를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 안티 퓨즈(Anti-Fuse)의 제조방법에 관한 것으로, 특히 저전압 프로그래밍(Programing)에 적당한 안티 퓨즈의 제조방법에 관한 것이다.
안티 퓨즈는 두 개의 금속층들에 프로그래밍 전압을 인가하면 안티 퓨즈를 구성하는 아모르퍼스 실리콘(Amorphous Silicon)이 안티 퓨즈의 구석에 발생하는 강한 전기장에 의한 열에너지에 의해서 실리사이드(Silicide)화되어 상기 금속충돌을 도통시킨다.
이하 첨부된 도면을 참조하여 종래의 안티 퓨즈의 제조방법을 설명하면 다음과 같다.
도1a 내지 도1f는 종래 기술에 따른 안티 퓨즈의 제조방법을 나타내는 공정 단면도이다.
도1a에서와 같이, 격리 영역이 정의된 반도체 기판(11)상에 초기 산화막, 제1질화막과 제1감광막을 차례로 형성한 다음, 상기 제1감광막을 상기 격리 영역 상측 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제1감광막을 마스크로 이용하여 상기 제1질화막과 초기 산화막을 선택적으로 식각하고 제1감광막을 제거한다. 이어 상기 제1질화막을 마스크로 이용히여 전면에 열을 가하므로 상기 격리 영역에 필드 산화막(12)을 형성한 다음, 상기 제1질화막과 초기 산화막을 제거한다.
도1b에서와 같이 상기 필드 산화막(12)을 포함한 전면에 ILD(Inter Layer Dielectric)막(13), 제1금속층(14)과 제2감광막을 차례로 형성한 다음, 상기 제2감광막을 상기 필드 산화막(12) 상측의 소정 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제2감광막을 마스크로 이용하여 상기 제1금속층(14)을 선택적으로 식각하고, 상기 제2감광막을 제거한다.
도1c에서와 같이, 상기 제1금속층(14)을 포함한 ILD막(13)상에 IMD(Inter Metal Dielectric)층(15)과 제3감광막을 차례로 형성한 다음, 상기 제3감광막을 상기 제1금속층(14) 상측의 소정 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제3감광막을 마스크로 이용하여 상기 IMD층(15)을 식각함으로 비아홀을 형성하고, 상기 제3감광막을 제거한다.
도1d에서와 같이, 상기 제1금속층(14)을 포함한 IMD층(15)상에 아모르퍼스 실리콘과 제4감광막을 차례로 형성한 다음, 상기 제4감광막을 상기 비아홀을 중심으로 안티 퓨즈가 형성될 부위에만 남도록 선택적으로 노광 및 형성한 후, 상기 선택적으로 노광 및 현상된 제4감광막을 마스크로 이용하여 상기 아모르퍼스 실린콘을 식각함으로 안티 퓨즈(16)를 형성하고 상기 제4감광막을 제거한다.
도1e에서와 같이, 상기 안티 퓨즈(16)를 포함한 IMD상에 배리어(Barrier) 금속층(17)과 텅스텐(18)을 형성한 다음, 상기 텅스텐(18)을 에치백 한다. 여기서 상기 텅스텐(18)은 에치백 공정으로 상기 안티 퓨즈(16)내에 형성된다.
도1f에서와 같이, 전면에 제2금속층(19)을 형성한다.
종래의 안티 퓨즈의 제조방법은 두 개의 금속층에 프로그래밍 전압을 인가하면 강한 전기장이 안티 퓨즈의 비아홀 구석 전체에 발생되기 때문에 프로그래밍 전압을 낮추지 못하는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 위상(Topology)을 갖은 안티 퓨즈를 형성함으로 상기 위상에 의해 뾰족하게 내려간 가운에 부분만 강한 전기장이 발생하여 프로그래밍 전압을 낮추기 때문에 저전압 프로그래밍 적당한 안티 퓨즈의 제조방법을 제공하는데 그 목적이 있다.
제1a도 내지 제1f도는 종래 기술에 따른 안티 퓨즈의 제조방법을 나타내는 공정 단면도.
제2a도 내지 제2f도는 본 발명의 실시예에 따른 안티 퓨즈의 제조방법을 나타내는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드 산화막
33 : 게이트 34 : ILD
35 : 제1금속층 36 : IMD
37 : 아모르퍼스 실리콘 38 : 배리어 금속층
39 : 텅스텐 40 : 제2금속층
본 발명의 안티 퓨즈 제조방법은 기판의 격리 영역에 격리층을 형성하는 단계, 상기 격리층상에 두 개의 게이트를 형성하는 단계, 전면에 제1절연막과 제1금속층을 형성하고, 상기 제1금속층을 상기 격리층의 중간 부위를 중앙으로 소정 부위만 남도록 패터닝하는 단계, 전면에 상기 제1금속층의 중간 부위에 비아홀을 갖는 제2절연막을 형성하는 단계와 상기 비아홀 내벽과 제2절연막상의 소정 부위에 가운데 부분이 뾰족하게 내려간 안티 퓨즈를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 안티 퓨즈의 제조방법의 바람직한 실시예을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2f는 본 발명의 실시예에 따른 안티 퓨즈의 제조방법을 나타내는 공정 단면도이다.
도2a에서와 같이, 격리 영역이 정의된 반도체 기판(31)상에 초기 산화막, 제1질화막과 제1감광막을 차례로 형성한 다음, 상기 제1감광막을 상기 격리 영역 상측 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제1감광막을 마스크로 이용하여 상기 제1질화막과 초기 산화막을 선택적으로 식각하고 제1감광막제1감광막에 이어 상기 제1질화막을 마스크로 이용히여 전면에 열을 가하므로 상기 격리 영역에 필드 산화막(32)을 형성한 다음, 상기 제1질화막과 초기 산화막을 제거한다.
도2b에서와 같이 상기 필드 산화막(32)을 포함한 전면에 다결성 실리콘과 제2감광막을 차례로 형성한 다음, 상기 제2감광막을 게이트가 형성될 부위한 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제2감광막을 마스크로 이용하여 상기 다결성 실리콘을 식각함으로 두 개의 게이트(33)를 형성하고, 상기 제2감광막을 제거한다. 여기서 상기 게이트(33)는 활성 영역의 트랜지스터 게이트를 형성하는 공정과 동시에 형성된다.
그리고 상기 두 개의 게이트(33)들을 포함한 전면에 ILD막(34), 제1금속층(35)과 제3감광막을 차례로 형성한 다음, 상기 제3감광막을 상기 게이트(33) 사이를 중심으로 필드 산화막(32) 상의 소정 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제3감광막을 마스크로 이용하여 상기 제1금속층(35)을 선택적으로 식각하고, 상기 제3감광막을 제거한다. 여기서 상기 ILD막(34)은 상기 게이트(33)들에 의해 가운데 부분이 뾰족하게 내려간 모양을 갖는다.
도2c에서와 같이, 상기 제1금속층(35)을 포함한 ILD막(34)상에 IMD층(36)과 제4감광막을 차례로 형성한 다음, 상기 제4감광막을 상기 제1금속층(35)의 가운데 부분을 중심으로 제1금속층(35) 상측의 소정 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제4감광막을 마스크로 이용하여 상기 IMD층(36)을 식각함으로 비아콘택홀을 형성하고, 상기 제4감광막을 제거한다.
도2d에서와 같이, 상기 제1금속층(35)을 포함한 IMD층(36)상에 아모르퍼스 실리콘과 제5감광막을 차례로 형성한 다음, 상기 제5감광막을 상기 비아홀을 중심으로 안티 퓨즈가 형성될 부위에만 남도록 선택적으로 노광 및 형성한 후, 상기 선택적으로 노광 및 현상된 제5감광막을 마스크로 이용하여 상기 아모르퍼스 실린콘을 식각함으로 가운데 부분이 뾰족하게 내려간 안티 퓨즈(37)를 형성하고 상기 제5감광막을 제거한다.
도2e에서와 같이, 상기 안티 퓨즈(37)를 포함한 IMD상에 배리어 금속층(38)과 텅스텐(39)을 형성한 다음, 상기 텅스텐(39)을 에치백 한다. 여기서 상기 텅스텐(39)은 에치백 공정으로 상기 안티 퓨즈(37)내에 형성된다.
도2f에서와 같이, 전면에 제2금속층(40)을 형성한다.
본 발명의 안티 퓨즈의 제조방법은 위상을 갖는 안티 퓨즈를 형성함으로 프로그래밍 전압을 작게하는 효과가 있다.
Claims (1)
- 기판의 격리 영역에 격리층을 형성하는 단계, 상기 격리층상에 두 개의 게이트를 형성하는 단계, 전면에 제1절연막과 제1금속층을 형성하고, 상기 제1금속층을 상기 격리층의 중간 부위를 중앙으로 소정 부위만 남도록 패터닝하는 단계, 전면에 상기 제1금속층의 중간 부위에 비아홀을 갖는 제2절연막을 형성하는 단계, 상기 비아홀 내벽과 제2절연막상의 소정 부위에 가운데 부분이 뾰족하게 내려간 안티 퓨즈를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 안티 퓨즈 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960064563A KR100205319B1 (ko) | 1996-12-12 | 1996-12-12 | 안티퓨즈의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960064563A KR100205319B1 (ko) | 1996-12-12 | 1996-12-12 | 안티퓨즈의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980046265A KR19980046265A (ko) | 1998-09-15 |
| KR100205319B1 true KR100205319B1 (ko) | 1999-07-01 |
Family
ID=19487356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960064563A KR100205319B1 (ko) | 1996-12-12 | 1996-12-12 | 안티퓨즈의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100205319B1 (ko) |
-
1996
- 1996-12-12 KR KR1019960064563A patent/KR100205319B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980046265A (ko) | 1998-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5596215A (en) | Method to improve buried contact resistance | |
| JP4375821B2 (ja) | 半導体装置及びその製造方法 | |
| US5114879A (en) | Method of forming a microelectronic contact | |
| JP3049490B2 (ja) | 半導体装置の製造方法 | |
| EP1415338B1 (en) | Dual layer hard mask for edram gate etch process | |
| US5846873A (en) | Method of creating ultra-small nibble structures during mosfet fabrication | |
| KR100205319B1 (ko) | 안티퓨즈의 제조 방법 | |
| KR20000062577A (ko) | 기판상에서의 임플랜트 방법 | |
| KR100282242B1 (ko) | 부하저항층의부분이전원선으로기능하는반도체장치와그에대한방법 | |
| KR100277905B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| JP3519545B2 (ja) | 半導体集積回路装置の製造方法 | |
| KR100226753B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100568789B1 (ko) | 반도체 소자 제조방법 | |
| KR100326259B1 (ko) | 반도체장치제조방법 | |
| KR100240249B1 (ko) | 서로 다른 게이트 산화막 및 게이트 전극을 갖는반도체 장치의 제조 방법 | |
| KR100515008B1 (ko) | 복합 반도체 소자의 제조방법 | |
| KR100358144B1 (ko) | 아날로그 소자의 제조 방법 | |
| KR100325460B1 (ko) | 비트 라인과 게이트용 도전막의 쇼트를 방지하기 위한반도체 소자의 제조방법 | |
| KR0139575B1 (ko) | 반도체 소자 제조방법 | |
| KR100314738B1 (ko) | 반도체소자의게이트전극형성방법 | |
| KR100256259B1 (ko) | 반도체 소자의 공통 게이트 형성방법 | |
| US5821165A (en) | Method of fabricating semiconductor devices | |
| KR0130379B1 (ko) | 반도체장치의 제조방법 | |
| KR970007833B1 (ko) | 자기정렬형 콘택을 갖는 mosfet 구조 형성방법 | |
| KR19990004862A (ko) | 반도체 장치 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070321 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |