JP2015122516A - ピッチマルチプリケーションされた材料のループの一部分を分離するための方法およびその関連構造 - Google Patents

ピッチマルチプリケーションされた材料のループの一部分を分離するための方法およびその関連構造 Download PDF

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Abstract

【課題】ピッチマルチプリケーションされた小さなフィーチャを形成するための方法及び構造を提供する。【解決手段】集積回路１００は、半導体材料の間隔の開いた細長い複数の、各々の一端部が第一導電型の半導体材料からなる半導体領域をもって終端する複数のストリップ３４２−３４６と、複数のストリップと同じレベルにあり、複数のストリップの各々の一端部の半導体領域と接触して形成されると共に、第一導電型の半導体材料からなる第一のブロックと、複数のストリップの各々の一端部の半導体領域にそれぞれ近接し、かつ、第一のブロックとの間に対応する半導体領域が存在するようにそれぞれ配置された第一の複数のトランジスタゲートと、を含む。【選択図】図１７Ｂ

Description

＜関連する出願への参照＞
本出願は、以下に関連し、以下を参照により、その全体を組み入れる。それは、２００４年９月２日に出願された、Abatchevらによる米国特許出願整理番号10/934,778（代理人整理番号：MICRON.294A）、２００４年８月３１日に出願された、Tranらによる米国特許出願整理番号10/931,771（代理人整理番号：MICRON.295A）、２００５年８月３１日に出願された、Tranらによる米国特許出願整理番号11/216,477（代理人整理番号：MICRON.314A）および２００５年８月２９日に出願された、Tranらによる米国特許出願整理番号11/214,544（代理人整理番号：MICRON.316A）である。
＜技術分野＞
本発明は、概して集積回路および電子デバイスの作製に関し、より詳細には、作製方法および関連構造に関する。
＜関連技術の説明＞
携帯性、計算能力、メモリ容量およびエネルギー効率を増加させる要求を含む、多数の要因の結果として、集積回路はそのサイズが絶えず縮小している。例えば電気デバイスおよび相互接続配線などの集積回路を形成する構成フィーチャのサイズもまた、集積回路のサイズ縮小を容易にするために、絶えず縮小されている。
フィーチャサイズを縮小する傾向は、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）、強誘電体（ＦＥ）メモリなどのメモリ回路もしくはデバイスにおいて顕著である。一例をあげると、ＤＲＡＭは、通常、メモリセルとして知られる、何百万もしくは何十億もの同質の回路素子を含む。メモリセルは、典型的には、ストレージキャパシタおよびアクセス電界効果トランジスタの二つの電気デバイスから成る。各メモリセルは、１ビット（２進数）のデータを格納することができるアドレス可能な位置である。ビットは、トランジスタを介してセルへと書き込み、キャパシタにおける電荷を検知することによって読み出すことができる。
別の例においては、フラッシュメモリは、通常、電荷を保持することが可能な浮遊ゲート電界効果トランジスタを含んでいる何十億ものフラッシュメモリセルを含む。浮遊ゲートに電荷があるかないかにより、メモリセルの論理状態が決定する。ビットは、セルに電荷を注入することによって、もしくはセルから電荷を除去することによってセルへと書き込むことができる。フラッシュメモリセルは、各々異なるビット読み出しスキームを有する異なるアーキテクチャ構造で接続することができる。“ＮＯＲ”アーキテクチャ構造においては、各メモリセルを、１つのビット線に結合し、個々に読み出すことができる。“ＮＡＮＤ”アーキテクチャ構造においては、メモリセルは、セルからなる“ストリング”状に配列され、セルストリングのうちの一つにおけるデータへアクセスするために、ビット線全体がアクティベートされる。
一般的には、メモリセルを構成する電気デバイスのサイズおよびメモリセルにアクセスする導線のサイズを縮小することによって、メモリデバイスはより小さく形成することができる。さらには、ストレージ容量は、メモリデバイス中の任意の領域上により多くのメモリセルを収めることによって増加させることができる。
ピッチの概念は、メモリデバイスなどの集積回路におけるフィーチャサイズの１つの特徴を表すために使用されうる。ピッチは、通常は繰り返しパターンに配置されるアレイ状のフィーチャなどの、二つの隣接するフィーチャにおける同一点間の距離として定義される。これらのフィーチャは、通常、隣接するフィーチャ間のスペースによって画定され、このスペースは、典型的には、絶縁体などの材料によって充填される。結果として、ピッチは、フィーチャの幅と、それに隣接するフィーチャからそのフィーチャを分離する、フィーチャの片側におけるスペース幅との合計と考えることができる。スペースおよびラインなどのフィーチャは、通常は繰り返されて、スペーサおよびフィーチャの繰り返しパターンを形成することが理解されるであろう。
クリティカルディメンジョン（ＣＤ）は、フィーチャサイズを表すために使用される別の用語である。クリティカルディメンジョンとは、特定の回路もしくはマスキングスキームにおけるフィーチャの最小寸法である。集積回路作製中に、特定の構造（例えば、浅（シャロウ）トレンチ分離（ＳＴＩ）構造）のＣＤを制御することは、例えば、予測可能な回路性能を保証することによって、集積回路の持続的サイズ縮小を容易にするのに役立つ。
フィーチャサイズの継続的縮小により、フィーチャを形成するために使用される技術に対してますます大きな要求が課される。例えば、フォトリソグラフィーは、集積回路作製において、導線などのフィーチャをパターン化するために通常使用される。しかしながら、光学、光もしくは放射波長、および使用可能なフォトレジスト材料などの要因によって、フォトリソグラフィー技術それぞれが、特定のフォトリソグラフィー技術が確実にフィーチャを形成することが可能な寸法よりも小さな、最小ピッチもしくはクリティカルディメンジョンを有する可能性がある。したがって、フォトリソグラフィー技術固有の限界が、継続的フィーチャサイズ縮小にとっての障壁である。
“ピッチダブリング（pitch doubling）”もしくは“ピッチマルチプリケーション（pitch multiplication）”は、最小ピッチを超えて、フォトリソグラフィー技術の可能性を広げるために提案された一方法である。ピッチマルチプリケーション方法の１つは、図１Ａ−図１Ｆに示され、特許文献１（Lowreyらによる米国特許第5,328,810号）に記述されている。なお、その全開示は本明細書に参照により組み入れられている。図１Ａに関して、ライン１０のパターンが、フォトレジスト層中にフォトリソグラフィーによって形成され、このフォトレジスト層は消耗材料の層２０上にあり、この消耗材料の層２０は基板３０上にある。図１Ｂに示されるように、フォトレジスト層中のパターンは、層２０へと転写され、それによってプレースホルダすなわちマンドリル４０が形成される。フォトレジストライン１０は、ストリップされ、マンドリル４０は、図１Ｃに示されるように、隣接するマンドリル４０間の距離を増加させるためにエッチングされる。続いて、スペーサ材料の層５０が、図１Ｄに示されるように、マンドリル４０を覆って堆積される。その後、マンドリル４０の側面にスペーサ６０が形成される。このスペーサ形成は、図１Ｅに示されるように、水平面７０および８０からスペーサ材料を選択的にエッチングすることによって達成される。残っているマンドリル４０は、その後除去され、これによりスペーサ６０のみが残され、これらは、図１Ｆに示されるように、パターン化のためのマスクとしてともに作用する。したがって、当初は、１フィーチャおよび１スペースを画定するパターンを含んでいた所与のピッチは、いまや、同一幅が、２フィーチャ、およびスペーサ６０によって画定される２スペースを含んでいる。
上述された例ではピッチは実際には半分になっているが、ピッチにおけるこの縮小は、従来から、ピッチ“ダブリング”もしくはより一般的には、ピッチ“マルチプリケーション”と称されている。したがって、従来から、ある係数でのピッチの“マルチプリケーション”は、実際には、その係数でのピッチの縮小に関係している。本明細書では、従来用語がそのまま使用される。
なお、微細化技術を採用した従来の半導体装置の一例が、特許文献２に記載されている。
米国特許第５，３２８，８１０号 特開２００７−２７３８５９号公報
より小さなクリティカルディメンジョンおよびピッチが可能になる一方で、集積回路作製の要件が変化して新たな課題が浮上するにつれて、ピッチマルチプリケーションは、継続的発展に向かっている。したがって、小さなフィーチャを形成するための方法および構造に対する要求は常に存在する。
上記の課題を解決するために、本発明の一態様に係る集積回路は、半導体材料の間隔の開いた細長い複数のストリップであって、各々の一端部が第一導電型の半導体材料からなる半導体領域をもって終端する前記複数のストリップと、前記複数のストリップと同じレベルにあり、前記複数のストリップの各々の前記一端部の前記半導体領域と接触して形成されると共に、前記第一導電型の半導体材料からなる第一のブロックと、前記複数のストリップの各々の前記一端部の前記半導体領域にそれぞれ近接し、且つ前記第一のブロックとの間に対応する前記半導体領域が存在するようにそれぞれ配置された第一の複数のトランジスタゲートと、を含むことを特徴とする。
また、本発明の他の態様に係る集積回路は、それぞれが第一の端部を備え、半導体材料から成る複数のループと、前記複数のループの各々の前記第一の端部を結合する第一のブロックと、前記第一のブロックに沿って近接し、前記複数のループの各々に配置された第一の複数のトランジスタと、前記複数のループのそれぞれに配置された前記第一の複数のトランジスタの各々のアクティブ領域と、前記第一の複数のトランジスタの各々の前記アクティブ領域のそれぞれの両側に配置され、前記複数のループのそれぞれの前記第一の端部から前記第一のブロックへ延在するドープ層と、を備え、前記複数のループの前記第一の端部の各々、及び前記第一のブロックのそれぞれの前記ドープ層は、前記第一の複数のトランジスタのソース／ドレイン領域のいずれか一方を成す、ことを特徴とする。
図１Ａは、従来のピッチダブリング方法による、導線を形成するためのマスキングパターンの一作製段階の概略側断面図である。 図１Ｂは、従来のピッチダブリング方法による、導線を形成するためのマスキングパターンの図１Ａに続く作製段階の概略側断面図である。 図１Ｃは、従来のピッチダブリング方法による、導線を形成するためのマスキングパターンの図１Ｂに続く作製段階の概略側断面図である。 図１Ｄは、従来のピッチダブリング方法による、導線を形成するためのマスキングパターンの図１Ｃに続く作製段階の概略側断面図である。 図１Ｅは、従来のピッチダブリング方法による、導線を形成するためのマスキングパターンの図１Ｄに続く作製段階の概略側断面図である。 図１Ｆは、従来のピッチダブリング方法による、導線を形成するためのマスキングパターンの図１Ｅに続く作製段階の概略側断面図である。 図２は、本発明の実施形態による、部分的に形成された集積回路の概略俯瞰図である。 図３Ａは、本発明の実施形態による、部分的に形成された図２の集積回路の概略側断面図である。 図３Ｂは、本発明の実施形態による、部分的に形成された図２の集積回路の概略俯瞰図である。 図４Ａは、本発明の実施形態による、集積回路のアレイ領域におけるフォトレジスト層内にラインを形成した後の図３Ａおよび図３Ｂの部分的に形成された集積回路の概略側断面図である。 図４Ｂは、本発明の実施形態による、集積回路のアレイ領域におけるフォトレジスト層内にラインを形成した後の図３Ａおよび図３Ｂの部分的に形成された集積回路の概略俯瞰図である。 図５Ａは、本発明の実施形態による、フォトレジスト層内のライン間のスペースを拡大した後の図４Ａおよび図４Ｂの部分的に形成された集積回路の概略側断面図である。 図５Ｂは、本発明の実施形態による、フォトレジスト層内のライン間のスペースを拡大した後の図４Ａおよび図４Ｂの部分的に形成された集積回路の概略俯瞰図である。 図６は、本発明の実施形態による、スペーサ材料の層を堆積した後の図５Ａおよび図５Ｂの部分的に形成された集積回路の概略側断面図である。 図７Ａは、本発明の実施形態による、スペーサエッチングした後の図６の部分的に形成された集積回路の概略側断面図である。 図７Ｂは、本発明の実施形態による、スペーサエッチングした後の図６の部分的に形成された集積回路の概略俯瞰図である。 図８Ａは、本発明の実施形態による、一時的層の残存部分を除去して集積回路のアレイ領域におけるスペーサのパターンを残した後の図７Ａおよび図７Ｂの部分的に形成された集積回路の概略側断面図である。 図８Ｂは、本発明の実施形態による、一時的層の残存部分を除去して集積回路のアレイ領域におけるスペーサのパターンを残した後の図７Ａおよび図７Ｂの部分的に形成された集積回路の概略俯瞰図である。 図９Ａは、本発明の実施形態による、フォトレジストをスペーサ間に堆積させ、かつスペーサを覆って堆積させた後の図８Ａおよび図８Ｂの部分的に形成された集積回路の概略側断面図である。 図９Ｂは、本発明の実施形態による、フォトレジストをスペーサ間に堆積させ、かつスペーサを覆って堆積させた後の図８Ａおよび図８Ｂの部分的に形成された集積回路の概略俯瞰図である。 図１０Ａは、本発明の実施形態による、フォトレジスト中にパターンを形成した後の図９Ａおよび図９Ｂの部分的に形成された集積回路の概略側断面図である。 図１０Ｂは、本発明の実施形態による、フォトレジスト中にパターンを形成した後の図９Ａおよび図９Ｂの部分的に形成された集積回路の概略俯瞰図である。 図１１は、本発明の実施形態による、パターン化されたフォトレジストおよびスペーサによって画定された組み合わせパターンを下部のハードマスク層へと転写した後の図１０Ａおよび図１０Ｂの部分的に形成された集積回路の概略側断面図である。 図１２は、本発明の実施形態による、組み合わせパターンを一次マスク層へと転写した後の図１１の部分的に形成された集積回路の概略側断面図である。 図１３は、本発明の実施形態による、組み合わせパターンを下部基板へと転写した後の図１２の部分的に形成された集積回路の概略側断面図である。 図１４Ａは、本発明の実施形態による、パターンを基板へと転写し、基板上に存在するハードマスク層を除去した後の図１３の部分的に形成された集積回路の概略側断面図である。 図１４Ｂは、本発明の実施形態による、パターンを基板へと転写し、基板上に存在するハードマスク層を除去した後の図１３の部分的に形成された集積回路の概略俯瞰図である。 図１５は、本発明の実施形態による、誘電体でトレンチを充填し、ゲートスタックに相当する一連の層を形成した後の図１４Ａおよび図１４Ｂの部分的に形成された集積回路の概略側断面図である。 図１６Ａは、本発明の実施形態による、フォトレジスト層を堆積しパターン化した後の図１５の部分的に形成された集積回路の概略側断面図である。 図１６Ｂは、本発明の実施形態による、フォトレジスト層を堆積しパターン化した後の図１５の部分的に形成された集積回路の概略側断面図である。 図１６Ｃは、本発明の実施形態による、フォトレジスト層を堆積しパターン化した後の図１５の部分的に形成された集積回路の概略俯瞰図である。 図１７Ａは、本発明の実施形態による、フォトレジスト層から一連のゲートスタック層へとパターンを転写した後の図１６Ａおよび図１６Ｂの部分的に形成された集積回路の概略側断面図である。 図１７Ｂは、本発明の実施形態による、フォトレジスト層から一連のゲートスタック層へとパターンを転写した後の図１６Ａおよび図１６Ｂの部分的に形成された集積回路の概略俯瞰図である。 図１８は、本発明の実施形態による、ＮＡＮＤフラッシュメモリデバイスのメモリセルアレイの概略図である。 図１９は、本発明の実施形態による、メモリデバイスを含む電子デバイスを示すシステムブロック図である。
ピッチマルチプリケーションでは、近接した状態で離隔されたラインを、スペーサによって形成されたマスクを使用してそれらラインをパターン化することにより形成することが可能である。スペーサはマンドリルの側壁に接して形成されるため、通常、スペーサは途切れのないループを形成する。これらの途切れのないループを使用して基板をパターン化することによって、基板中に材料からなる途切れのないループを形成することができる。しかしながら、一般には、メモリデバイスにおけるビット線もしくはワード線などの種々の用途における使用のためには、互いに接触していないラインが望まれる。したがって、スペーサループを使用してパターン化され、近接した状態で離隔されたライン対を利用するために、通常はループの端部にエッチング処理を施して、ループの区間を物理的かつ電気的に別々に分離させる。このような（ループエッチングと呼ばれる）エッチングの方法および構造は、米国特許整理番号7,151,040に記述され、その全開示は、本明細書に参照として組み入れられる。
ループエッチングの場合、通常、ループの周囲にかつこれを覆って保護材料が堆積される。その後、ループの端部を露出するように保護材料をパターン化する。露出されたループはエッチングに暴露され、除去される。続いて、保護材料が除去されて、物理的に互いに接触していないラインが残る。したがって、ループの端部のエッチングは、堆積、パターン化および材料除去ステップを含みうる。パターン化ステップは、フォトリソグラフィーの実施およびマスクを介した保護材料の光に対する暴露を含みうることが理解されるであろう。これらのステップを実施するために必要とされる時間のために、ならびに、場合によっては、これらのステップを実施するための処理設備間で基板を移動するために必要とされる時間のために、望ましくないことに、ループエッチングは、例えばピッチマルチプリケーションを使用する集積回路作製に関連した時間および複雑さを追加する可能性がある。
好都合なことには、本発明の幾つかの実施形態によれば、半導体ループの異なる区間が、ループエッチングを実施する必要なく、電気的に分離される。もっと正確に言えば、ループ内に分離トランジスタを形成して、異なる区間をお互いから電気的に分離する。ゲートを半導体材料のループの上に形成し、ループのうちこのゲートに隣接する領域をドープして、ソースおよびドレイン領域を形成する。ゲートの直下のループ領域は、アクティブ領域として機能する。ゲートをオフ状態にバイアスして、アクティブ領域を介する電流を防ぎ、それによって、ループのうちゲートの片側にある部分をゲートの他方側にある部分から電気的に分離させる。幾つかの実施形態においては、分離トランジスタが、ループの各区間の端部に形成され、１ループにつき、このようなトランジスタは合計４つになる。分離トランジスタは、各トランジスタ対間で、半導体材料の二つの電気的に分離された区間を画定する。
幾つかの実施形態においては、半導体材料（例えばドープされた半導体材料）のループは、ピッチマルチプリケーションプロセスによって形成される。スペーサループが、基板より上のレベルで形成される。マスキング材料のブロックが、各ループのうちの一区画上に存在し、例えば、各ループが、端部において接合され、材料からなる略平行な線である実施形態においては、それぞれのループの各端部にマスキング材料の異なるブロックが存在する。スペーサループおよびマスキング材料のブロックによって画定されるパターンは、基板へと転写され、それによって、半導体材料のブロックにおいて終端し、かつこれに接触した半導体材料のラインが形成される。トランジスタゲートが、半導体材料の各ライン上に半導体材料の各ブロックに隣接して形成される。半導体材料のブロック、およびラインのうちそのブロックとは反対となるゲート側にある部分がドープされて、ソース／ドレイン領域が形成される。ブロックおよびゲートを電気的に互いに結合させ、オフ状態にバイアスして、半導体材料のラインをブロックから電気的に分離する。したがって、ブロック間に配置された各ラインは、ループエッチングを実施する必要なく、他のラインから電気的に分離される。
好都合なことには、分離トランジスタを形成するためのステップは、通常は既に、他のトランジスタを形成するためのプロセスフローの一部分であり、例えば、メモリデバイスにおける浮遊ゲートトランジスタおよび選択ゲートを形成するために使用されるものと同一のパターン化、ドーピングおよび堆積ステップを使用して分離トランジスタを形成することが可能であることが理解されるであろう。結果として、多くの実施形態においては、分離トランジスタの形成は、このプロセスフローに対して、いかなる追加ステップも導入しない。さらには、ループエッチングを不要にすることによって、ループエッチングに関連するプロセスステップを省略することが可能である。したがって、プロセスフローは単純化され、プロセススループットは増加する。
さらには、幾つかの実施形態においては、本明細書で例示する種々のフォトレジスト層をパターン化するために使用されるフォトリソグラフィーによる方法の最小ピッチより小さなピッチを有するラインを形成することができる。好都合なことには、本発明の実施形態によって、約１００ｎｍ以下もしくは約５０ｎｍ以下のピッチを有するラインの形成が可能となる。
これより、図面に対する言及がなされるが、図面を通して同様の参照番号は同様の部分を指す。これらの図面は、必ずしも同一の縮尺で描かれているわけではないことが理解されよう。さらには、議論および例示の簡便性のために、ビット線、ワード線、スペーサおよびメモリブロックなどのマスクフィーチャおよびエッチングされたフィーチャを含む、限られた数のフィーチャのみが示されていることが理解されるであろう。幾つかの実施形態においては、これらのフィーチャはさらに数を追加されうる。
本発明の幾つかの実施形態の第一フェーズにおいて、マスクフィーチャがピッチマルチプリケーションによって形成される。
図２は、部分的に作製された集積回路１００の一部の俯瞰図を示す。本発明の実施形態は、どんな集積回路を形成するのにも使用することができ、種々の基板をパターン化するためのマスクを形成するために適用することができるが、本発明の実施形態は、特に好都合なことに、ＤＲＡＭ、ＲＯＭ、（ＮＡＮＤもしくはＮＯＲフラッシュメモリを含む）フラッシュメモリなどの揮発性および不揮発性メモリデバイス向けのメモリセルアレイを含む電気デバイスのアレイを有するデバイスを形成するためにも、論理もしくはゲートアレイを有する集積回路を形成するためにも適用することができる。例えば、論理アレイは、周辺にサポート論理回路を伴ってメモリアレイと同等のコアアレイを有するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）であってもよい。したがって、集積回路１００は、例えば、論理アレイと埋設式メモリとの両方を備えることができるメモリチップもしくはプロセッサとしてもよく、あるいは、論理アレイもしくはゲートアレイを有する何か他の集積回路としてもよい。
引き続き図２に関して、中央領域１０２（“アレイ”）は、周辺領域１０４（“周辺部”）によって包囲される。完全に形成された集積回路においては、アレイ１０２は、通常、トランジスタおよび／もしくはキャパシタを含めた導電線および電気デバイスで密集することが理解されるであろう。メモリデバイスにおいては、電気デバイスが複数のメモリセルを形成するが、これらメモリセルをワード線とビット線の交点で規則的な格子状に配置することができる。望ましいことに、ピッチマルチプリケーションは、本明細書で記述されるように、アレイ１０２におけるトランジスタおよび／もしくはキャパシタの行／列などのフィーチャを形成するために使用することができる。一方、周辺部１０４は、通常、アレイ１０２におけるフィーチャよりも大きいフィーチャを含む。アレイパターン特有の規則的な格子はピッチマルチプリケーションの助けとなるが、周辺部１０４に配置される論理回路の幾何学的複雑性によって、ピッチマルチプリケーションを使用することが困難となるので、周辺部１０４においては、ピッチマルチプリケーションではなく従来のフォトリソグラフィーを、論理回路などのフィーチャをパターン化するために使用するのが望ましい。さらには、周辺部における幾つかのデバイスは、電気的な制約によって、より大きな幾何形状を必要とし、したがって、そのようなデバイスに対しては、ピッチマルチプリケーションは従来のフォトリソグラフィーと比較してあまり有益でないものとなる。いくつかのケースにおいては、周辺部１０４は、従来のリソグラフィーとピッチマルチプリケーションの両方によって画定されるパターン／回路を含みうる。考えられる相対的な大きさの相違に加えて、部分的に作製された集積回路１００における周辺部１０４およびアレイ１０２領域の相対的な位置ならびにその数は、図示されている物と異なる場合があることが当業者には理解されるであろう。
図３Ａは、部分的に形成された集積回路１００の側断面図を示す。種々のマスキング層１２０−１４０が基板１１０の上に提供される。層１２０−１４０は、以下に記述されるように、基板１１０をパターン化するためのマスクを形成するようにエッチングされることとなる。図示の実施形態においては、選択的に画定可能な層１２０が、ハードマスクすなわちエッチストップ層１３０上に存在し、ハードマスクすなわちエッチストップ層１３０が、一次マスク層１４０上に存在し、一次マスク層１４０が、マスクを介して処理（例えばエッチング）される基板１１０上に存在する。
基板１１０上に存在する層１２０−１４０のための材料は、本明細書で記述される種々のパターン形成およびパターン転写ステップに対するケミストリおよび処理条件の考慮に基づいて選択される。最上部の選択的画定可能層１２０と基板１１０との間の層は、選択的画定可能層１２０に由来するパターンを基板１１０へと転写するよう機能するため、選択的画定可能層１２０と基板１１０との間の層１３０−１４０は、他の露出された材料に対してそれらの層を選択的にエッチングすることができるように選択される。ある材料に対するエッチング速度が、周囲の材料のエッチング速度と比較して、少なくとも約２−３倍大きいか、少なくとも約１０倍大きいか、少なくとも約２０倍大きいか、または少なくとも約４０倍大きい場合に、その材料は選択的もしくは優先的にエッチングされると考えられることが理解されるであろう。一次ハードマスク層１４０の上に存在する層１２０−１３０の目的は、層１４０内に境界明瞭なパターンを形成することを可能にすることであるため、適切な他の材料、ケミストリ、および／もしくは処理条件が用いられる場合には、層１２０−１３０のうちの一つ以上は、省略されるかまたは置換されてもよいことが理解されるであろう。例えば、基板が比較的単純で、ハードマスク層１３０に対して選択的にエッチングすることができる場合、一次ハードマスク層１４０を省略することができ、ハードマスク層１３０を使用してパターンを基板へと直接転写することができる。
引き続き、図３Ａに関して、選択的画定可能層１２０は、感光性（photo-definable）であり、これは、例えばフォトレジストで形成される。このフォトレジストには、あらゆるポジティブもしくはネガティブフォトレジストを含む本技術分野で既知のあらゆるフォトレジストが含まれる。例えば、このフォトレジストは、１５７ｎｍ、１９３ｎｍ、２４８ｎｍ、もしくは３６５ｎｍ波長システム、１９３ｎｍ波長液浸システム、（１３．７ｎｍ波長システムを含む）極紫外線システム、または電子ビームリソグラフィーシステムと適合する任意のフォトレジストでよい。さらには、マスクレスリソグラフィーもしくはマスクレスフォトリソグラフィーを、選択的画定可能層１２０を画定するために使用することができる。フォトレジスト材料の例は、フッ化アルゴン（ＡｒＦ）感受性フォトレジスト、つまりＡｒＦ光源と使用するのに適切なフォトレジスト、およびフッ化クリプトン（ＫｒＦ）感受性フォトレジスト、つまりＫｒＦ光源と使用するのに適切なフォトレジストを含む。ＡｒＦフォトレジストは、比較的短い波長の光、例えば１９３ｎｍ波長光を使用するフォトリソグラフィーシステムで使用される。ＫｒＦフォトレジストは、２４８ｎｍシステムなどのより長い波長のフォトリソグラフィーシステムで使用される。他の実施形態においては、層１２０およびそれに続くレジスト層があればそれを、ナノインプリントリソグラフィーによって（例えば、モールド（mold）もしくは機械力を使用してレジストをパターン化することによって）パターン化することのできるレジストで形成することができる。
幾つかの実施形態においては、ハードマスク層１３０のための材料は、無機材料を含む。ハードマスク層１３０のための材料は、二酸化シリコン（ＳｉＯ２）、シリコンリッチシリコン酸窒化物、シリコンリッチ窒化物などのシリコンもしくは無反射コーティング（ＡＲＣ）、または、スペーサ１７５もしくは他の露出された材料（図７Ａ）に対して所望のエッチング選択度を有するフィルムを含む。ハードマスク層１３０は、複数の材料の層の組み合わせ、例えば、誘電性無反射コーティング（ＤＡＲＣ）を覆った下部無反射コーティング（ＢＡＲＣ）をも含むことができる。記述を簡略化するため、図示の実施形態においては、ハードマスク層１３０は、ＤＡＲＣなどの無反射コーティングである。ハードマスク層１３０に対してＡＲＣを使用することは、フォトリソグラフィー技術の解像限界近くのピッチを有するパターンを形成するために特に有効でありうることが理解されるであろう。ＡＲＣは、光反射を最小限化することによって解像度を高め、したがって、フォトリソグラフィーがパターンの縁部を画定できる精度を増加させことができる。
引き続き、図３Ａに関して、本発明の実施形態では、基板へのパターン転写を容易にするために、一次マスキング層を利用することができる。上述されたように、パターン転写の通常の方法においては、マスクおよび下部基板の両方が、エッチャントに暴露されるが、これにより、パターン転写が完了する前にマスクが磨滅することがある。基板がエッチングされるべき複数の異なる材料を含む場合には、この困難は増幅される。酸化物、窒化物およびシリコンを含む種々の材料と比較して優れたエッチング選択性を有するため、非晶質炭素で一次マスキング層を形成することができる。
非晶質炭素層は、炭化水素化合物またはそのような化合物からなる混合物を炭素前駆体として使用して化学蒸着によって形成することができる。炭素前駆体は、プロピレン、プロピン、プロパン、ブタン、ブチレン、ブタジエンおよびアセチレンを含みうる。非晶質炭素層を形成するための一方法が、２００３年６月３日に発行された、Fairbairnらによる米国特許整理番号6,573,030Ｂ１に記述され、その全開示は本明細書に参照として組み入れられる。幾つかの実施形態においては、非晶質炭素は、光に対する高い透過性を有するとともに、光配向（photo alignment）に使用される光波長に対して透過性を有することによってその光配向に対してさらなる改善を提供する型の非晶質炭素である。このような透過性炭素を形成するための堆積技術は、A.HelmboldおよびD.MeissnerによるThin Solid Films, 283 (1996), 196-203に見出すことができ、その全開示は本明細書に参照として組み入れられる。さらには、非晶質炭素は、ドープされてもよい。ドープされた非晶質炭素を形成するのに適切な一方法が、Yinらによる米国特許出願整理番号10/652,174に記述され、その全開示は本明細書に参照として組み入れられる。
パターンが転写される“基板”は、単一材料の層、様々な材料の複数の層、様々な材料の複数の領域を有するかあるいは自体の中に構造体を有する単一層もしくは複数の層などを含みうることが理解されるであろう。これらの材料は、半導体、絶縁体、導体、もしくはそれらの組み合わせを含みうる。図示の実施形態においては、基板は、例えばｐ型ドーパントを含有する半導体材料など、ドープされた半導体材料で形成される。
図４Ａおよび図４Ｂに関して、感光性材料フィーチャ１２４によって境界を画定されるスペースすなわちトレンチ１２２からなるパターンが、感光性層１２０中に形成される。トレンチ１２２は、例えば２４８ｎｍもしくは１９３ｎｍの光によるフォトリソグラフィーで形成することができるのだが、このフォトリソグラフィーにおいては、層１２０が、レチクルを介して放射線に暴露され、次いで現像される。現像された後で、残存する感光性材料（図示の実施形態においてはフォトレジスト）は、図示のライン１２４（断面図にのみ示される）などのマスクフィーチャを形成する。
結果として生じるライン１２４のピッチは、ライン１２４の幅と隣接するスペース１２２の幅との合計に等しい。ライン１２４とスペース１２２のパターンを使用して形成されるフィーチャのクリティカルディメンジョンを最小化するために、そのピッチを、感光性層１２０をパターン化するために使用されるフォトリソグラフィー技術の限界または限界に近いものにすることができる。例えば、２４８ｎｍの光を使用するフォトリソグラフィーの場合、ライン１２４のピッチを、約１００ｎｍにすることができる。したがって、そのピッチを、このフォトリソグラフィー技術の最小限ピッチにすることができ、以下に記述されるスペーサパターンは、有利には、このフォトリソグラフィー技術の最小限ピッチよりも小さなピッチを有しうる。もう１つの選択肢として、フォトリソグラフィー技術の限界に近くなるにつれて位置およびフィーチャサイズについての誤差の許容範囲が通常は増大するので、ライン１２４の位置およびサイズにおける誤差を最小化するために、より大きなフィーチャサイズ（例えば、２００ｎｍ以上）を有するようにライン１２４を形成することもできる。
図５Ａおよび図５Ｂに示されるように、スペース１２２は、フォトレジストライン１２４をエッチングすることによって拡大されて、改変されたスペース１２２ａおよびライン１２４ａが形成される。フォトレジストライン１２４は、それらのフィーチャを“シュリンク（shrink）”させるか、もしくはトリミングするために、等方性エッチングによりエッチングされる。適切なエッチングは、酸素含有プラズマ、例えば、ＳＯ２／Ｏ２／Ｎ２／Ａｒプラズマ、Ｃｌ２／Ｏ２／Ｈｅプラズマ、もしくはＨＢｒ／Ｏ２／Ｎ２プラズマを使用するエッチングを含む。後の記述から理解されるように、ライン１２４の幅が、後に形成されるスペーサ１７５（図７）間の所望のスペースと実質的に等しくなるように、エッチングの程度は選択される。例えば、ライン１２４の幅は、約８０−１２０ｎｍから約３０−７０ｎｍもしくは約５０−７０ｎｍへと縮小することができる。有利には、エッチングで幅を減少させることによって、感光性層１２０をパターン化するために使用されるフォトリソグラフィー技術を使用して生じうるものよりも、ライン１２４ａをより狭くすることが可能である。ライン１２４ａのクリティカルディメンジョンについては、ライン１２４ａをフォトリソグラフィー技術の解像限界より低くエッチングすることができるが、スペース１２２ａとライン１２４ａにおける同一点間の距離が同一のままであるため、スペース１２２ａとライン１２４ａのピッチはこのエッチングによって変化しないことが理解されるであろう。
続いて、図６に関して、スペーサ材料の層１７０が、露出された表面（ハードマスク層１５０と一時的層１４０の上部および側壁を含む）を覆ってコンフォーマルにブランケット堆積される。スペーサ材料は、下部ハードマスク層１３０へとパターンを転写するためのマスクとして作用しうる任意の材料でよい。スペーサ材料は、シリコン、シリコン酸化物およびシリコン窒化物でありうるが、そのいずれにも限定はされない。図示の実施形態においては、スペーサ材料はシリコン酸化物であるが、シリコン酸化物は、マスキングスタックの他の選択された材料との組み合わせにおいて、特定の利点を提供する。
スペーサ材料堆積のための方法は、原子層堆積を含み、例えば、シリコン前駆体を用いた自己制御式堆積およびこれに続く酸素もしくは窒素前駆体への暴露を用いて、それぞれシリコン酸化物もしくシリコン窒化物を形成する。幾つかの実施形態においては、シリコン酸化物を形成するために、シリコンヘキサクロロジシラン（ＨＣＤ）などのハロゲン化シリコンが、Ｈ２Ｏなどの酸素前駆体とともに、オルタネイティング（alternating）パ
ルスへと導入される。ＡＬＤ（原子層堆積）を、比較的低温、例えば、約２００℃未満もしくは約１００℃未満で実施することができ、これには、フォトレジスト層や非晶質炭素層などの下部の炭素ベースの材料に対する熱的損傷を防ぐという利点がある。他の実施形態においては、スペーサ材料を堆積するために化学蒸着を使用するが、例えば、Ｏ３およびＴＥＯＳを使用してシリコン酸化物を形成する。
層１７０の厚さは、スペーサ１７５（図７Ａ）の所望の幅に基づいて決定される。例えば、幾つかの実施形態においては、層１７０を、約２０−８０ｎｍもしくは約４０−６０ｎｍの厚さへと堆積して、おおよそ同じ幅のスペーサを形成する。ステップ被覆率は、約８０％以上または約９０％以上である。
図７Ａおよび図７Ｂに関して、シリコン酸化物スペーサ層１７０を、異方性エッチングに晒して、部分的に形成された集積回路１００の水平表面１８０からスペーサ材料を除去する。
図８Ａおよび図８Ｂに関して、続いて、選択的画定可能層１２０を除去して、独立スペーサ１７５を残す。選択的画定可能層１２０は、有機的ストリッププロセス（organic strip process）を使用して選択的に除去することができる。
このようにして、ピッチマルチプリケーションされたマスクフィーチャを形成する。図示の実施形態においては、スペーサ１７５は、細長いループを形成し、端部において結合される略平行する区間を有する。スペーサ１７５のピッチは、フォトリソグラフィーによってはじめに形成されたフォトレジストライン１２４とスペース１２２（図４Ａおよび図４Ｂ）のピッチのおおよそ半分である。フォトレジストライン１２４が約２００ｎｍのピッチを有する場合には、約１００ｎｍ以下のピッチを有するスペーサ１７５を形成することができる。スペーサ１７５は、フィーチャつまりライン１２４ｂの側壁に接して形成されるため、スペーサ１７５は、改変された感光性層１２０ａにおけるフィーチャつまりライン１２４ａのパターンの外形を概ね追随し、したがって、ライン１２４ａ間のスペース１２２ａにおいて閉ループを形成することが理解されるであろう。
続いて、本発明の幾つかの実施形態に従う方法の第二フェーズにおいて、マスク材料のブロックがスペーサ１７５に重ねられ、結果として生じるパターンは基板１１０へと転写される。
図９Ａおよび図９Ｂに関して、マスク材料（例えばフォトレジスト）の層２００は、スペーサ１７５間及びそれらの上に堆積される。フォトレジスト層２００は、ポジティブもしくはネガティブフォトレジストで形成されうる。
図１０Ａおよび図１０Ｂに関して、感光性層２００が、フォトリソグラフィーによってパターン化されて、スペーサ１７５のループ端部にマスキング材料ブロック２１０、２１２が形成される。ブロック２１０、２１２は、スペーサ１７５を横切って伸長するとともにスペーサ１７５の両端に接触する。有利には、ブロック２１０、２１２は、ピッチマルチプリケーションを実施することなく、フォトリソグラフィーでパターン化することができるほど十分大きな寸法を有する。したがって、ピッチマルチプリケーションされたマスクフィーチャとされていないマスクフィーチャで形成された混合パターン１７７を形成することができる。ブロック２１０、２１２は、部分的に作製された集積回路１００の周辺領域に形成される比較的大きな他のフィーチャと同時にパターン化することができる。ピッチマルチプリケーションされたフィーチャとされていないフィーチャを組み合わせるための方法は、米国特許整理番号7,115,525および7,253,118ならびに２００７年７月３１日に出願されたLuan C. Tranによる米国特許出願整理番号11/831,012に開示される。これらの各参照の全開示は、本明細書に参照として組み入れられる。
図１１に関して、ブロック２１０、２１２およびスペーサ１７５で画定されたパターン１７７が、ハードマスク層１３０へと転写される。パターン転写は、例えば、ハードマスク層１３０の異方性エッチングによって達成することができる。
図１２に関して、パターン１７７が、一次マスク層１４０へと転写される。パターン転写は、例えば、一次マスク層１４０の異方性エッチングによって達成されうる。図１３に関して、パターン１７７は、エッチングに対するマスクとして作用する層１４０を用いて異方性エッチングを行うことにより基板１１０へと転写される。
図１４Ａおよび図１４Ｂに関して、基板１１０の上に存在するスペーサ１７５ならびにマスク層１３０および１４０は除去される。ピッチマルチプリケーションが施されたライン３１０が、基板１１０に形成される。各端部において、ライン３１０は、ラテラル方向に分離された（laterally separated）ブロック３２０、３２２と接触する。
図１５に関して、ライン３１０およびブロック３２０、３２２によって画定されたトレンチが、シャロウトレンチ分離用途のために、例えばシリコン酸化物などの絶縁材料３３０で充填される。フラッシュメモリなどのためのメモリセル・アクティブ領域を、トレンチ間に画定することができ、浮遊および制御ゲートを、アクティブ領域の上に形成することができる。
続いて、浮遊および制御ゲートの形成の一部として、浮遊および制御ゲートの形成のための層３４０のスタックを、ライン３１０、絶縁材料３３０およびブロック３２０、３２２（図１４Ｂ）の上に形成する。層３４０の組成は、部分的に作製された集積回路１００の全域で変化しうることが理解されるであろう。幾つかの領域、例えば、浮遊および制御ゲートの両方が所望される領域では、層３４０は、これらのゲートの形成に適切な層を含みうる。他の領域では、例えば、選択ゲートのみが所望される領域では、層３４０は選択ゲートの形成に適切なより少数の層を含みうる。例えば、選択ゲート形成のために、層３４０にポリシリコン層を覆ったシリサイド層を含めることができるが、このポリシリコン層は酸化物−窒化物−酸化物（ＯＮＯ）複合層上に存在し、この酸化物−窒化物−酸化物（ＯＮＯ）複合層はポリシリコン層上に存在するものである。
図１６Ａに関して、マスク層３５０が、層３４０のスタックの上に形成される。マスク層３５０は、例えばフォトレジストで形成される選択的画定可能層３５０でありうる。図１６Ｂおよび図１６Ｃに関して、層３５０が、続いてパターン化されて、細長いストリップ３５２−３５６が形成される。パターン化された細長いストリップ３５２−３５６は、メモリデバイスにおける種々のフィーチャを形成するために使用することができる。例えば、ストリップ３５２−３５５は、アクティブ領域を形成するライン３１０に沿って形成されるメモリセルに対する読み出しおよび書き込みを調節するための選択ゲートを形成するために使用することができる。ストリップ３５６は、ワード線ならびに浮遊および制御ゲートを画定するために使用することができる。
ストリップ３５２−３５６は、例えばフォトリソグラフィーによる単一ステップ、もしくは複数の個別ステップで形成することができることが理解されるであろう。例えば、密度を増加させるために、ストリップ３５６を、ピッチマルチプリケーションによって形成することができる。その場合、図３Ａおよび図３Ｂに関連して本明細書で記述したマスキング層のスタックを、層３４０の上に形成することができる。マスキング層のスタックを、その後、図３Ａ−図８Ｂに関連して本明細書で記述されたように処理することができる。結果として生じるスペーサループを、その後、ループエッチングに晒し、それによってストリップ３５６を形成することができる。続いて、スペーサ１７５間及びそれらの上にマスク層３５０（図１６Ａ）を堆積させることができる。マスク層３５０は、その後、マスク層３５０がフォトレジストで形成されている場合には、例えば、フォトリソグラフィーによってパターン化され、それによってストリップ３５２−３５５（図１６Ｂおよび図１６Ｃ）が形成される。説明を簡略化するために図示されていないが、本明細書で記述されるように、層３４０に対するパターン転写を容易にするため、一つ以上のさらなるマスキング層を、マスク層３５０間に提供することができる。例えば、ＡＲＣ層を、マスク層３５０の真下に提供することができ、非晶質炭素層を、ＡＲＣ層と層３４０との間に提供することができる。このような層の順序は、様々な利点をもたらすはずであり、層１３０および１４０（図３Ａ−図１３）に対して上で言及したように使用することができる。
図１７Ａおよび図１７Ｂに関して、マスク層３５０におけるパターンは、その後、層３４０へと転写され、それによって、層３４０中にストリップ３４２−３４６が形成される。ストリップ３４２−３４６は、層３４０中のワード線、浮遊ゲート、制御ゲートおよび選択ゲートに相当しうる。
半導体材料のライン３１０およびブロック３２０、３２２の露出部分を（例えば、ｎ型ドーパントを使用して）ドープして、ライン３１０内およびストリップ３４２−３４６の両側にあるブロック３２０、３２２内にソース／ドレイン領域を形成することが理解されるであろう。幾つかの実施形態においては、フィーチャ３２０は、ソースを形成し、フィーチャ３４２は、ライン３１０の各々に対する分離トランジスタのゲートを形成する。同様に、ライン３１０の反対側の端部においては、フィーチャ３２２はソースを形成し、フィーチャ３４３は、ライン３１０の各々について、さらなる分離トランジスタのゲートを形成する。
続く処理ステップにおいては、接点が種々のビット線およびワード線に対して形成され、ビット線およびワード線が種々の補助回路へと接続されて、メモリデバイスが形成される。幾つかの実施形態においては、接点は、ビット線およびワード線より上のレベルから形成することができる。さらには、本明細書で記述されるように、分離トランジスタのゲートおよびソースが互いに結合されて動作の簡素化および信頼性がもたらされるように、ソース領域３２０、３２２への接点を、それぞれゲート３４２、３４３へと電気的に接続することができる。
図１８は、本発明の幾つかの実施形態に従う、メモリデバイス４００におけるＮＡＮＤフラッシュメモリアレイのブロックを示す。図示のフラッシュメモリアレイは、ビット線ＢＬ０からＢＬＭおよびワード線ＷＬ０からＷＬＮを含む。ビット線ＢＬ０−ＢＬＭは、列方向に、お互いに対して平行に伸長する。ワード線ＷＬ０−ＷＬＮは、行方向にお互いに対して平行して伸長する。ＮＡＮＤフラッシュメモリアレイは、ビット線の選択のために使用される選択トランジスタ４０２、４０４をも含む。（図示されていない）補助論理回路および他の回路が、ビット線接点４０６を使用して、ビット線へと接続する。行状に配置された選択トランジスタ４０２、４０４のゲートは、フィーチャ３４４、３４５（図１７Ｂ）に相当する。
各ビット線は、ソースからドレインへと直列に結合された一連の浮遊ゲートトラジスタを含む。例えば、第二のビット線ＢＬ１は、直列に接続された浮遊ゲートトランジスタ４１０を含む。同一行におけるセルの浮遊ゲートトランジスタ４１０の制御ゲートは、同一のワード線に結合される。各浮遊ゲートトランジスタ４１０は、電荷を格納する（もしくは電荷が無いことを記憶する）メモリセルであって、格納された電荷の量を、例えば一つ以上の状態を表すのに使用することができ、その一つ以上の状態は、一以上のディジット（例えばビット）のデータを表すことができるメモリセルを形成する。ビットは、電荷の有無を検出することによって読み出される。
引き続き図１８に関して、ビット線ＢＬ０からＢＬＭは、その端部で短絡される。分離つまり選択トランジスタ４１２、４１４が、ビット線の短絡された端部への電流を阻止することによって、個々のビット線をお互いから電気的に分離する。短絡された端部は、ブロック３２０および３２２（図１７Ｂ）に相当し、選択トランジスタ４１２、４１４のゲートは、フィーチャ３４２、３４３（図１７Ｂ）に相当する。
ビット線の各対は、半導体材料のループとしてもみなすことができるが、合計４つの分離トランジスタを含みうることが理解されるであろう。例えば、分離トランジスタ４１２ａおよび４１２ｂは、ループの一端の近傍で第一および第二の分離トランジスタを構成し、分離トランジスタ４１４ａおよび４１４ｂは、ループの逆端の近傍で第三および第四の分離トランジスタを構成する。したがって、分離トランジスタの対は、単一のビット線を電気的に分離するために使用することができ、ビット線は、ループのうちの、互いに略平行で、水平方向に細長くなった部分によって形成されている。分離トランジスタは、これらの細長くなった部分のうちの１つの区域を、これらの細長くなった部分のうちの別のものの区域から分離する。
図１８に示されるように、選択トランジスタ４１２、４１４のソース／ドレイン領域は、これらのトランジスタのゲートに電気的に結合または接続され、オフ状態にバイアスされる。読み出しおよび書き込み周期の間、ゲートおよび結合されたソース／ドレインを、浮遊のままにするか、または、接地（０Ｖ）へ接続し、それによって分離トランジスタ４１２、４１４に接続された全ビット線を電気的に分離することができる。消去動作の間は、トランジスタ４１２、４１４は、“オン”状態にありうる。しかしながら、全てのメモリセルは同時に消去されるため、トランジスタ４１２、４１４の状態は、それほど重要ではない。つまり、ＮＡＮＤフラッシュメモリブロックの全セルに対して同一の動作が実施されるため、個々のビット線を分離する必要はない。
上述されたように、図１９に関して、部分的に作製された集積回路１００から形成された完全に形成された集積回路１０１は、種々のシステムもしくはデバイスに組み込むことができる。例えば、集積回路１０１は、コンピュータプロセッサ１０３、ユーザインターフェイス１０４および電源１０５を有する電子デバイス１０２にデータを格納するためのメモリとして使用されうる。このような電子デバイスの例には、コンピュータ制御デバイスが含まれる。こうしたコンピュータ制御デバイスには、データ格納および読み出しデバイスなどの、メモリ回路を使用する任意のデバイスが含まれる。こうした任意のデバイスには、音楽、写真および／もしくはビデオデバイスが含まれる。
図示の実施形態の種々の改変が起こりうることが理解されるであろう。例えば、材料のループを短絡させるための材料のブロックを有するように示されているが、ブロックは、幾つかの実施形態においては省略されうる。それらの実施形態においては、個々のループ端部に対する接点が形成される。
しかしながら、これらブロックは、分離トランジスタの動作を簡略化するため、およびプロセスの結果を改善するために有効である。全てのループをつなぐことによって、ループに対する個々のアクセスが不要になり、それによって分離トランジスタの作製および動作が簡略化される。さらには、これらブロックによりトレンチ３１２（図１４Ｂ）への誘電体の堆積が容易になることにより、プロセス結果を改善することができる。ピッチマルチプリケーションされたループの端部は、ループの中間部分と比較して、相対的に薄くなりうることが分かっている。これらの相対的に薄い端部に対する誘電体の堆積は困難で、間隙を形成しやすくなることがあることも分かっている。マスキング材料のブロックで端部を覆うことによりこれらの端部をなくすことによって、トレンチの充填は改善され、これにより、集積回路の信頼性を改善することができることが分かっている。
幾つかの実施形態においては、分離トランジスタは、材料のループの一端から省かれることがある。例えば、材料が別の理由のために短絡される場合、例えば、ループを形成するラインが、一端で全て接地に結合される場合には、接地に結合された端部におけるラインを電気的に分離するための分離トランジスタを形成する必要をなくすことができる。しかしながら、上述されたように、ループの端部における材料のブロック形成は、ラインによって画定されるトレンチの充填を改善するという利点を有する。結果として、ループ両端におけるブロックを形成することは、一端における電気的分離が必要ではない場合でさえも望ましいことがある。
本明細書で使用されるように、材料の“ライン”は、“ライン”の全範囲にわたって、単一の方向にのみ伸長する必要はないことが理解されるであろう。それよりもむしろ、材料の“ライン”とは、材料からなる細長い道筋であり、材料からなるラインの区域にわたって、湾曲してもよいし、または、方向が変化してもよい。
さらには、本明細書で記述されるあらゆるステップにおいて、上のレベルから下のレベルへとパターンを転写するステップは、上のレベルにおけるフィーチャに概ね対応するフィーチャを、下のレベルにおいて形成するステップを含む。例えば、下のレベルにおけるラインの道筋は、上のレベルにおけるラインの道筋を概ねたどり、下のレベルにおける他のフィーチャの位置は、上のレベルにおける同様のフィーチャの位置に対応することとなる。しかしながら、フィーチャの精密な形状およびサイズは、上のレベルから下のレベルで変化しうる。例えば、エッチングの化学的性質および条件に依存して、転写されたパターンを形成するフィーチャのサイズおよびそれらフィーチャ間の相対的間隔は、上のレベル上のパターンと比較して拡大されることも縮小されることもあるが、以下に記述される実施形態における第一のレジストマスクをシュリンクさせる例から分かるように、それでもなお、最初の同一の“パターン”に類似している。したがって、フィーチャの寸法にいくらかの変化があったとしても、転写されるパターンは、依然として、最初のパターンと同一のパターンであると考えられる。対照的に、マスクフィーチャの周囲にスペーサを形成すると、パターンが変化することがある。
結果として、本明細書における記述から、本発明は種々の実施形態を含むことが理解されるであろう。例えば、本発明の幾つかの実施形態に従って、一方法を提供する。その方法は、半導体材料で形成されたループを有する基板を提供するステップを含む。このループは、少なくともループの一端において結合され、互いに略平行であり、水平方向に細長くなった対部分によって画定される。そのループに沿った第一のトランジスタを形成して、細長くなった部分のうちの第一の区域を、細長くなった部分の第二の区域から電気的に分離する。ループの一部分は、第一のトランジスタのアクティブ領域を形成する。
本発明の他の実施形態に従い、集積回路を形成するためのプロセスを提供する。そのプロセスは、基板の上に存在する複数のマンドリルを提供するステップを含む。スペーサを、マンドリルの側壁に提供する。マンドリルを、スペーサに対して選択的に除去する。マスク材料の層を、スペーサを覆って堆積する。マスク材料の層がパターン化されて、マスク材料からなり、ラテラル方向に分離された第一および第二のブロックを形成する。第一のブロックは、各スペーサの第一の端部に接触し、第二のブロックは各スペーサの第二の端部に接触する。スペーサならびに第一および第二のブロックによって画定される第一のパターンを、基板へと転写する。
本発明のさらに他の実施形態に従い、集積回路を形成するためのプロセスを提供する。そのプロセスは、基板の上に存在する第一のマスク材料の複数の細長くなったループを提供するステップを含む。第二のマスク材料の層を、ループを覆って提供する。この層をパターン化して、各ループの端部と接触する、第二のマスク材料のブロックを形成する。ループおよびブロックによって画定される第一のパターンを、基板へと転写する。半導体材料の層を、続いて、基板の上に形成する。マスク材料からなる他の層を、半導体材料の上に形成する。上記他の層をパターン化して、各ループを横切って伸長し、各ループに接触するマスキング材料の一つ以上のストリップを形成する。ストリップによって画定される第二のパターンを、半導体材料の層へと転写して、半導体材料のストリップを形成する。半導体材料のストリップを、第二のマスク材料のブロックによって画定される基板フィーチャへと電気的に接続させる。
本発明の他の実施形態に従い、集積回路を提供する。この集積回路は、複数の間隔の開いた半導体材料のラインを含む。半導体材料の第一のブロックを、半導体材料のラインと同一レベルに配置し、各細長くなったストリップの第一の端部に接触させる。第一の複数のトランジスタゲートを、半導体材料のラインに沿って配置する。第一の複数のトランジスタゲートを、第一のブロックへと電気的に接続する。
本発明のさらに他の実施形態に従い、集積回路を含む電気デバイスを提供する。この集積回路は、半導体材料からなり、間隔の開いた複数のラインを含む。これらラインの第一の端部は、全て電気的に相互接続され、ラインの逆の端部もすべて電気的に相互接続される。ライン中間部分から第一の端部への電流を阻止するための手段が提供される。
本発明の範囲から逸脱することなく、上述された方法および構造に対して、種々の省略、追加および改変をなすことができることが、当業者にも理解されるであろう。このような全ての改変および変更は、添付の特許請求の範囲によって定義される、本発明の範囲内に包含されることを意図する。
１００ 集積回路
１０２ アレイ（中央領域）
１０４ 周辺部（周辺領域）
１１０ 基板
１２０ 選択的画定可能層
１２２ スペース（トレンチ）
１２４ 感光性材料フィーチャ（ライン）
１３０ エッチストップ層（ハードマスク層）
１４０ 一次ハードマスク層
１７０ スペーサ材料層
１７５ スペーサ
１７７ 混合パターン
２００ フォトレジスト層
２１０、２１２ マスキング材料ブロック
３１０ ライン
３３０ 絶縁材料
３４０ （浮遊および制御ゲートの形成のための）層
３４２、３４３、３４４、３４５、３４６ ストリップ
３５０ マスク層（選択的画定可能層）
３５２、３５３、３５４、３５５、３５６ ストリップ
４００ メモリデバイス
４０２、４０４ 選択トランジスタ
４１０ 浮遊ゲートトランジスタ
４１２、４１４ 分離トランジスタ

Claims (7)

  1. 半導体材料の間隔の開いた細長い複数のストリップであって、各々の一端部が第一導電型の半導体材料からなる半導体領域をもって終端する前記複数のストリップと、
    前記複数のストリップと同じレベルにあり、前記複数のストリップの各々の前記一端部の前記半導体領域と接触して形成されると共に、前記第一導電型の半導体材料からなる第一のブロックと、
    前記複数のストリップの各々の前記一端部の前記半導体領域にそれぞれ近接し、且つ前記第一のブロックとの間に対応する前記半導体領域が存在するようにそれぞれ配置された第一の複数のトランジスタゲートと、
    を含む、ことを特徴とする集積回路。
  2. それぞれが前記第一導電型の半導体材料からなる、前記第一のブロックおよび前記複数のストリップの前記一端部の各々は、前記第一の複数のトランジスタゲートに対する第一のソース／ドレイン領域を成す、ことを特徴とする請求項１に記載の集積回路。
  3. 前記複数のストリップの各々の前記一端部の反対側の終端に配置され、前記第一導電型の半導体材料からなる半導体領域をもって終端する複数の他端部と、
    前記複数のストリップと同じレベルにあり、前記複数のストリップの各々の前記他端部の前記半導体領域と接触して形成されると共に、前記第一導電型の半導体材料からなる第二のブロックと、
    前記複数のストリップの各々の前記他端部の前記半導体領域にそれぞれ近接し、且つ前記第二のブロックとの間に対応する前記半導体領域が存在するようにそれぞれ配置された第二の複数のトランジスタゲートと、
    を更に含む、ことを特徴とする請求項１または請求項２に記載の集積回路。
  4. それぞれが前記第一導電型の半導体材料からなる、前記第二のブロックおよび前記複数のストリップの前記他端部の各々は、前記第二の複数のトランジスタゲートに対する第二のソース／ドレイン領域を成す、ことを特徴とする請求項３に記載の集積回路。
  5. 前記複数のストリップのそれぞれは、前記第一のトランジスタゲートと前記第二のトランジスタゲートとの間に、トランジスタを更に含む、ことを特徴とする請求項４に記載の集積回路。
  6. それぞれが第一の端部を備え、半導体材料から成る複数のループと、
    前記複数のループの各々の前記第一の端部を結合する第一のブロックと、
    前記第一のブロックに沿って近接し、前記複数のループの各々に配置された第一の複数のトランジスタと、
    前記複数のループのそれぞれに配置された前記第一の複数のトランジスタの各々のアクティブ領域と、
    前記第一の複数のトランジスタの各々の前記アクティブ領域のそれぞれの両側に配置され、前記複数のループのそれぞれの前記第一の端部から前記第一のブロックへ延在するドープ層と、を備え、
    前記複数のループの前記第一の端部の各々、及び前記第一のブロックのそれぞれの前記ドープ層は、前記第一の複数のトランジスタのソース／ドレイン領域のいずれか一方を成す、
    ことを特徴とする集積回路。
  7. 前記半導体材料から成る複数のループのそれぞれは、第一の端部の反対側に第二の端部を更に備え、
    前記複数のループの各々の前記第二の端部を結合する第二のブロックと、
    前記第二のブロックに沿って近接し、前記複数のループの各々に配置された第二の複数のトランジスタと、
    前記複数のループのそれぞれに配置された前記第二の複数のトランジスタの各々のアクティブ領域と、
    前記第二の複数のトランジスタの各々の前記アクティブ領域のそれぞれの両側に配置され、前記複数のループのそれぞれの前記第二の端部から前記第二のブロックへ延在するドープ層と、を備え、
    前記複数のループの前記第二の端部の各々、及び前記第二のブロックのそれぞれの前記ドープ層は、前記第二の複数のトランジスタのソース／ドレイン領域のいずれか一方を成す、
    ことを特徴とする請求項６に記載の集積回路。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8980756B2 (en) 2007-07-30 2015-03-17 Micron Technology, Inc. Methods for device fabrication using pitch reduction
US8481417B2 (en) 2007-08-03 2013-07-09 Micron Technology, Inc. Semiconductor structures including tight pitch contacts and methods to form same
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
JP2009295785A (ja) * 2008-06-05 2009-12-17 Toshiba Corp 半導体装置の製造方法
US8076208B2 (en) 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
JP5665289B2 (ja) 2008-10-29 2015-02-04 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理装置
KR101045090B1 (ko) * 2008-11-13 2011-06-29 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
KR101077453B1 (ko) * 2009-03-31 2011-10-26 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
JP4982582B2 (ja) * 2010-03-31 2012-07-25 株式会社東芝 マスクの製造方法
KR101150639B1 (ko) * 2010-06-17 2012-07-03 에스케이하이닉스 주식회사 반도체 소자의 패턴 형성 방법
US8940475B2 (en) * 2010-11-23 2015-01-27 Tokyo Electron Limited Double patterning with inline critical dimension slimming
KR20120062385A (ko) * 2010-12-06 2012-06-14 에스케이하이닉스 주식회사 반도체 메모리 소자의 형성방법
US8536674B2 (en) 2010-12-20 2013-09-17 General Electric Company Integrated circuit and method of fabricating same
US9525007B2 (en) * 2010-12-28 2016-12-20 Micron Technology, Inc. Phase change memory device with voltage control elements
TWI473205B (zh) * 2011-11-24 2015-02-11 Powerchip Technology Corp 接觸窗開口的形成方法
US8802510B2 (en) * 2012-02-22 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for controlling line dimensions in spacer alignment double patterning semiconductor processing
US8889561B2 (en) 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
KR102059183B1 (ko) 2013-03-07 2019-12-24 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
JP6091940B2 (ja) * 2013-03-11 2017-03-08 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
US9177797B2 (en) * 2013-12-04 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using high selectivity spacers for pitch reduction
US9029263B1 (en) * 2013-12-12 2015-05-12 Texas Instruments Incorporated Method of printing multiple structure widths using spacer double patterning
KR102290460B1 (ko) * 2014-08-25 2021-08-19 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9324619B2 (en) * 2014-08-25 2016-04-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
JP6382055B2 (ja) * 2014-10-07 2018-08-29 東京エレクトロン株式会社 被処理体を処理する方法
US9673055B2 (en) 2015-02-04 2017-06-06 Globalfoundries Inc. Method for quadruple frequency FinFETs with single-fin removal
US9882028B2 (en) * 2016-06-29 2018-01-30 International Business Machines Corporation Pitch split patterning for semiconductor devices
WO2018075755A1 (en) * 2016-10-20 2018-04-26 Tokyo Electron Limited Method of reducing overlay error in via to grid patterning
EP3419047A1 (en) * 2017-06-22 2018-12-26 IMEC vzw A method for patterning a target layer
CN110581066B (zh) * 2018-06-07 2024-06-21 长鑫存储技术有限公司 多倍掩膜层的制作方法
CN110767538B (zh) * 2018-07-26 2024-06-07 长鑫存储技术有限公司 版图结构以及半导体集成电路器件的形成方法
US11011581B2 (en) * 2019-06-10 2021-05-18 Western Digital Technologies, Inc. Multi-level loop cut process for a three-dimensional memory device using pitch-doubled metal lines
US10978482B2 (en) * 2019-06-28 2021-04-13 Sandisk Technologies Llc Ferroelectric memory device with select gate transistor and method of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280463A (ja) * 2001-03-16 2002-09-27 Toshiba Corp 半導体装置及びその製造方法
WO2006101695A1 (en) * 2005-03-15 2006-09-28 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
JP2007273859A (ja) * 2006-03-31 2007-10-18 Renesas Technology Corp 半導体装置およびその製造方法
JP2008218569A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置

Family Cites Families (236)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5748237Y2 (ja) 1978-12-28 1982-10-22
US4234362A (en) 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
JPS5748237A (en) 1980-09-05 1982-03-19 Nec Corp Manufacture of 2n doubling pattern
US4508579A (en) * 1981-03-30 1985-04-02 International Business Machines Corporation Lateral device structures using self-aligned fabrication techniques
US4432132A (en) * 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
US4419809A (en) 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
DE3242113A1 (de) * 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4716131A (en) 1983-11-28 1987-12-29 Nec Corporation Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film
US4648937A (en) * 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
GB8528967D0 (en) 1985-11-25 1986-01-02 Plessey Co Plc Semiconductor device manufacture
DE3682395D1 (de) * 1986-03-27 1991-12-12 Ibm Verfahren zur herstellung von seitenstrukturen.
US4778922A (en) 1986-06-17 1988-10-18 Hoechst Celanese Corporation Process for producing N,O-diacetyl-6-amino-2-naphthol
US5514885A (en) * 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
JPS63302252A (ja) 1987-05-30 1988-12-09 Nitto Kohki Co Ltd 液体加熱貯留装置
JPS6435916A (en) 1987-07-31 1989-02-07 Hitachi Ltd Formation of fine pattern
JPS6435916U (ja) 1987-08-28 1989-03-03
US4776922A (en) 1987-10-30 1988-10-11 International Business Machines Corporation Formation of variable-width sidewall structures
US4838991A (en) * 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JPH0414255A (ja) * 1990-05-07 1992-01-20 Toshiba Corp Ｍｏｓ型半導体装置
WO1992002044A1 (en) 1990-07-18 1992-02-06 Seiko Epson Corporation Semiconductor device
US5013680A (en) * 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5053105A (en) 1990-07-19 1991-10-01 Micron Technology, Inc. Process for creating an etch mask suitable for deep plasma etches employing self-aligned silicidation of a metal layer masked with a silicon dioxide template
DE4034612A1 (de) * 1990-10-31 1992-05-07 Huels Chemische Werke Ag Verfahren zur herstellung von methacryloxy- oder acryloxygruppen enthaltenden organosilanen
IT1243919B (it) 1990-11-20 1994-06-28 Cons Ric Microelettronica Procedimento per l'ottenimento di solchi submicrometrici planarizzati in circuiti integrati realizzati con tecnologia ulsi
JP3098786B2 (ja) 1991-04-05 2000-10-16 株式会社日立製作所 半導体集積回路装置
JPH05343370A (ja) 1992-06-10 1993-12-24 Toshiba Corp 微細パタ−ンの形成方法
US5330879A (en) * 1992-07-16 1994-07-19 Micron Technology, Inc. Method for fabrication of close-tolerance lines and sharp emission tips on a semiconductor wafer
DE4236609A1 (de) 1992-10-29 1994-05-05 Siemens Ag Verfahren zur Erzeugung einer Struktur in der Oberfläche eines Substrats
US5407785A (en) 1992-12-18 1995-04-18 Vlsi Technology, Inc. Method for generating dense lines on a semiconductor wafer using phase-shifting and multiple exposures
US5470661A (en) 1993-01-07 1995-11-28 International Business Machines Corporation Diamond-like carbon films from a hydrocarbon helium plasma
US6042998A (en) * 1993-09-30 2000-03-28 The University Of New Mexico Method and apparatus for extending spatial frequencies in photolithography images
KR0122315B1 (ko) 1993-12-27 1997-11-26 김주용 고집적 반도체 소자의 미세패턴 형성방법
KR950034748A (ko) 1994-05-30 1995-12-28 김주용 포토레지스트 패턴 형성방법
KR970007173B1 (ko) 1994-07-14 1997-05-03 현대전자산업 주식회사 미세패턴 형성방법
JPH0855920A (ja) * 1994-08-15 1996-02-27 Toshiba Corp 半導体装置の製造方法
JPH0855908A (ja) 1994-08-17 1996-02-27 Toshiba Corp 半導体装置
US5600153A (en) 1994-10-07 1997-02-04 Micron Technology, Inc. Conductive polysilicon lines and thin film transistors
TW366367B (en) 1995-01-26 1999-08-11 Ibm Sputter deposition of hydrogenated amorphous carbon film
US5795830A (en) * 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
KR100190757B1 (ko) * 1995-06-30 1999-06-01 김영환 모스 전계 효과 트랜지스터 형성방법
JP3393286B2 (ja) * 1995-09-08 2003-04-07 ソニー株式会社 パターンの形成方法
US5789320A (en) * 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
TW329539B (en) * 1996-07-05 1998-04-11 Mitsubishi Electric Corp The semiconductor device and its manufacturing method
JP3164026B2 (ja) * 1996-08-21 2001-05-08 日本電気株式会社 半導体装置及びその製造方法
US5753548A (en) * 1996-09-24 1998-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for preventing fluorine outgassing-induced interlevel dielectric delamination on P-channel FETS
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
US6395613B1 (en) * 2000-08-30 2002-05-28 Micron Technology, Inc. Semiconductor processing methods of forming a plurality of capacitors on a substrate, bit line contacts and method of forming bit line contacts
US5895740A (en) 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
TW365691B (en) 1997-02-05 1999-08-01 Samsung Electronics Co Ltd Method for etching Pt film of semiconductor device
KR100231134B1 (ko) 1997-06-14 1999-11-15 문정환 반도체장치의 배선 형성 방법
KR200173196Y1 (ko) 1997-06-19 2000-03-02 에릭 발리베 모터의 브러시홀더
JP3519583B2 (ja) * 1997-09-19 2004-04-19 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
KR19990027887A (ko) 1997-09-30 1999-04-15 윤종용 스페이서를 이용한 반도체장치의 미세 패턴 형성방법
KR100247862B1 (ko) 1997-12-11 2000-03-15 윤종용 반도체 장치 및 그 제조방법
US6143476A (en) 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
US6291334B1 (en) 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6004862A (en) 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
JP2975917B2 (ja) * 1998-02-06 1999-11-10 株式会社半導体プロセス研究所 半導体装置の製造方法及び半導体装置の製造装置
US5933725A (en) * 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
US6020255A (en) * 1998-07-13 2000-02-01 Taiwan Semiconductor Manufacturing Company Dual damascene interconnect process with borderless contact
US6245662B1 (en) * 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US6071789A (en) * 1998-11-10 2000-06-06 Vanguard International Semiconductor Corporation Method for simultaneously fabricating a DRAM capacitor and metal interconnections
FR2786776B1 (fr) * 1998-12-07 2001-02-16 Clariant France Sa Compositions silico-acryliques, procede de preparation et application a l'obtention de revetements resistant a l'abrasion et aux rayures
US6204187B1 (en) 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
US6211044B1 (en) * 1999-04-12 2001-04-03 Advanced Micro Devices Process for fabricating a semiconductor device component using a selective silicidation reaction
JP2000307084A (ja) * 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6110837A (en) * 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension
US6136662A (en) 1999-05-13 2000-10-24 Lsi Logic Corporation Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same
JP2000357736A (ja) 1999-06-15 2000-12-26 Toshiba Corp 半導体装置及びその製造方法
KR100727901B1 (ko) 1999-07-10 2007-06-14 삼성전자주식회사 마이크로 스케듈링 방법 및 운영체제 커널 장치
JP2001077196A (ja) * 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
US6362057B1 (en) * 1999-10-26 2002-03-26 Motorola, Inc. Method for forming a semiconductor device
US6582891B1 (en) * 1999-12-02 2003-06-24 Axcelis Technologies, Inc. Process for reducing edge roughness in patterned photoresist
US6573030B1 (en) * 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6967140B2 (en) * 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
US6297554B1 (en) 2000-03-10 2001-10-02 United Microelectronics Corp. Dual damascene interconnect structure with reduced parasitic capacitance
US6423474B1 (en) * 2000-03-21 2002-07-23 Micron Technology, Inc. Use of DARC and BARC in flash memory processing
JP3805603B2 (ja) 2000-05-29 2006-08-02 富士通株式会社 半導体装置及びその製造方法
US6632741B1 (en) 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US6455372B1 (en) 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
US6348380B1 (en) * 2000-08-25 2002-02-19 Micron Technology, Inc. Use of dilute steam ambient for improvement of flash devices
SE517275C2 (sv) * 2000-09-20 2002-05-21 Obducat Ab Sätt vid våtetsning av ett substrat
US6335257B1 (en) * 2000-09-29 2002-01-01 Vanguard International Semiconductor Corporation Method of making pillar-type structure on semiconductor substrate
US6667237B1 (en) 2000-10-12 2003-12-23 Vram Technologies, Llc Method and apparatus for patterning fine dimensions
US6534243B1 (en) * 2000-10-23 2003-03-18 Advanced Micro Devices, Inc. Chemical feature doubling process
US6926843B2 (en) * 2000-11-30 2005-08-09 International Business Machines Corporation Etching of hard masks
US6664028B2 (en) * 2000-12-04 2003-12-16 United Microelectronics Corp. Method of forming opening in wafer layer
JP2002208646A (ja) 2001-01-10 2002-07-26 Toshiba Corp 半導体装置、半導体装置の製造方法
JP3406302B2 (ja) * 2001-01-16 2003-05-12 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置の製造方法および半導体装置
US6740594B2 (en) 2001-05-31 2004-05-25 Infineon Technologies Ag Method for removing carbon-containing polysilane from a semiconductor without stripping
US6960806B2 (en) 2001-06-21 2005-11-01 International Business Machines Corporation Double gated vertical transistor with different first and second gate materials
US6522584B1 (en) * 2001-08-02 2003-02-18 Micron Technology, Inc. Programming methods for multi-level flash EEPROMs
US6744094B2 (en) * 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
TW497138B (en) * 2001-08-28 2002-08-01 Winbond Electronics Corp Method for improving consistency of critical dimension
DE10142590A1 (de) * 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße
US7045383B2 (en) 2001-09-19 2006-05-16 BAE Systems Information and Ovonyx, Inc Method for making tapered opening for programmable resistance memory element
JP2003133437A (ja) * 2001-10-24 2003-05-09 Hitachi Ltd 半導体装置の製造方法および半導体装置
US7226853B2 (en) * 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
TW576864B (en) * 2001-12-28 2004-02-21 Toshiba Corp Method for manufacturing a light-emitting device
US6638441B2 (en) * 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
DE10204688C1 (de) 2002-02-06 2003-10-09 Infineon Technologies Ag Speicherbaustein mit verbesserten elektrischen Eigenschaften
DE10207131B4 (de) * 2002-02-20 2007-12-20 Infineon Technologies Ag Verfahren zur Bildung einer Hartmaske in einer Schicht auf einer flachen Scheibe
US6620715B1 (en) 2002-03-29 2003-09-16 Cypress Semiconductor Corp. Method for forming sub-critical dimension structures in an integrated circuit
JP2003297957A (ja) * 2002-04-05 2003-10-17 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
US6759180B2 (en) 2002-04-23 2004-07-06 Hewlett-Packard Development Company, L.P. Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography
US6992925B2 (en) 2002-04-26 2006-01-31 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor and having counter-doped poly and buried diffusion wordline
US20030207584A1 (en) 2002-05-01 2003-11-06 Swaminathan Sivakumar Patterning tighter and looser pitch geometries
US6951709B2 (en) 2002-05-03 2005-10-04 Micron Technology, Inc. Method of fabricating a semiconductor multilevel interconnect structure
US6602779B1 (en) * 2002-05-13 2003-08-05 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming low dielectric constant damascene structure while employing carbon doped silicon oxide planarizing stop layer
US6703312B2 (en) 2002-05-17 2004-03-09 International Business Machines Corporation Method of forming active devices of different gatelengths using lithographic printed gate images of same length
US6818141B1 (en) 2002-06-10 2004-11-16 Advanced Micro Devices, Inc. Application of the CVD bilayer ARC as a hard mask for definition of the subresolution trench features between polysilicon wordlines
US6548385B1 (en) 2002-06-12 2003-04-15 Jiun-Ren Lai Method for reducing pitch between conductive features, and structure formed using the method
US6734107B2 (en) * 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US6559017B1 (en) * 2002-06-13 2003-05-06 Advanced Micro Devices, Inc. Method of using amorphous carbon as spacer material in a disposable spacer process
KR100476924B1 (ko) 2002-06-14 2005-03-17 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
US6924191B2 (en) 2002-06-20 2005-08-02 Applied Materials, Inc. Method for fabricating a gate structure of a field effect transistor
AU2003280498A1 (en) 2002-06-27 2004-01-19 Advanced Micro Devices, Inc. Method of defining the dimensions of circuit elements by using spacer deposition techniques
US6500756B1 (en) 2002-06-28 2002-12-31 Advanced Micro Devices, Inc. Method of forming sub-lithographic spaces between polysilicon lines
US6835663B2 (en) * 2002-06-28 2004-12-28 Infineon Technologies Ag Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity
US6689695B1 (en) * 2002-06-28 2004-02-10 Taiwan Semiconductor Manufacturing Company Multi-purpose composite mask for dual damascene patterning
US20040018738A1 (en) * 2002-07-22 2004-01-29 Wei Liu Method for fabricating a notch gate structure of a field effect transistor
US6913871B2 (en) * 2002-07-23 2005-07-05 Intel Corporation Fabricating sub-resolution structures in planar lightwave devices
US6764949B2 (en) * 2002-07-31 2004-07-20 Advanced Micro Devices, Inc. Method for reducing pattern deformation and photoresist poisoning in semiconductor device fabrication
US6673684B1 (en) * 2002-07-31 2004-01-06 Advanced Micro Devices, Inc. Use of diamond as a hard mask material
US6800930B2 (en) 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US6939808B2 (en) * 2002-08-02 2005-09-06 Applied Materials, Inc. Undoped and fluorinated amorphous carbon film as pattern mask for metal etch
KR100480610B1 (ko) 2002-08-09 2005-03-31 삼성전자주식회사 실리콘 산화막을 이용한 미세 패턴 형성방법
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6566280B1 (en) * 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
US6756284B2 (en) * 2002-09-18 2004-06-29 Silicon Storage Technology, Inc. Method for forming a sublithographic opening in a semiconductor process
US6706571B1 (en) * 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
JP4034164B2 (ja) 2002-10-28 2008-01-16 富士通株式会社 微細パターンの作製方法及び半導体装置の製造方法
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
US7119020B2 (en) * 2002-12-04 2006-10-10 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
US6686245B1 (en) * 2002-12-20 2004-02-03 Motorola, Inc. Vertical MOSFET with asymmetric gate structure
US6916594B2 (en) 2002-12-30 2005-07-12 Hynix Semiconductor Inc. Overcoating composition for photoresist and method for forming photoresist pattern using the same
US7015124B1 (en) * 2003-04-28 2006-03-21 Advanced Micro Devices, Inc. Use of amorphous carbon for gate patterning
US6773998B1 (en) * 2003-05-20 2004-08-10 Advanced Micro Devices, Inc. Modified film stack and patterning strategy for stress compensation and prevention of pattern distortion in amorphous carbon gate patterning
JP4578785B2 (ja) 2003-05-21 2010-11-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6835662B1 (en) 2003-07-14 2004-12-28 Advanced Micro Devices, Inc. Partially de-coupled core and periphery gate module process
US7105431B2 (en) 2003-08-22 2006-09-12 Micron Technology, Inc. Masking methods
DE10345455A1 (de) 2003-09-30 2005-05-04 Infineon Technologies Ag Verfahren zum Erzeugen einer Hartmaske und Hartmasken-Anordnung
KR100536801B1 (ko) * 2003-10-01 2005-12-14 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
US6867116B1 (en) * 2003-11-10 2005-03-15 Macronix International Co., Ltd. Fabrication method of sub-resolution pitch for integrated circuits
JP2005150333A (ja) 2003-11-14 2005-06-09 Sony Corp 半導体装置の製造方法
US7049651B2 (en) 2003-11-17 2006-05-23 Infineon Technologies Ag Charge-trapping memory device including high permittivity strips
TWI274397B (en) 2003-11-20 2007-02-21 Winbond Electronics Corp Method for forming narrow trench structure and method for forming gate structure with narrow spacing
KR101002928B1 (ko) 2003-11-29 2010-12-27 주식회사 하이닉스반도체 반도체 소자의 미세 라인 형성방법
KR100554514B1 (ko) * 2003-12-26 2006-03-03 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
US6998332B2 (en) * 2004-01-08 2006-02-14 International Business Machines Corporation Method of independent P and N gate length control of FET device made by sidewall image transfer technique
US6875703B1 (en) * 2004-01-20 2005-04-05 International Business Machines Corporation Method for forming quadruple density sidewall image transfer (SIT) structures
US7064078B2 (en) * 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
WO2005094231A2 (en) 2004-03-19 2005-10-13 The Regents Of The University Of California Methods for fabrication of positional and compositionally controlled nanostructures on substrate
KR100546409B1 (ko) 2004-05-11 2006-01-26 삼성전자주식회사 리세스 채널을 구비한 2-비트 소노스형 메모리 셀 및 그제조방법
US7098105B2 (en) * 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US6955961B1 (en) 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
US7183205B2 (en) * 2004-06-08 2007-02-27 Macronix International Co., Ltd. Method of pitch dimension shrinkage
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US7473644B2 (en) * 2004-07-01 2009-01-06 Micron Technology, Inc. Method for forming controlled geometry hardmasks including subresolution elements
US7074666B2 (en) * 2004-07-28 2006-07-11 International Business Machines Corporation Borderless contact structures
KR100704470B1 (ko) * 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
US7175944B2 (en) * 2004-08-31 2007-02-13 Micron Technology, Inc. Prevention of photoresist scumming
US7151040B2 (en) * 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7655387B2 (en) * 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
KR100614651B1 (ko) * 2004-10-11 2006-08-22 삼성전자주식회사 회로 패턴의 노광을 위한 장치 및 방법, 사용되는포토마스크 및 그 설계 방법, 그리고 조명계 및 그 구현방법
US7381615B2 (en) * 2004-11-23 2008-06-03 Sandisk Corporation Methods for self-aligned trench filling with grown dielectric for high coupling ratio in semiconductor devices
US7208379B2 (en) * 2004-11-29 2007-04-24 Texas Instruments Incorporated Pitch multiplication process
US7298004B2 (en) * 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production
KR100596795B1 (ko) * 2004-12-16 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 형성방법
WO2006070474A1 (ja) * 2004-12-28 2006-07-06 Spansion Llc 半導体装置の製造方法
US7183142B2 (en) 2005-01-13 2007-02-27 International Business Machines Corporation FinFETs with long gate length at high density
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
KR100787352B1 (ko) * 2005-02-23 2007-12-18 주식회사 하이닉스반도체 하드마스크용 조성물 및 이를 이용한 반도체 소자의 패턴형성 방법
JP2006237196A (ja) 2005-02-24 2006-09-07 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
CN100555579C (zh) 2005-03-28 2009-10-28 美光科技公司 集成电路制造
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
KR100640639B1 (ko) 2005-04-19 2006-10-31 삼성전자주식회사 미세콘택을 포함하는 반도체소자 및 그 제조방법
KR100674970B1 (ko) 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7547599B2 (en) 2005-05-26 2009-06-16 Micron Technology, Inc. Multi-state memory cell
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
JP2006351861A (ja) * 2005-06-16 2006-12-28 Toshiba Corp 半導体装置の製造方法
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
JP2007035957A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 半導体装置とその製造方法
US7413981B2 (en) * 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US7291560B2 (en) 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7816262B2 (en) * 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7325215B2 (en) 2005-08-31 2008-01-29 Lsi Logic Corporation Timing violation debugging inside place and route tool
US7829262B2 (en) * 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7776744B2 (en) * 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7393789B2 (en) * 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7687342B2 (en) * 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7759197B2 (en) * 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
KR100842576B1 (ko) * 2005-09-08 2008-07-01 삼성전자주식회사 휴대 단말기의 안테나 장치
KR101200938B1 (ko) * 2005-09-30 2012-11-13 삼성전자주식회사 반도체 장치의 패턴 형성 방법
US7294888B1 (en) 2005-09-30 2007-11-13 Xilinx, Inc. CMOS-compatible non-volatile memory cell with lateral inter-poly programming layer
US7244638B2 (en) * 2005-09-30 2007-07-17 Infineon Technologies Ag Semiconductor memory device and method of production
US7271063B2 (en) * 2005-10-13 2007-09-18 Elite Semiconductor Memory Technology, Inc. Method of forming FLASH cell array having reduced word line pitch
KR100714305B1 (ko) 2005-12-26 2007-05-02 삼성전자주식회사 자기정렬 이중패턴의 형성방법
KR100672123B1 (ko) * 2006-02-02 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US20070190762A1 (en) 2006-02-13 2007-08-16 Asml Netherlands B.V. Device manufacturing method and computer program product
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US20070210449A1 (en) 2006-03-07 2007-09-13 Dirk Caspary Memory device and an array of conductive lines and methods of making the same
US7351666B2 (en) 2006-03-17 2008-04-01 International Business Machines Corporation Layout and process to contact sub-lithographic structures
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7537866B2 (en) 2006-05-24 2009-05-26 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
KR100763538B1 (ko) 2006-08-29 2007-10-05 삼성전자주식회사 마스크 패턴의 형성 방법 및 이를 이용한 미세 패턴의 형성방법
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7825460B2 (en) * 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
KR100790998B1 (ko) 2006-10-02 2008-01-03 삼성전자주식회사 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법
US8129289B2 (en) 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2
US7838948B2 (en) * 2007-01-30 2010-11-23 Infineon Technologies Ag Fin interconnects for multigate FET circuit blocks
US20080292991A1 (en) 2007-05-24 2008-11-27 Advanced Micro Devices, Inc. High fidelity multiple resist patterning
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
JP2009054956A (ja) * 2007-08-29 2009-03-12 Toshiba Corp 半導体メモリ
CN101827956A (zh) 2007-09-14 2010-09-08 西格玛-奥吉奇公司 采用基于单环戊二烯基钛的前体通过原子层沉积制备含钛薄膜的方法
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7851135B2 (en) 2007-11-30 2010-12-14 Hynix Semiconductor Inc. Method of forming an etching mask pattern from developed negative and positive photoresist layers
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
DE102008007029B4 (de) * 2008-01-31 2014-07-03 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Betrieb einer elektronischen Schaltung mit körpergesteuertem Doppelkanaltransistor und SRAM-Zelle mit körpergesteuertem Doppelkanaltransistor
US8884966B2 (en) 2011-08-24 2014-11-11 Hewlett-Packard Development Company, L.P. Visualizing a scatter plot using real-time backward rewrite
JP5806974B2 (ja) 2012-05-17 2015-11-10 日本電信電話株式会社 近隣情報検索装置及び方法及びプログラム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280463A (ja) * 2001-03-16 2002-09-27 Toshiba Corp 半導体装置及びその製造方法
WO2006101695A1 (en) * 2005-03-15 2006-09-28 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
JP2007273859A (ja) * 2006-03-31 2007-10-18 Renesas Technology Corp 半導体装置およびその製造方法
JP2008218569A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
EP2232539A2 (en) 2010-09-29
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US7790531B2 (en) 2010-09-07
US8932960B2 (en) 2015-01-13
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US20150123185A1 (en) 2015-05-07

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