KR100231134B1 - 반도체장치의 배선 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 title abstract description 16
- 229910052751 metal Inorganic materials 0.000 title description 2
- 239000002184 metal Substances 0.000 title description 2
- 230000002093 peripheral effect Effects 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000000059 patterning Methods 0.000 claims abstract description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 3
- 239000005368 silicate glass Substances 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
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- H01—ELECTRIC ELEMENTS
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- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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Abstract
본 발명은 반도체장치의 배선 형성 방법에 관한 것으로서 셀영역과 주변영역을 포함하는 기판 상에 절연막, 배선층 및 희생층을 순차적으로 성형하는 공정과, 상기 희생층을 상기 셀영역의 소정 부분에만 남도록 패터닝하고 상기 패터닝된 희생층의 측면에 측벽을 형성하는 공정과, 상기 패터닝된 희생층을 제거하고 셀영역 내의 상기 측벽의 일측 또는 타측 끝의 소정 부분과 상기 주변영역 내의 소정 부분을 덮는 패터닝된 감광막을 형성하는 공정과, 상기 측벽 및 상기 감광막을 마스크로 사용하여 배선층을 패터닝하여 상기 셀영역 내에 제1배선 및 접촉부와 상기 주변영역 내에 제2배선을 형성하는 공정을 구비한다. 따라서, 셀영역 내의 제1배선의 선폭을 좁게하여 집적도를 향상시키면서 접촉부와 주변영역 내의 배선의 선폭을 크게 형성하여 소자 특성을 향상시킬 수 있다.
Description
본 발명은 반도체장치의 배선 형성 방법에 관한 것으로서, 특히 셀영역 내의 배선의 선폭을 좁게하면서 배선의 접촉부와 주변영역 내의 배선의 선폭을 넓게 형성하는 반도체장치의 배선 형성 방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 단위 셀의 크기가 작아진다. 단위 셀의 크기의 축소에 따라 셀영역 내의 배선의 선폭도 감소하게 된다. 그러므로, 측벽(side wall)을 이용하여 배선을 노광 장비 한계 이하로 형성하는 방법이 개발되었다. 상기에서 배선을 노광 장비 한계 이하로 좁게 형성하면 단위 셀의 크기를 감소시킬 수 있어 집적도를 향상시킬 수 있다.
이에 반하여, 셀영역 내에 형성된 배선의 일측 끝단에 전기적으로 연결되게 형성되어 이 후에 형성되는 배선과 접촉되는 접촉부는 배선의 선폭보다 크게 형성되어야 한다. 이는 접촉부 상에 형성되는 접촉구가 노광 공정의 한계에 의해 최소 크기가 배선의 선폭보다 크기 때문에 중첩 마진을 고려하여야 한다. 또한, 주변영역에 형성되는 구동 트랜지스터는 집적도의 향상보다는 소자의 특성이 중요하므로 배선의 선폭을 셀영역 내의 배선의 선폭보다 크게 형성하여야 한다.
그러나 상술한 종래의 측벽을 이용한 반도체장치의 배선 형성 방법은 셀영역 내의 배선의 선폭 뿐만 아니라 접촉부와 주변영역 내의 배선의 선폭도 좁게 형성하는 문제점이 있었다.
따라서 본 발명의 목적은 셀영역 내의 배선의 선폭을 좁게 하면서 접촉부와 주변영역 내의 배선의 선폭을 크게 형성할 수 있는 반도체장치의 배선 형성 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 배선 형성 방법은 셀영역과 주변영역을 포함하는 기판 상에 절연막, 배선층 및 희생층을 순차적으로 형성하는 공정과, 상기 희생층을 상기 셀영역의 소정 부분에만 남도록 패터닝하고 상기 패터닝된 희생층의 측면에 측벽을 형성하는 공정과, 상기 패터닝된 희생층을 제거하고 셀영역 내의 상기 측벽의 일측 또는 타측 끝의 소정 부분과 상기 주변영역 내의 소정 부분을 덮는 패터닝된 감광막을 형성하는 공정과, 상기 측벽 및 상기 감광막을 마스크로 사용하여 배선층을 패터닝하여 상기 셀영역 내에 제1배선 및 접촉부와 상기 주변영역 내에 제2배선을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제1도는 본 발명에 따라 형성된 반도체장치의 평면도.
제2a도 내지 제2d도는 제1도를 X-X선을 따라 본 발명에 따른 반도체장치의 배선 형성 방법을 도시하는 공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 기판 13 : 절연막
15 : 배선층 17 : 희생층
19 : 측벽 21 : 감광막
23 : 제1배선 25 : 접촉부
27 : 제2배선 CA : 셀영역
PA : 주변영역
제1도는 본 발명에 따라 형성된 반도체장치의 평면도이다.
반도체장치는 셀영역(CA)과 주변영역(PA)을 갖는 기판(11)상에 절연막(13)이 형성된다. 상기에서 기판(11)은 불순물이 도핑된 확산영역(도시되지 않음)이 형성된 반도체기판이거나, 또는 하부의 다른 배선일 수도 있다. 절연막(13)상의 셀영역(CA)에 제1배선(23)과 접촉부(25)가 형성되고 주변영역(PA)에 제2배선 (27)이 형성된다.
제1배선(23)은 절연막(13)상의 셀영역(CA)에 다수 개가 형성된다. 접촉부(25)는 절연막(13)상의 셀영역(CA)에 제1배선(23)의 일측 또는 타측에 연결되게 형성된다. 즉, 접촉부(25)는 제1배선(23)의 홀수 번째의 일측과 연결되게 형성되고, 짝수 번째의 타측과 연결되게 형성된다. 접촉부(25)는 제1배선(23)의 선폭과 무관하게 큰 선폭을 갖도록 형성된다.
제2배선(27)은 절연막(13)상의 주변영역(PA)에 형성된다. 제2배선(27)도 제1배선(23)의 선폭과 무관하게 큰 선폭을 갖도록 형성된다.
제2a도 내지 제2d도는 제1도를 X-X선을 따라 본 발명에 따른 반도체장치의 배선 형성 방법을 도시하는 공정도이다.
제2a도를 참조하면, 셀영역(CA)과 주변영역(PA)을 갖는 기판(11)상에 절연막(13)을 형성한다. 상기에서, 기판(11)은 불순물이 도핑된 확산영역(도시되지 않음)이 형성된 반도체기판이거나 또는 하부의 다른 배선일 수도 있다. 그리고, 절연막(13)을 산화실리콘, 질화실리콘, BPSG(Boro Phorpho Silicate Glass), USG(Undoped Vapor Glass) 또는 SOG(Spin On Glass)등으로 형성한다.
절연막(13)상에 다결정실리콘 또는 알루미늄 등의 도전성금속을 화학기상증착(Chemical Vapor Deposition : 이하 CVD라 칭함) 방법으로 증착하거나, 또는 실리사이드로 배선층(15)을 형성한다. 그리고 배선층(15)상에 산화실리콘 또는 질화실리콘 등을 CVD방법으로 증착하여 희생층(17)을 형성한다.
제2b도를 참조하면, 희생층(17)을 셀영역(CA)의 소정 부분에만 남도록 포토리쏘그래피 방법으로 패터닝한다. 그리고 배선층(15)상에 희생층(17)을 덮도록 절연막(13) 및 희생층(17)을 형성하는 물질과 식각선택비가 다른 물질을 증착한 후 반응성이온식각(Reactive Ion Etching : 이하 RIE라 칭함) 등의 방법으로 에치백하여 희생층(17)의 측면에 측벽(19)을 형성한다. 즉 절연막(13) 및 희생층(17)을 산화실리콘으로 형성하면 측벽(19)을 질화실리콘으로 형성하고, 질화실리콘으로 형성하면 산화실리콘으로 형성한다. 도시되지 않았지만 측벽(19)은 희생층(17)의 4개의 측면 모두에 연결되게 형성되어 4각형을 이룬다.
제2c도를 참조하면, 패터닝된 희생층(17)을 습식식각 방법으로 제거한다. 이때, 측벽(19)은 희생층(17)과 식각선택비가 다르므로 측벽(19)은 손상되지 않고 희생층(17)만 제거된다. 그리고 4각형을 이루는 측벽(19)을 일측 및 타측의 소정 부분을 포토리쏘그래피 방법으로 제거하여 2개의 띠 형태로 분리한다.
배선층(15)상에 감광막(21)을 도포한 후 노광 및 현상하여 셀영역(CA) 내의 띠 형태의 측벽(19)의 일측 또는 타측 끝의 소정 부분과 주변영역(PA) 내의 소정 부분을 덮도록 패터닝한다. 이때, 감광막(21)은 측벽(19)의 일측 또는 타측 끝의 소정 부분에는 측벽(19)의 두께보다 넓을 폭을 4각형태를 가지며, 주변영역(PA)내에는 측벽(19)의 두께보다 넓은 폭을 갖는 띠 형태를 갖도록 패터닝된다.
제2d도를 참조하면, 측벽(19) 및 감광막(21)을 마스크로 사용하여 배선층(15)을 패터닝하여 셀영역(CA) 내에 제1배선(23)과 접촉부(25)를 형성하고 주변영역(PA) 내에 제2배선(27)을 형성한다. 상기에서 제1배선(23)과 접촉부(25)는 서로 연결되게 형성되는 데, 접촉부(25)의 폭이 제1배선(23)의 선폭보다 크다. 또한 주변영역(PA) 내에 제2배선(27)의 선폭도 제1배선(23)의 선폭보다 크게 형성된다.
감광막(21)과 측벽(19)을 순차적으로 제거한다. 상기에서 절연막(13)은 측벽(19)과 식각선택비가 서로 다르므로 측벽(19) 제거시 제거 또는 손상되지 않는다.
상술한 바와 같이 본 발명에 따른 반도체장치의 배선 형성 방법은 측벽을 이용하여 배선층을 패터닝하여 셀영역(CA) 내에 제1배선을 형성할 때 측벽의 일측 또는 타측 끝의 소정 부분과 주변영역(PA) 내의 소정 부분을 감광막 패턴으로 덮은 상태에서 배선층을 패터닝하여 제1배선 보다 넓은 선폭을 갖는 접촉구 및 제2배선을 동시에 형성한다.
따라서 본 발명은 셀영역 내의 제1배선의 선폭을 좁게 하여 집적도를 향상시키면서 접촉부와 주변영역 내의 배선의 선폭을 크게 형성하여 소자 특성을 향상시킬 수 있는 잇점이 있다.
Claims (6)
- 셀영역과 주변영역을 포함하는 기판 상에 절연막, 배선층 및 희생층을 순차적으로 형성하는 공정과, 상기 희생층을 상기 셀영역의 소정 부분에만 남도록 패터닝하고 상기 패터닝된 희생층의 측면에 측벽을 형성하는 공정과, 상기 패터닝된 희생층을 제거하고 셀영역 내의 상기 측벽의 일측 또는 타측 끝의 소정 부분과 주변영역 내의 소정 부분을 덮는 패터닝된 감광막을 형성하는 공정과, 상기 측벽 및 상기 감광막을 마스크로 사용하여 배선층을 패터닝하여 상기 셀영역 내에 제1배선 및 접촉부와 상기 주변영역 내에 제2배선을 형성하는 공정을 구비하는 반도체장치의 배선 형성 방법.
- 청구항 1에 있어서, 상기 절연막을 산화실리콘, 질화실리콘, BPSG(Boro Phorpho Silicate Glass) USG(Undoped Silicate Glass) 또는 SOG(Spin On Glass)로 형성하는 반도체장치의 배선 형성 방법.
- 청구항 1에 있어서, 상기 희생층을 산화실리콘 또는 질화실리콘으로 형성하는 반도체장치의 배선 형성 방법.
- 청구항 1에 있어서, 상기 측벽을 상기 절연막 및 상기 희생층을 형성하는 물질과 식각선택비가 다른 물질로 형성하는 반도체장치의 배선 형성 방법.
- 청구항 1에 있어서, 상기 감광막을 상기 측벽보다 넓은 폭을 갖도록 형성하는 반도체장치의 배선 형성 방법.
- 청구항 1에 있어서, 상기 셀영역 내에 제1배선 및 접촉부와 상기 주변영역 내에 제2배선을 형성하는 공정 후에 상기 측벽 및 상기 패터닝된 감광막을 제거하는 공정을 더 구비하는 반도체장치의 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970024757A KR100231134B1 (ko) | 1997-06-14 | 1997-06-14 | 반도체장치의 배선 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970024757A KR100231134B1 (ko) | 1997-06-14 | 1997-06-14 | 반도체장치의 배선 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990001440A KR19990001440A (ko) | 1999-01-15 |
| KR100231134B1 true KR100231134B1 (ko) | 1999-11-15 |
Family
ID=19509613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970024757A KR100231134B1 (ko) | 1997-06-14 | 1997-06-14 | 반도체장치의 배선 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100231134B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8623772B2 (en) | 2009-01-22 | 2014-01-07 | SK Hynix Inc. | Method of forming patterns of semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1997
- 1997-06-14 KR KR1019970024757A patent/KR100231134B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
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| KR19990001440A (ko) | 1999-01-15 |
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