KR20010059464A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 텅스텐(W)층을 피에스지(Phospho Silicate Glass:PSG)를 사용하여 패터닝(Patterning)하고 선택적 텅스텐층 형성법을 사용하여 텅스텐 게이트 전극을 형성하기 위한 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은 텅스텐층을 패터닝하여 식각하는 대신 PSG층을 사용하여 패터닝하고 선택적 텅스텐층 형성법을 사용하므로, 다결정 실리콘층과 텅스텐층의 적층 구조의 게이트 전극을 형성하여 텅스텐 실리사이드층 구조의 게이트 전극보다 게이트 전극의 저항이 작아 소자의 특성을 향상시키는 특징이 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 텅스텐 게이트 전극을 형성하여 소자의 동작 속도를 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
종래 기술에 따른 반도체 소자의 제조 방법은 도 1a에서와 같이, 반도체 기판(11)상에 게이트 산화막(12), 다결정 실리콘층(13) 및 텅스텐 실리사이드층(14)을 순차적으로 형성한다.
그리고, 상기 텅스텐 실리사이드층(14)상에 감광막(15)을 도포하고, 상기 감광막(15)을 다수 개의 게이트 전극들이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
도 1b에서와 같이, 상기 선택적으로 노광 및 현상된 감광막(15)을 마스크로 상기 텅스텐 실리사이드층(14), 다결정 실리콘층(13) 및 게이트 산화막(12)을 선택적으로 식각하여 상기 다결정 실리콘층(13)텅스텐 실리사이드층(14)의 적층 구조의 게이트 전극(16)을 형성한다.
도 1c에서와 같이, 상기 감광막(15)을 제거하고, 전면에 질화막을 형성한 후 에치 백하여 상기 각 게이트 전극(16) 양측의 상기 반도체 기판(11)상에 질화막 측벽(17)을 형성한다.
그러나 종래의 반도체 소자의 제조 방법은 다음과 같은 이유에 의해 소자의 동작 속도를 감소시키는 문제점이 있었다.
첫째, 다결정 실리콘층과 텅스텐 실리사이드층의 적층 구조의 게이트 전극을형성하므로 0.13㎛ 이상의 소자에 있어서 텅스텐 실리사이드층에 의한 저항이 크다.
둘째, 게이트 전극의 저항을 줄이기 위하여 다결정 실리콘층과 텅스텐층의 적층 구조의 텅스텐 게이트 전극 형성시, 상기 다결정 실리콘층과 텅스텐층을 적층한 상태에서 상기 게이트 전극 양측에 상기 텅스텐층을 산화시키지 않으면서 다결정 실리콘층만을 산화시켜 측벽을 형성하지 못한다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 텅스텐층을 피에스지(Phospho Silicate Glass:PSG)를 사용하여 패터닝하고 선택적 텅스텐층 형성법을 사용하여 텅스텐 게이트 전극을 형성하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 중 게이트 전극의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자 중 게이트 전극의 제조 방법을 나타낸 공정 단면도
<도면의 주요부분에 대한 부호의 설명>
31: 반도체 기판 32: 게이트 산화막
33: 제 1 다결정 실리콘층 34: PSG층
35: 제 1 감광막 36: 제 1 질화막 측벽
37: 제 2 다결정 실리콘층 38: 제 2 질화막
39: 제 2 감광막 40: 텅스텐층
41: 게이트 전극
본 발명의 반도체 소자의 제조 방법은 기판상에 게이트 절연막, 제 1 도전층 및 제 2 절연막을 순차적으로 형성하는 단계, 상기 제 2 절연막, 제 1 도전층 및 게이트 절연막을 다수 개의 게이트 전극들이 형성될 부위에만 남도록 선택 식각하고 그 각각의 식각 구조물 양측의 상기 기판상에 상기 제 2 절연막과 식각 선택비를 갖는 제 3 절연막 측벽을 형성하는 단계, 상기 기판상의 제 3 절연막 측벽 사이에 제 2 도전층을 형성하는 단계, 상기 제 3 절연막 측벽을 포함한 제 2 도전층상에 상기 제 2 절연막과 식각 선택비를 갖는 제 4 절연막을 형성하는 단계, 상기 제 4 절연막을 마스크로 상기 제 2 절연막을 제거하여 상기 제 1 도전층을 노출시키는 단계 및 상기 제 1 도전층상에 금속층을 선택적으로 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자 중 게이트 전극의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 도 2a에서와 같이, 반도체 기판(31)상에 게이트 산화막(32), 제 1 다결정 실리콘층(33) 및 1000 ∼ 2000Å 두께의 PSG층(34)을 순차적으로 형성한다.
그리고, 상기 PSG층(34)상에 제 1 감광막(35)을 도포하고, 상기 제 1 감광막(35)을 다수 개의 게이트 전극들이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
도 2b에서와 같이, 상기 선택적으로 노광 및 현상된 제 1 감광막(35)을 마스크로 상기 PSG층(34), 제 1 다결정 실리콘층(33) 및 게이트 산화막(32)을 선택적으로 식각한다.
도 2c에서와 같이, 상기 제 1 감광막(35)을 제거하고, 전면에 제 1 질화막을 형성한 후 에치 백하여 상기 게이트 산화막(32), 제 1 다결정 실리콘층(33) 및 PSG층(34)의 적층 구조인 각각의 식각 구조물 양측의 상기 반도체 기판(31)상에 제 1 질화막 측벽(36)을 형성한다.
여기서, 상기 제 1 질화막 대신 USG층으로 형성할 수 있다.
그리고, 상기 제 1 질화막 측벽(36)을 포함한 전면에 제 2 다결정실리콘층(37)을 형성하고, 상기 제 2 다결정 실리콘층(37)을 CMP 공정으로 평탄화하여 상기 PSG층(34)을 노출시키면서 상기 반도체 기판(31)상의 제 1 질화막 측벽(36) 사이의 공간을 매립한다.
도 2d에서와 같이, 평탄화된 전면에 2000 ∼ 4000Å 두께의 제 2 질화막(38)을 형성하고 그 상에 제 2 감광막(39)을 도포한다.
여기서, 상기 제 2 질화막(38)을 600℃ 이하 온도하에 형성한다.
그리고, 상기 제 2 감광막(39)을 상기 제 1 질화막 측벽(36)을 포함한 제 2 다결정 실리콘층(37) 상측 부위에만 남도록 선택적으로 노광 및 현상한다.
도 2e에서와 같이, 상기 선택적으로 노광 및 현상된 제 2 감광막(39)을 마스크로 상기 PSG층(34)을 습식 식각으로 제거하여 상기 제 1 다결정 실리콘층(33)을 노출시킨 후, 상기 제 2 감광막(39)을 제거한다.
도 2f에서와 같이, 상기 노출된 제 1 다결정 실리콘층(33)상의 제 1 질화막 측벽(36) 사이에 1000 ∼ 2000Å 두께의 텅스텐층(40)을 형성하여 상기 제 1 다결정 실리콘층(33)과 텅스텐층(40)의 적층 구조의 게이트 전극(41)을 형성한다.
여기서, 상기 텅스텐층(40)을 300℃ 이상 온도하에 WF6의 환원기체로 H2를 사용하여 형성한다.
본 발명의 반도체 소자의 제조 방법은 텅스텐층을 패터닝하여 식각하는 대신 PSG층을 사용하여 패터닝하고 선택적 텅스텐층 형성법을 사용하므로, 다결정 실리콘층과 텅스텐층의 적층 구조의 게이트 전극을 형성하여 텅스텐 실리사이드층 구조의 게이트 전극보다 게이트 전극의 저항이 작아 소자의 특성을 향상시키는 효과가 있다.
Claims (5)
- 기판상에 게이트 절연막, 제 1 도전층 및 제 2 절연막을 순차적으로 형성하는 단계;상기 제 2 절연막, 제 1 도전층 및 게이트 절연막을 다수 개의 게이트 전극들이 형성될 부위에만 남도록 선택 식각하고 그 각각의 식각 구조물 양측의 상기 기판상에 상기 제 2 절연막과 식각 선택비를 갖는 제 3 절연막 측벽을 형성하는 단계;상기 기판상의 제 3 절연막 측벽 사이에 제 2 도전층을 형성하는 단계;상기 제 3 절연막 측벽을 포함한 제 2 도전층상에 상기 제 2 절연막과 식각 선택비를 갖는 제 4 절연막을 형성하는 단계;상기 제 4 절연막을 마스크로 상기 제 2 절연막을 제거하여 상기 제 1 도전층을 노출시키는 단계;상기 제 1 도전층상에 금속층을 선택적으로 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 절연막을 1000 ∼ 2000Å 두께의 PSG층으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 3 절연막을 USG 또는 질화막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 4 절연막을 600℃ 이하 온도하에 2000 ∼ 4000Å 두께의 질화막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속층을 300℃ 이상 온도하에 WF6의 환원기체로 H2를 사용하여 1000 ∼ 2000Å 두께의 텅스텐으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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|---|---|---|---|---|
| US9502532B2 (en) | 2014-07-21 | 2016-11-22 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices |
-
1999
- 1999-12-30 KR KR1019990066969A patent/KR20010059464A/ko not_active Application Discontinuation
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