JPH1050631A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1050631A JPH1050631A JP20070496A JP20070496A JPH1050631A JP H1050631 A JPH1050631 A JP H1050631A JP 20070496 A JP20070496 A JP 20070496A JP 20070496 A JP20070496 A JP 20070496A JP H1050631 A JPH1050631 A JP H1050631A
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- silicon
- silicon nitride
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Abstract
(57)【要約】
【課題】ＭＯＳＦＥＴのゲート電極と自己整合するコン
タクト孔を再現性よく形成し、ホットキャリアによる劣
化，寄生容量による動作速度の低下を抑制する。 【解決手段】ゲート酸化膜上にシリコン膜３，高融点金
属シリサイド膜４，酸化シリコン膜５Ａ，窒化シリコン
膜６を堆積し、シリコン膜３を残して第１次パターニン
グを行ない、熱酸化膜（７）を形成し、窒化シリコン膜
のスペーサ８Ｂを形成し、シリコン膜３をパターニング
し、熱酸化を行ない、層間絶縁膜を堆積し、コンタクト
孔を設ける。
タクト孔を再現性よく形成し、ホットキャリアによる劣
化，寄生容量による動作速度の低下を抑制する。 【解決手段】ゲート酸化膜上にシリコン膜３，高融点金
属シリサイド膜４，酸化シリコン膜５Ａ，窒化シリコン
膜６を堆積し、シリコン膜３を残して第１次パターニン
グを行ない、熱酸化膜（７）を形成し、窒化シリコン膜
のスペーサ８Ｂを形成し、シリコン膜３をパターニング
し、熱酸化を行ない、層間絶縁膜を堆積し、コンタクト
孔を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＭＯＳＦＥＴを有する半導体集積回路の
コンタクト形成にかかわる製造方法に関する。
法に関し、特にＭＯＳＦＥＴを有する半導体集積回路の
コンタクト形成にかかわる製造方法に関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＭＯＳＦＥＴ）
の微細化とともに配線層との接続のためのコンタクト孔
も微細化される。ＭＯＳＦＥＴとコンタクト孔を自己整
合的に形成するための従来の製造方法の例としてシンポ
ジウム・オン・ブイエルエスアイ・テクノロジー，ダイ
ジェスト・オブ・テクニカル・ペーパース（Ｓｙｍｐｏ
ｓｉｕｍ Ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，Ｄ
ｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
ｓ）誌、１９８７年、第９３頁〜第９４頁にシリコンゲ
ート電極ＭＯＳＦＥＴの自己整合コンタクト形成方法が
記載されているが、図４（ａ）に示すようにゲート電極
を形成する多結晶シリコン膜３ａの周囲を酸化シリコン
膜５ａと厚さ２００ｎｍの酸化シリコンでなる絶縁性ス
ペーサ１６で囲む。次に、図４（ｂ）に示すように、厚
さ５０ｎｍの酸化シリコン膜１７、厚さ８０ｎｍの窒化
シリコン膜（エッチング阻止膜１８）、厚さ２００ｎｍ
の層間絶縁膜１１を化学気相成長法（ＣＶＤ）で堆積し
た後フォトレジスト膜１９をマスクに層間絶縁膜１１を
エッチング除去する。この時層間絶縁膜１１と窒化シリ
コン膜のエッチング速度の差（選択比）を利用しエッチ
ング阻止膜１８は残す。次に、エッチング阻止膜１８と
酸化シリコン膜１７を順次にエッチング除去することに
より図４（ｃ）に示すようにコンタクト孔１２を開孔し
ていた。
の微細化とともに配線層との接続のためのコンタクト孔
も微細化される。ＭＯＳＦＥＴとコンタクト孔を自己整
合的に形成するための従来の製造方法の例としてシンポ
ジウム・オン・ブイエルエスアイ・テクノロジー，ダイ
ジェスト・オブ・テクニカル・ペーパース（Ｓｙｍｐｏ
ｓｉｕｍ Ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，Ｄ
ｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
ｓ）誌、１９８７年、第９３頁〜第９４頁にシリコンゲ
ート電極ＭＯＳＦＥＴの自己整合コンタクト形成方法が
記載されているが、図４（ａ）に示すようにゲート電極
を形成する多結晶シリコン膜３ａの周囲を酸化シリコン
膜５ａと厚さ２００ｎｍの酸化シリコンでなる絶縁性ス
ペーサ１６で囲む。次に、図４（ｂ）に示すように、厚
さ５０ｎｍの酸化シリコン膜１７、厚さ８０ｎｍの窒化
シリコン膜（エッチング阻止膜１８）、厚さ２００ｎｍ
の層間絶縁膜１１を化学気相成長法（ＣＶＤ）で堆積し
た後フォトレジスト膜１９をマスクに層間絶縁膜１１を
エッチング除去する。この時層間絶縁膜１１と窒化シリ
コン膜のエッチング速度の差（選択比）を利用しエッチ
ング阻止膜１８は残す。次に、エッチング阻止膜１８と
酸化シリコン膜１７を順次にエッチング除去することに
より図４（ｃ）に示すようにコンタクト孔１２を開孔し
ていた。
【０００３】従来のＭＯＳＦＥＴの構造でゲート電極の
側面に窒化シリコン膜を形成する例が１９８９年（平成
元年）、春季、第３６回応用物理学界予稿集、第２分
冊、第７０７頁 ２ａ−ＺＨ−９に記載されている。図
５（ａ）に示すように、酸化シリコン膜２０を介して窒
化シリコン膜でなる絶縁性スペーサ８を設ける方法と図
５（ｂ）に示すようにゲート電極を形成するシリコン膜
３Ａａ及びシリコン基板表面に直接窒化シリコン膜でな
る絶縁性スペーサ８Ａを設ける方法があった。
側面に窒化シリコン膜を形成する例が１９８９年（平成
元年）、春季、第３６回応用物理学界予稿集、第２分
冊、第７０７頁 ２ａ−ＺＨ−９に記載されている。図
５（ａ）に示すように、酸化シリコン膜２０を介して窒
化シリコン膜でなる絶縁性スペーサ８を設ける方法と図
５（ｂ）に示すようにゲート電極を形成するシリコン膜
３Ａａ及びシリコン基板表面に直接窒化シリコン膜でな
る絶縁性スペーサ８Ａを設ける方法があった。
【０００４】
【発明が解決しようとする課題】前述の図４を参照して
説明した自己整合コンタクト形成方法ではコンタクト孔
形成部分とゲート電極とは絶縁性スペーサにより絶縁さ
れるが、ゲート電極の間の距離を短くすると酸化シリコ
ン膜１７とエッチング阻止膜１８を堆積した時コンタク
ト孔形成部分が窒化シリコン膜で埋まってしまうのでコ
ンタクト孔形成のためのエッチング阻止膜である窒化シ
リコンのエッチングが困難になるという問題点があっ
た。
説明した自己整合コンタクト形成方法ではコンタクト孔
形成部分とゲート電極とは絶縁性スペーサにより絶縁さ
れるが、ゲート電極の間の距離を短くすると酸化シリコ
ン膜１７とエッチング阻止膜１８を堆積した時コンタク
ト孔形成部分が窒化シリコン膜で埋まってしまうのでコ
ンタクト孔形成のためのエッチング阻止膜である窒化シ
リコンのエッチングが困難になるという問題点があっ
た。
【０００５】また、図５（ａ）を参照して説明したよう
に、ゲート電極の側壁部分を酸化シリコン膜の代りに窒
化シリコン膜を層間絶縁膜をエッチングするときのエッ
チング阻止層として用い、コンタクト孔形成部分とゲー
ト電極を窒化シリコンで絶縁することで前述の問題点を
解決しようとするとホットキャリア効果によるＭＯＳＦ
ＥＴの劣化が大きいという問題が生ずる。
に、ゲート電極の側壁部分を酸化シリコン膜の代りに窒
化シリコン膜を層間絶縁膜をエッチングするときのエッ
チング阻止層として用い、コンタクト孔形成部分とゲー
ト電極を窒化シリコンで絶縁することで前述の問題点を
解決しようとするとホットキャリア効果によるＭＯＳＦ
ＥＴの劣化が大きいという問題が生ずる。
【０００６】自己整合コンタクトを形成する目的ではな
いが、ポリサイドゲート電極の形成方法において高融点
金属シリサイドの上部及び側壁部を絶縁膜で囲う方法が
ある。例えば、特開昭６１−２４５５５２号公報に記載
された方法は図６（ａ）に示すようにＳｉＯ2 などの絶
縁膜２２をモリブデンシリサイドなどの高融点金属シリ
サイド膜２１上に形成してこの２層膜のパターニングを
行う。次に図６（ｂ）に示すように側面部分にＳｉＯ2
などの絶縁性スペーサ２３を形成した後図６（ｃ）に示
すように多結晶シリコン膜３とゲート酸化膜２を選択的
に除去している。
いが、ポリサイドゲート電極の形成方法において高融点
金属シリサイドの上部及び側壁部を絶縁膜で囲う方法が
ある。例えば、特開昭６１−２４５５５２号公報に記載
された方法は図６（ａ）に示すようにＳｉＯ2 などの絶
縁膜２２をモリブデンシリサイドなどの高融点金属シリ
サイド膜２１上に形成してこの２層膜のパターニングを
行う。次に図６（ｂ）に示すように側面部分にＳｉＯ2
などの絶縁性スペーサ２３を形成した後図６（ｃ）に示
すように多結晶シリコン膜３とゲート酸化膜２を選択的
に除去している。
【０００７】絶縁膜２２と絶縁性スペーサ２３を窒化シ
リコン膜にした方法が特開平７−１８３５１３号公報に
記載されている。図７（ａ）に示すように窒化シリコン
膜２４を高融点金属シリサイド膜２１上を形成してこの
２層膜の選択的エッチングによりゲート電極のパターニ
ングを行う。次に図７（ｂ）に示すように側壁に窒化シ
リコン膜でなる絶縁性スペーサ２５を形成した後図７
（ｃ）に示すように窒化シリコン膜２４，２５をマスク
に多結晶シリコン膜３のエッチングを行う。その次に熱
処理（熱酸化）を行い、図７（ｄ）に示すように側壁酸
化膜２６を形成する。
リコン膜にした方法が特開平７−１８３５１３号公報に
記載されている。図７（ａ）に示すように窒化シリコン
膜２４を高融点金属シリサイド膜２１上を形成してこの
２層膜の選択的エッチングによりゲート電極のパターニ
ングを行う。次に図７（ｂ）に示すように側壁に窒化シ
リコン膜でなる絶縁性スペーサ２５を形成した後図７
（ｃ）に示すように窒化シリコン膜２４，２５をマスク
に多結晶シリコン膜３のエッチングを行う。その次に熱
処理（熱酸化）を行い、図７（ｄ）に示すように側壁酸
化膜２６を形成する。
【０００８】従って、図７（ｄ）の状態から層間絶縁膜
を堆積し窒化シリコン膜２４と２５をコンタクト孔形成
のための層間絶縁膜エッチング時のエッチング阻止膜と
して用いることにより自己整合コンタンクトが形成で
き、コンタクト孔部分とゲート電極の多結晶シリコン膜
との絶縁は側壁酸化膜２６によってなされる。また窒化
シリコン膜とシリコン基板とが直接接していないのでホ
ットキャリア効果によるＭＯＳＦＥＴの劣化も抑制でき
る。
を堆積し窒化シリコン膜２４と２５をコンタクト孔形成
のための層間絶縁膜エッチング時のエッチング阻止膜と
して用いることにより自己整合コンタンクトが形成で
き、コンタクト孔部分とゲート電極の多結晶シリコン膜
との絶縁は側壁酸化膜２６によってなされる。また窒化
シリコン膜とシリコン基板とが直接接していないのでホ
ットキャリア効果によるＭＯＳＦＥＴの劣化も抑制でき
る。
【０００９】しかし、窒化シリコン膜（Ｓｉ3 Ｎ4 ）の
比誘電率（６〜７程度）は酸化シリコン膜の比誘電率
（３．７〜３．９程度）に比べ大きいのでゲート電極の
寄生容量が大きくなり、ＭＯＳＦＥＴの動作速度が遅く
なるという欠点がある。
比誘電率（６〜７程度）は酸化シリコン膜の比誘電率
（３．７〜３．９程度）に比べ大きいのでゲート電極の
寄生容量が大きくなり、ＭＯＳＦＥＴの動作速度が遅く
なるという欠点がある。
【００１０】従って、本発明の目的は、ホットキャリア
による特性の劣化及びゲート電極の寄生容量による動作
速度の低下を抑制でき、再現性よく自己整合コンタクト
を形成できる半導体装置の製造方法を提供することにあ
る。
による特性の劣化及びゲート電極の寄生容量による動作
速度の低下を抑制でき、再現性よく自己整合コンタクト
を形成できる半導体装置の製造方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の表面にゲート絶縁膜を形成し、
シリコン膜、高融点金属若しくはそのシリサイド膜、酸
化シリコン膜及び第１の窒化シリコン膜を順次に堆積す
る工程と、前記第１の窒化シリコン膜、酸化シリコン膜
及び高融点金属若しくはそのシリサイド膜をパターニン
グして前記シリコン膜を選択的に露出させ、熱酸化を行
なって前記露出したシリコン膜の表面及び高融点金属若
しくはそのシリサイド膜パターンの側面に第１の絶縁膜
を形成し、第２の窒化シリコン膜を全面に堆積し異方性
エッチングを行ない前記第１の窒化シリコン膜パターン
の側面及び高融点金属若しくはそのシリサイド膜パター
ン側面の第１の絶縁膜表面に絶縁性スペーサを形成し、
前記絶縁性スペーサと自己整合的に前記シリコン膜をエ
ッチングしてパターニングし、熱酸化を行なって前記シ
リコン膜パターンの側面に第２の絶縁膜を形成すること
によりゲート電極を形成する工程と、層間絶縁膜を堆積
し、窒化シリコンに対して選択性のあるエッチングを行
なって前記ゲート電極と自己整合するコンタクト孔を設
ける工程とを有するというものである。
造方法は、半導体基板の表面にゲート絶縁膜を形成し、
シリコン膜、高融点金属若しくはそのシリサイド膜、酸
化シリコン膜及び第１の窒化シリコン膜を順次に堆積す
る工程と、前記第１の窒化シリコン膜、酸化シリコン膜
及び高融点金属若しくはそのシリサイド膜をパターニン
グして前記シリコン膜を選択的に露出させ、熱酸化を行
なって前記露出したシリコン膜の表面及び高融点金属若
しくはそのシリサイド膜パターンの側面に第１の絶縁膜
を形成し、第２の窒化シリコン膜を全面に堆積し異方性
エッチングを行ない前記第１の窒化シリコン膜パターン
の側面及び高融点金属若しくはそのシリサイド膜パター
ン側面の第１の絶縁膜表面に絶縁性スペーサを形成し、
前記絶縁性スペーサと自己整合的に前記シリコン膜をエ
ッチングしてパターニングし、熱酸化を行なって前記シ
リコン膜パターンの側面に第２の絶縁膜を形成すること
によりゲート電極を形成する工程と、層間絶縁膜を堆積
し、窒化シリコンに対して選択性のあるエッチングを行
なって前記ゲート電極と自己整合するコンタクト孔を設
ける工程とを有するというものである。
【００１２】この場合、酸化シリコン膜及び第１の窒化
シリコン膜の２層膜の代りに、厚さ方向にＳｉＯ2 から
Ｓｉ3 Ｎ4 へと組成が変化するＳｉＯx Ｎy 膜（０≦
ｘ，ｙ≦２）を形成してもよい。
シリコン膜の２層膜の代りに、厚さ方向にＳｉＯ2 から
Ｓｉ3 Ｎ4 へと組成が変化するＳｉＯx Ｎy 膜（０≦
ｘ，ｙ≦２）を形成してもよい。
【００１３】ゲート電極上方の窒化シリコン膜と絶縁性
スペーサとが、層間絶縁膜をエッチングするときのエッ
チング阻止膜となり、ゲート電極と自己整合的にコンタ
クト孔を形成できる。又、ゲート電極は窒化シリコン膜
より誘電率の低い酸化シリコン膜を主とする膜で囲うこ
とができる。
スペーサとが、層間絶縁膜をエッチングするときのエッ
チング阻止膜となり、ゲート電極と自己整合的にコンタ
クト孔を形成できる。又、ゲート電極は窒化シリコン膜
より誘電率の低い酸化シリコン膜を主とする膜で囲うこ
とができる。
【００１４】
【発明の実施の形態】本発明の第１の実施の形態につい
て図１，２を参照して説明する。まず、図１（ａ）に示
すようにＰ型シリコン半導体基板１の表面に厚さ８〜１
５ｎｍのゲート酸化膜２を形成し、ＣＶＤ法により厚さ
２０〜１５０ｎｍのリンを添加した多結晶もしくは非晶
質のシリコン膜３を形成し、ＣＶＤ法またはスパッタ法
により厚さ１００〜３００ｎｍのＷＳｉx （２≦ｘ≦
３）膜４を形成し、ＣＶＤ法により厚さ１０〜５０ｎｍ
の酸化シリコン膜５Ａを形成し、ＣＶＤ法により厚さ３
０〜１００ｎｍの窒化シリコン膜６を形成する。次にフ
ォトリソグラフィ技術と異方性ドライエッチングによ
り、図１（ｂ）のように窒化シリコン膜６と酸化シリコ
ン膜５ＡとＷＳｉx 膜４を選択的にエッチングしてゲー
ト電極を形成するための第１次パターニングを行う。続
いて８００〜９００℃の酸素雰囲気中で熱酸化し図１
（ｃ）に示すように厚さ１０〜２０ｎｍの第１の絶縁膜
７を形成する。次にＣＶＤ法により厚さ５０〜１５０ｎ
ｍの窒化シリコン膜を堆積した後異方性ドライエッチン
グにより窒化シリコン膜でなる図１（ｄ）に示すように
絶縁性スペーサ８Ｂを形成し、シリコン膜３上の第１の
絶縁膜７とシリコン膜３を選択的にエッチングしてゲー
ト電極を形成するための第２次パターニングを行う。続
いて８００〜９５０℃でパイロジェニック酸化法による
加湿酸化を行ない図２（ａ）に示すように厚さ３０〜１
００ｎｍの第２の絶縁膜９を形成する。続いてリンイオ
ンをエネルギー３０〜５０ｋｅＶ、ドーズ量１×１０13
〜１×１０16ｃｍ-2の条件で注入する。Ｎ+ 型ソース・
ドレイン領域１０を形成するためである。次に図２
（ｂ）に示すようにＢＰＳＧからなる層間絶縁膜１１を
堆積する。次にフォトリソグラフィ技術と例えばＣＨＦ
3 ガスを使用した異方性ドライエッチングにより、図２
（ｃ）に示すように窒化シリコン膜６ａと絶縁性スペー
サ８Ｂに対して選択的に層間絶縁膜１１をエッチングし
てコンタクト孔１２をゲート電極と自己整合的に形成す
る。次にリンを添加した多結晶シリコン膜やタングステ
ン膜などを堆積しパターニングして、図２（ｄ）に示す
ように、配線層１３を形成する。
て図１，２を参照して説明する。まず、図１（ａ）に示
すようにＰ型シリコン半導体基板１の表面に厚さ８〜１
５ｎｍのゲート酸化膜２を形成し、ＣＶＤ法により厚さ
２０〜１５０ｎｍのリンを添加した多結晶もしくは非晶
質のシリコン膜３を形成し、ＣＶＤ法またはスパッタ法
により厚さ１００〜３００ｎｍのＷＳｉx （２≦ｘ≦
３）膜４を形成し、ＣＶＤ法により厚さ１０〜５０ｎｍ
の酸化シリコン膜５Ａを形成し、ＣＶＤ法により厚さ３
０〜１００ｎｍの窒化シリコン膜６を形成する。次にフ
ォトリソグラフィ技術と異方性ドライエッチングによ
り、図１（ｂ）のように窒化シリコン膜６と酸化シリコ
ン膜５ＡとＷＳｉx 膜４を選択的にエッチングしてゲー
ト電極を形成するための第１次パターニングを行う。続
いて８００〜９００℃の酸素雰囲気中で熱酸化し図１
（ｃ）に示すように厚さ１０〜２０ｎｍの第１の絶縁膜
７を形成する。次にＣＶＤ法により厚さ５０〜１５０ｎ
ｍの窒化シリコン膜を堆積した後異方性ドライエッチン
グにより窒化シリコン膜でなる図１（ｄ）に示すように
絶縁性スペーサ８Ｂを形成し、シリコン膜３上の第１の
絶縁膜７とシリコン膜３を選択的にエッチングしてゲー
ト電極を形成するための第２次パターニングを行う。続
いて８００〜９５０℃でパイロジェニック酸化法による
加湿酸化を行ない図２（ａ）に示すように厚さ３０〜１
００ｎｍの第２の絶縁膜９を形成する。続いてリンイオ
ンをエネルギー３０〜５０ｋｅＶ、ドーズ量１×１０13
〜１×１０16ｃｍ-2の条件で注入する。Ｎ+ 型ソース・
ドレイン領域１０を形成するためである。次に図２
（ｂ）に示すようにＢＰＳＧからなる層間絶縁膜１１を
堆積する。次にフォトリソグラフィ技術と例えばＣＨＦ
3 ガスを使用した異方性ドライエッチングにより、図２
（ｃ）に示すように窒化シリコン膜６ａと絶縁性スペー
サ８Ｂに対して選択的に層間絶縁膜１１をエッチングし
てコンタクト孔１２をゲート電極と自己整合的に形成す
る。次にリンを添加した多結晶シリコン膜やタングステ
ン膜などを堆積しパターニングして、図２（ｄ）に示す
ように、配線層１３を形成する。
【００１５】窒化シリコン膜６ａと８Ｂ（絶縁性スペー
サ）が、層間絶縁膜１１をエッチングするときのエッチ
ング阻止膜となるので、ゲート電極（シリコン膜３ｂと
ＷＳｉｘ膜４ｂとの積層膜）と自己整合的にコンタクト
孔１２を形成できる。図４を参照して説明した従来例の
ように絶縁性スペーサを形成したのちに酸化シリコン膜
１７、エッチング素子膜１８を堆積しないでよいので、
コンタクト孔形成部分に窒化シリコン膜で埋まってしま
いコンタクト孔の形成が困難となるという問題点は解決
される。
サ）が、層間絶縁膜１１をエッチングするときのエッチ
ング阻止膜となるので、ゲート電極（シリコン膜３ｂと
ＷＳｉｘ膜４ｂとの積層膜）と自己整合的にコンタクト
孔１２を形成できる。図４を参照して説明した従来例の
ように絶縁性スペーサを形成したのちに酸化シリコン膜
１７、エッチング素子膜１８を堆積しないでよいので、
コンタクト孔形成部分に窒化シリコン膜で埋まってしま
いコンタクト孔の形成が困難となるという問題点は解決
される。
【００１６】また、Ｎ+ 型ソース・ドレイン領域１０と
窒化シリコン膜（８Ｂ）との間に第２の絶縁膜９（酸化
シリコン膜）があるのでホットエレクトロンにより劣化
は抑制される。更にゲート電極が主として酸化シリコン
膜で囲まれているので寄生容量が小さくできる。
窒化シリコン膜（８Ｂ）との間に第２の絶縁膜９（酸化
シリコン膜）があるのでホットエレクトロンにより劣化
は抑制される。更にゲート電極が主として酸化シリコン
膜で囲まれているので寄生容量が小さくできる。
【００１７】次に本発明の第２の実施の形態について説
明する。図３（ａ）に示すように、Ｐ型シリコン半導体
基板１の表面に厚さ８〜１５ｎｍのゲート酸化膜２を形
成し、ＣＶＤ法により厚さ２０〜１５０ｎｍのリンを添
加した非晶質のシリコン膜３を形成し、ＣＶＤ法により
厚さ１００〜３００ｎｍのＷＳｉx 膜又はタングステン
膜１４を形成し、７５０℃〜８００℃の減圧ＣＶＤ法に
より始めにＳｉＨ4 ガスとＮ2 Ｏガスを用いてＳｉＯ2
膜を形成した後Ｎ2 Ｏガスを減じながらＳｉＨ4 ガス，
ＮＨ3 ガスとＮ2 ガスを用いて組成がＳｉＯ2 からＳｉ
3 Ｎ4 と連続的に変化するＳｉＯx Ｓy 膜１５（厚さ４
０〜３００ｎｍ）を形成する。以後は第１の実施の形態
と同様にしてゲート電極を形成するための第１次パター
ニングと第２次パターニングを行い、自己整合にコンタ
クト孔を形成し図３（ｂ）に示すように配線層１３を形
成する。
明する。図３（ａ）に示すように、Ｐ型シリコン半導体
基板１の表面に厚さ８〜１５ｎｍのゲート酸化膜２を形
成し、ＣＶＤ法により厚さ２０〜１５０ｎｍのリンを添
加した非晶質のシリコン膜３を形成し、ＣＶＤ法により
厚さ１００〜３００ｎｍのＷＳｉx 膜又はタングステン
膜１４を形成し、７５０℃〜８００℃の減圧ＣＶＤ法に
より始めにＳｉＨ4 ガスとＮ2 Ｏガスを用いてＳｉＯ2
膜を形成した後Ｎ2 Ｏガスを減じながらＳｉＨ4 ガス，
ＮＨ3 ガスとＮ2 ガスを用いて組成がＳｉＯ2 からＳｉ
3 Ｎ4 と連続的に変化するＳｉＯx Ｓy 膜１５（厚さ４
０〜３００ｎｍ）を形成する。以後は第１の実施の形態
と同様にしてゲート電極を形成するための第１次パター
ニングと第２次パターニングを行い、自己整合にコンタ
クト孔を形成し図３（ｂ）に示すように配線層１３を形
成する。
【００１８】ＳｉＯ2 膜をＳｉ3 Ｎ4 膜との２層膜を形
成する代りに組成の連続的に変化するＳｉＯx Ｎy 膜を
形成するので、２つのＣＶＤ装置を使用しなくてよいの
で作業能率がよい利点がある。
成する代りに組成の連続的に変化するＳｉＯx Ｎy 膜を
形成するので、２つのＣＶＤ装置を使用しなくてよいの
で作業能率がよい利点がある。
【００１９】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極を主として酸化シリコン膜で囲い、その上でゲ
ート電極上部の表面と側面を窒化シリコン膜が被覆した
状態で、層間絶縁膜を選択的に除去する時、その窒化シ
リコン膜をエッチング阻止層として利用することによ
り、ゲート電極と自己整合的なコンタクト孔を形成でき
る。しかも、ゲート絶縁膜とこの窒化シリコン膜が離れ
ているのでホットエレクトロンによる特性劣化は抑制さ
れ、ゲート電極コンタクト孔との間に窒化シリコンによ
り低誘電率の酸化シリコン膜が存在するのでゲート電極
の寄生容量を小さくできる。
ート電極を主として酸化シリコン膜で囲い、その上でゲ
ート電極上部の表面と側面を窒化シリコン膜が被覆した
状態で、層間絶縁膜を選択的に除去する時、その窒化シ
リコン膜をエッチング阻止層として利用することによ
り、ゲート電極と自己整合的なコンタクト孔を形成でき
る。しかも、ゲート絶縁膜とこの窒化シリコン膜が離れ
ているのでホットエレクトロンによる特性劣化は抑制さ
れ、ゲート電極コンタクト孔との間に窒化シリコンによ
り低誘電率の酸化シリコン膜が存在するのでゲート電極
の寄生容量を小さくできる。
【図１】本発明の第１の実施の形態について説明するた
めの（ａ）〜（ｄ）に分図して示す工程順断面図。
めの（ａ）〜（ｄ）に分図して示す工程順断面図。
【図２】図１に続いて（ａ）〜（ｄ）に分図して示す工
程順断面図。
程順断面図。
【図３】本発明の第２の実施の形態について説明するた
めの（ａ），（ｂ）に分図して示す工程順断面図。
めの（ａ），（ｂ）に分図して示す工程順断面図。
【図４】従来の自己整合コンタクトの形成方法について
説明するための（ａ）〜（ｃ）に分図して示す工程順断
面図。
説明するための（ａ）〜（ｃ）に分図して示す工程順断
面図。
【図５】従来の絶縁性スペーサに窒化シリコン膜を用い
たＬＤＤ−ＭＯＳＦＥＴの第１の例（図５（ａ））及び
第２の例（図５（ｂ））を示す断面図。
たＬＤＤ−ＭＯＳＦＥＴの第１の例（図５（ａ））及び
第２の例（図５（ｂ））を示す断面図。
【図６】従来のポリサイドゲート電極ＭＯＳＦＥＴの第
１の例について説明するための（ａ）〜（ｃ）に分図し
て示す工程順断面図。
１の例について説明するための（ａ）〜（ｃ）に分図し
て示す工程順断面図。
【図７】従来のポリサイドゲート電極ＭＯＳＦＥＴの第
２の例について説明するための（ａ）〜（ｄ）に分図し
て示す工程順断面図。
２の例について説明するための（ａ）〜（ｄ）に分図し
て示す工程順断面図。
１ Ｐ型シリコン基板 ２ ゲート酸化膜 ３，３ａ，３Ａａ シリコン膜 ４，４ａ，４ｂ ＷＳｉx 膜 ５，５Ａ，５Ａａ 酸化シリコン膜 ６，６ａ 窒化シリコン膜 ７ 第１の絶縁膜 ８，８Ａ，８Ｂ 絶縁性スペーサ ９ 第２の絶縁膜 １０，１０−２ Ｎ+ 型ソース・ドレイン領域 １０−１ Ｎ- 型ソース・ドレイン領域 １１ 層間絶縁膜 １２ コンタクト孔 １３ 配線層 １４ タングステン膜 １５ ＳｉＯx Ｎy 膜 １６ 絶縁性スペーサ １７ 酸化シリコン膜 １８ エッチング素子膜 １９ フォトレジスト膜 ２０ 酸化シリコン膜 ２１ 高融点金属シリサイド膜 ２２ 絶縁膜 ２３ 絶縁性スペーサ ２４ 窒化シリコン膜 ２５ 絶縁性スペーサ ２６ 側壁酸化膜
Claims (2)
- 【請求項１】 半導体基板の表面にゲート絶縁膜を形成
し、シリコン膜、高融点金属若しくはそのシリサイド
膜、酸化シリコン膜及び第１の窒化シリコン膜を順次に
堆積する工程と、前記第１の窒化シリコン膜、酸化シリ
コン膜及び高融点金属若しくはそのシリサイド膜をパタ
ーニングして前記シリコン膜を選択的に露出させ、熱酸
化を行なって前記露出したシリコン膜の表面及び高融点
金属若しくはそのシリサイド膜パターンの側面に第１の
絶縁膜を形成し、第２の窒化シリコン膜を全面に堆積し
異方性エッチングを行ない前記第１の窒化シリコン膜パ
ターンの側面及び高融点金属若しくはそのシリサイド膜
パターン側面の第１の絶縁膜表面に絶縁性スペーサを形
成し、前記絶縁性スペーサと自己整合的に前記シリコン
膜をエッチングしてパターニングし、熱酸化を行なって
前記シリコン膜パターンの側面に第２の絶縁膜を形成す
ることによりゲート電極を形成する工程と、層間絶縁膜
を堆積し、窒化シリコンに対して選択性のあるエッチン
グを行なって前記ゲート電極と自己整合するコンタクト
孔を設ける工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項２】 酸化シリコン膜及び第１の窒化シリコン
膜の２層膜の代りに、厚さ方向にＳｉＯ2 からＳｉ3 Ｎ
4 へと組成が変化するＳｉＯx Ｎy 膜（０≦ｘ，ｙ≦
２）を形成する請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200704A JP2850865B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200704A JP2850865B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050631A true JPH1050631A (ja) | 1998-02-20 |
| JP2850865B2 JP2850865B2 (ja) | 1999-01-27 |
Family
ID=16428850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8200704A Expired - Fee Related JP2850865B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850865B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100363710B1 (ko) * | 2000-08-23 | 2002-12-05 | 삼성전자 주식회사 | 셀프-얼라인 콘택 구조를 갖는 반도체 장치 및 그 제조방법 |
| US7846826B2 (en) | 2004-10-15 | 2010-12-07 | Elpida Memory Inc. | Method of manufacturing a semiconductor device with multilayer sidewall |
-
1996
- 1996-07-30 JP JP8200704A patent/JP2850865B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100363710B1 (ko) * | 2000-08-23 | 2002-12-05 | 삼성전자 주식회사 | 셀프-얼라인 콘택 구조를 갖는 반도체 장치 및 그 제조방법 |
| US7846826B2 (en) | 2004-10-15 | 2010-12-07 | Elpida Memory Inc. | Method of manufacturing a semiconductor device with multilayer sidewall |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2850865B2 (ja) | 1999-01-27 |
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