JP2673678B2 - 半導体メモリ素子の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ素子に係
り、特に高集積化に適した、優れた絶縁特性を有する半
導体メモリ素子の製造方法に関する。

【０００２】

【従来の技術】従来ではスタックキャパシタセル（ｓｔ
ａｃｋｅｄ ｃａｐａｃｉｔｏｒ ｃｅｌｌ）を有する
半導体メモリ素子を製造するとき、シリコン基板上にス
イッチング・トランジスタを製作した後ストレージ電
極、誘電体膜及びプレート電極を順次積層してスタック
キャパシタメモリセルを形成し、最終的にビットライン
を形成する。

【０００３】図１は従来の半導体メモリ素子の断面図を
示す。図１を参照すると、従来の半導体メモリ素子は半
導体基板１０、基板上に形成されたスイッチング・トラ
ンジスタ、スタックキャパシタ、及びビットライン２１
からなる。スイッチング・トランジスタは基板１０上に
形成されたゲート絶縁膜１１及びゲート１２、ゲートの
両側に形成されたソース／ドレイン用不純物領域１３か
らなる。スタックキャパシタはスイッチング・トランジ
スタの不純物領域上に形成されたストレージ電極１７、
プレート電極１９、及びそれらの間に形成された誘電体
膜１８からなる。このように二つのスイッチング・トラ
ンジスタが双方の間の不純物領域１３を共用して並置さ
れている。そしてスタックキャパシタは双方のトランジ
スタの間には設けない。ビットライン２１は中央の不純
物領域１３、すなわち双方のスタックキャパシタの間の
不純物領域へスタック１５を介して接続されている。ビ
ットライン２１とスタックキャパシタのプレート電極１
９との絶縁のために絶縁膜２０がそれらの間に形成され
ている。スイッチング・トランジスタの他の不純物領域
１３はスタックキャパシタのストレージ電極１７とスタ
ック１５を介して接続されている。ゲート１２とプラグ
１５との絶縁、そしてプラグ１５とストレージ電極１７
との絶縁のための絶縁膜１４，１６が形成されている。

【０００４】図２（Ａ）〜（Ｆ）は図１の従来の半導体
メモリ素子の製造工程図である。先ず、図２（Ａ）のよ
うに半導体基板１０上にスイッチング・トランジスタを
製造する。即ち、基板１０上にゲート絶縁膜１１とゲー
ト１２を形成し、基板１０のゲートの両側に不純物をイ
オン注入してソース／ドレイン用不純物領域１３を形成
する。次に、前記不純物領域１３を除いた基板上に絶縁
膜１４を形成する。図２（Ｂ）のように基板の全面に伝
導性物質を蒸着し、露出された不純物領域１３と接触す
るようにパターニングしてプラグ１５を形成し、図２
（Ｃ）のようにプラグ１５の上側を除いた基板上に絶縁
膜１６を形成する。図２（Ｄ）のように両側のプラグ１
５を介して不純物領域と接触するストレージ電極１７を
形成させ、その上に誘電体膜１８及びプレート電極１９
を順次形成してスタックキャパシタを形成する。次に図
２（Ｅ）のように基板の全面に絶縁膜２０を形成した
後、隣合うスタックキャパシタ間のプラグ１５の上側の
絶縁膜２０を除去してビットラインコンタクト２２を形
成する。最終的に、前記ビットラインコンタクト２２を
通して露出されたプラグ１５と接触するように絶縁膜２
０上にビットライン２１を形成して、図２（Ｆ）のよう
に従来の半導体メモリ素子が製造される。

【０００５】

【発明が解決しようとする課題】前記半導体メモリ素子
はビットライン２１とキャパシタのプレート電極１９が
絶縁膜２０により互いに絶縁されるが、半導体メモリ素
子が高集積化されるに伴ってビットラインとプレート電
極との間隔が段々減少する。従って、ビットラインコン
タクトの形成時にマスクの誤整列が発生すると、ビット
ラインとスタックキャパシタのプレート電極の間隔が一
層小さくなる。このようにして、これらの間の絶縁膜２
０が薄く形成され、絶縁特性が低下するという問題点が
あった。誤整列が激しい場合にはプレート電極とビット
ライン間に短絡が発生する場合さえあった。

【０００６】本発明はかかる従来技術の問題点を解決す
るためのもので、自己整合技術でキャパシタのプレート
電極を形成してキャパシタのプレート電極とビットライ
ンとの絶縁特性を向上させることのできる半導体メモリ
素子の製造方法を提供することを目的とする。本発明の
他の目的はキャパシタのストレージ電極とプレート電極
との間隔を一定に保持させることにより、ストレージ電
極とプレート電極との絶縁特性を向上させることのでき
る半導体メモリ素子の製造方法を提供することにある。
本発明の別の目的は高集積化に適した、優れた絶縁特性
を有する半導体メモリ素子の製造方法を提供することに
ある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体メモリ素子の製造方法は、基板上に
ゲート絶縁膜、ゲートを順次形成する工程と、基板に不
純物をイオン注入してゲートの両側に不純物領域を形成
する工程と、基板上に第１絶縁膜を形成する工程と、ゲ
ートの一方の側の不純物領域が露出するように第１絶縁
膜をエッチングしてストレージ電極用コンタクトを形成
するとともに、ゲートの他方の側の不純物領域上に下部
保護層を形成する工程と、コンタクトを通して不純物領
域と接触する、少なくとも１層以上からなるストレージ
電極を形成する工程と、ストレージ電極上に少なくとも
１層以上からなる犠牲層を形成する工程と、ストレージ
電極と犠牲層との側壁に犠牲側壁スペーサを形成する工
程と、第２絶縁膜を基板の全面にわたって形成する工程
と、第２絶縁膜をエッチングして下部保護層の上に上部
保護層を形成し、犠牲層を露出させる工程と、露出した
犠牲層をエッチングし次に犠牲側壁スペーサをエッチン
グしてストレージ電極を露出させる工程と、露出したス
トレージ電極上に誘電体膜を形成する工程と、誘電体膜
上にプレート電極を形成する工程と、基板の全面にわた
って第３絶縁膜を形成する工程と、感光膜をマスクとし
て第３絶縁膜をエッチングして上部保護層を露出させる
工程と、前記感光膜をマスクとして不純物領域が露出す
るように上部保護層及び下部保護層をエッチングしてビ
ットラインコンタクトを形成する工程と、ビットライン
コンタクトを通して不純物領域と接触するビットライン
を形成する工程とを具備することを特徴とする。

【０００８】

【実施の形態】以下、本発明の実施の形態を図面に基づ
いて詳しく説明する。図３（Ａ）〜（Ｎ）は本発明の第
１実施の形態によるスタックキャパシタセルを有する半
導体メモリ素子の製造工程図を示す。

【０００９】まず図３（Ａ）を参照する。基板３１のフ
ィールド領域上に素子分離用フィールド酸化膜３２を形
成する。基板の活性領域上にゲート絶縁膜３３、ゲート
３４及びキャップ酸化膜３５を順次形成し、これらをマ
スクとして基板の活性領域に不純物をイオン注入してソ
ース／ドレイン用不純物領域３６を形成する。このよう
にしてまず半導体メモリ素子のスイッチング・トランジ
スタを形成する。

【００１０】次に図３（Ｂ）を参照する。基板の全面に
酸化膜からなる絶縁膜を形成し、通常のエッチバック工
程により絶縁膜をエッチングしてゲート絶縁膜３３、ゲ
ート３４及びキャップ酸化膜３５の両側に側壁スペーサ
３７を形成するとともに不純物領域３６を露出させる。
基板の全面にわたり５００乃至１５００Å厚に絶縁膜を
蒸着し、ストレージ電極用コンタクトマスクを用いて絶
縁膜を選択的にエッチングして双方のトランジスタの間
の不純物領域を中心としてそれぞれのトランジスタのキ
ャップ酸化膜３５の上を覆うまで下部保護層３８を形成
する。これらのトランジスタのそれぞれの反対側の不純
物領域を露出させてストレージ電極用コンタクト３９を
形成する。下部保護層３８が形成されている不純物領域
はビットラインコンタクトが形成されるべき部分であ
り、ストレージ電極用コンタクト３９が形成されている
不純物領域はストレージ電極が形成されるべき部分であ
る。ここで、下部保護層３８として用いられる絶縁膜
は、酸化膜に対してエッチング選択性のある物質であっ
て、窒化膜等が用いられる。

【００１１】さらに図３（Ｃ）のように、ＳｉＨ₄ もし
くはＳｉ₂Ｈ₆を原料ガスとして、ＰＨ₃ をドーピングガ
スとして用いて５６０乃至６２０℃の温度で化学気相蒸
着法により１０００乃至２０００Å厚に多結晶シリコン
膜４０を蒸着し、その上に１０００Å厚に絶縁膜４１を
形成する。

【００１２】さらに図３（Ｄ）を参照する。絶縁膜４１
をエッチングして犠牲層４３を形成し、次に多結晶シリ
コン膜４０をエッチングしてストレージ電極コンタクト
３９を通して不純物領域３６と接触するストレージ電極
４２を形成する。これにより、ストレージ電極の形成に
よって下部保護層３８が露出される。ここで、犠牲層と
して用いられる絶縁膜４１は酸化膜である。

【００１３】さらに図４（Ｅ）を参照する。犠牲層４３
と同一の物質からなる絶縁膜を１０００乃至１５００Å
厚に蒸着した後蒸着厚さ以上にエッチバックして、スト
レージ電極４２と犠牲層４３との側壁に犠牲側壁スペー
サ４４を形成する。この際、中央の不純物領域３６の上
側の下部保護層の側壁にも犠牲側壁スペーサ４４′が形
成される。

【００１４】さらに図３（Ｆ），（Ｇ）を参照する。基
板の全面にわたって絶縁膜４５を５００〜１５００Å厚
に蒸着し、図３（Ｇ）のようにその絶縁膜４５をエッチ
ングして下部保護層３８上に上部保護層４６を形成す
る。上部保護層４６の形成によりウィンドウ４７が形成
されて犠牲層４３が露出される。上部保護層４６は下部
保護層３８と同一の物質からなる。図から明らかなよう
にゲート３４の上側の上下部保護層４６，３８の間には
ストレージ電極４２、犠牲層４３及び犠牲側壁スペーサ
４４が形成されている。

【００１５】さらに図５（Ｈ）を参照する。前記ウィン
ドウ４７を通して露出された犠牲層４３を除去する。犠
牲層４３の除去によりストレージ電極４２の側壁に形成
された犠牲側壁スペーサ４４も除去される。犠牲層４３
と犠牲側壁スペーサ４４の除去によりウィンドウ４７内
のストレージ電極４２が露出される。この犠牲層４３と
犠牲側壁スペーサ４４の除去はフッ酸ＨＦを含む溶液を
用いたウェットエッチングで行う。

【００１６】さらに図５（Ｉ），（Ｊ）を参照する。ス
トレージ電極４２の露出された表面に誘電体膜４８を形
成し、図３（Ｊ）のように犠牲層４３と犠牲側壁スペー
サ４４が除去されたウィンドウ４７が充分満たされるよ
うに、２０００〜３０００Å厚に多結晶シリコン膜４９
を基板の全面にわたって蒸着する。この際、多結晶シリ
コン膜４９はＳｉＨ₄ もしくはＳｉ₂Ｈ₆を原料ガスとし
て、ＰＨ₃ をドーピングガスとして用いて５６０乃至６
２０℃の温度で化学気相蒸着法により蒸着する。

【００１７】次に図６（Ｋ）のように、多結晶シリコン
膜４９を蒸着厚さ以上にエッチバックして誘電体膜４８
の上と上部保護層４６のへこんだ部分のみに残るように
して、誘電体膜４８の上にプレート電極５０を形成す
る。従って、マスクを使用することなくプレート電極５
０が自己整合で形成される。

【００１８】本実施の形態では、図５（Ｊ）と図６
（Ｋ）に示すように、多結晶シリコン膜４９を化学気相
蒸着法により蒸着した後エッチバックしてプレート電極
５０を形成する方法以外に、図１１に示す方法を用いて
プレート電極５０を形成することもできる。即ち、
（Ａ）のように多結晶シリコン膜４９を基板の全面にわ
たって蒸着し、その上に感光膜５５を塗布し、パターニ
ングしてビットラインコンタクトが形成されるべき部分
の感光膜５５を除去した後（Ｂ）のようにその残した感
光膜５５をマスクとして多結晶シリコン膜４９をエッチ
ングしてプレート電極５０を形成する。

【００１９】さらに図６（Ｌ）を参照する。基板の全面
にわたってビットラインとプレート電極との絶縁のため
の絶縁膜５１を５０００乃至７０００Å厚に蒸着し熱処
理して、基板の表面を平坦化させる。即ち、絶縁膜５１
としてＢＰＳＧ等のドーピングされた酸化膜を化学気相
蒸着法により蒸着した後、６００乃至９００℃の温度で
熱処理して基板表面の段差を緩和させる。

【００２０】さらに図６（Ｍ）を参照する。絶縁膜５１
上に感光膜５２を塗布し、ビットラインコンタクトを形
成する部分の絶縁膜５１を露出させる。そして、その感
光膜５２をマスクとして絶縁膜５１を等方性エッチング
して、上部保護層４６のへこんだところに残っていた多
結晶シリコン膜５０′を露出させる。ここで、絶縁膜５
１のエッチングはＨＦを含む溶液を用いたウェットエッ
チング法を用いる。

【００２１】最後に図６（Ｎ）を参照する。感光膜５２
をマスクとして残留する多結晶シリコン膜５０′、上部
保護層４６、犠牲側壁スペーサ４４′及び下部保護層３
８を順次エッチングしてビットラインコンタクト５３を
形成する。このビットラインコンタクトのためのエッチ
ング工程時、ＳＦ₆ もしくはＣｌ₂ ガスを用いたドライ
エッチング法を用いる。最終的に、アルミニウムのよう
な伝導性物質を化学気相蒸着法により基板上に蒸着した
後パターニングして、ビットラインコンタクト５３を通
して不純物領域３６と接触するビットライン５４を形成
する。

【００２２】第１の実施の形態では、酸化膜に対してエ
ッチング選択性のある絶縁膜からなる上下部保護層によ
り、ビットラインコンタクトの形成時にプレート電極が
保護されるとともに、少なくとも上部保護層の厚さだけ
ビットラインとキャパシタのプレート電極との間隔が一
定に保持される。また、犠牲側壁スペーサ４４の厚さだ
けキャパシタのストレージ電極とプレート電極との間隔
が一定に保持される。

【００２３】図７〜図１０は本発明の第２の実施の形態
によるピン構造のスタックキャパシタセルを有する半導
体メモリ素子の製造工程図を示す。

【００２４】まず図７（Ａ）を参照する。基板６１のフ
ィールド領域上に素子分離用フィールド酸化膜６２を形
成する。基板の活性領域上にゲート絶縁膜６３、ゲート
６４及びキャップ酸化膜６５を順次形成し、これらをマ
スクとして基板の活性領域に不純物をイオン注入してソ
ース／ドレイン用不純物領域６６を形成して半導体メモ
リ素子のスイッチング・トランジスタを製造する。

【００２５】先の実施の形態と同じように側壁スペーサ
６７を形成するとともに不純物領域６６を露出させ、下
部保護層６８を形成させ、ストレージ電極用コンタクト
６９を形成する（図７Ｂ）。ここで、下部保護層６８と
して使用される絶縁膜は、酸化膜に対してエッチング選
択性のある窒化膜のような物質が用いられる。

【００２６】次に図７（Ｃ）を参照する。ＳｉＨ₄ もし
くはＳｉ₂Ｈ₆を原料ガスとして、ＰＨ₃ をドーピングガ
スとして用いて５６０乃至６２０℃の温度で化学気相蒸
着法により１０００乃至２０００Å厚に第１多結晶シリ
コン膜７０を蒸着する。第１多結晶シリコン膜７０上に
５００乃至１０００Å厚に第１酸化膜７１を形成し、下
部保護層６８の上側にだけ残るようにパターニングす
る。第１酸化膜７１を含む第１多結晶シリコン膜７０上
に第２多結晶シリコン膜７２を蒸着し、その上に第２酸
化膜７３を形成する。

【００２７】その後図７（Ｄ）のように、前記第２及び
第１多結晶シリコン膜７２，７０、そして第２及び第１
酸化膜７３，７１を順次図示のようにエッチングしてキ
ャパシタ領域にストレージ電極７５及び犠牲層７４を形
成する。犠牲層７４は第１及び第２酸化膜７１，７３か
らなり、ストレージ電極７５は第１及び第２多結晶シリ
コン膜７０，７２からなる。この形態では２ピン構造を
有するスタックキャパシタセルを製造するためのものな
ので、ストレージ電極及び犠牲層を各々２層構造に形成
する。

【００２８】さらに図８（Ｅ）のように犠牲層７４と同
一物質の酸化膜を１０００乃至１５００Å厚に蒸着した
後、この酸化膜を蒸着厚さ以上にエッチバックしてスト
レージ電極７５と犠牲層７４の側壁に犠牲側壁スペーサ
７６を形成する。この際、下部保護層６８の側壁にも犠
牲側壁スペーサ７６′が形成される。

【００２９】さらに図８（Ｆ）のように、基板の全面に
下部保護層と同一の物質からなる絶縁膜７７を５００〜
１５００Å厚に蒸着し、図４（Ｇ）のようにエッチング
して下部保護層６８上に上部保護層７８を形成する。こ
のとき図の右側の不純物領域の上側にウィンドウ７９が
形成されて犠牲層となっている第２酸化膜７３が露出さ
れる。ここで、上部保護層は下部保護層６８と同一の物
質からなり、ゲート６４の上側の上下部保護層７８，６
８間にはストレージ電極７５，犠牲層７４及び犠牲側壁
スペーサ７６が形成されている。

【００３０】次に図９を参照する。（Ｈ）のようにウィ
ンドウ７９を通して露出された第２酸化膜７３を除去
し、続いてストレージ電極７５の側壁に形成されている
犠牲側壁スペーサ７６も除去した後、第１酸化膜７１を
も除去してストレージ電極７５を露出させる。犠牲層７
４と犠牲側壁スペーサ７６はフッ酸ＨＦを含む溶液を用
いてウェットエッチングする。

【００３１】（Ｉ）のようにストレージ電極７５の露出
された表面に誘電体膜８０を形成し、（Ｊ）のように犠
牲層７４と犠牲側壁スペーサ７６が除去されたウィンド
ウ７９が充分満たされるように２０００〜３０００Å厚
に多結晶シリコン膜８１を基板の全面にわたって蒸着す
る。多結晶シリコン膜８１はＳｉＨ₄ しくはＳｉ₂Ｈ₆を
原料ガスとして、ＰＨ₃ をドーピングガスとして用いて
５６０乃至６２０℃の温度で化学気相蒸着法により蒸着
する。

【００３２】最後に図１０を参照する。（Ｋ）のように
前記した多結晶シリコン膜８１を蒸着厚さ以上にエッチ
バックして誘電体膜８０上にプレート電極８２を形成す
る。従って、マスクを使用することなくプレート電極８
２が自己整合で形成される。この実施の形態でも図１１
に示すような方法を用いてプレート電極８２を形成する
こともできる。基板の全面にわたってビットラインとプ
レート電極との絶縁のためのＢＰＳＧ等の絶縁膜８３を
化学気相蒸着法により５０００乃至７０００Å厚に蒸着
し、６００乃至９００℃の温度で熱処理して基板の表面
を平坦化させる。

【００３３】その後、絶縁膜８３上に感光膜８４を塗布
し、ビットラインコンタクトが形成されるべき部分の絶
縁膜８３を露出させ、その感光膜８４をマスクとして絶
縁膜８３を等方性エッチングして上部保護層７８の上に
残留する単結晶シリコン膜８２′を露出させる。ここ
で、絶縁膜８３のエッチング時にＨＦを含む溶液を用い
たウェットエッチング法を使用する。さらに感光膜８４
をマスクとして残留する多結晶シリコン膜８２′、上部
保護層７８、犠牲側壁スペーサ７６′及び下部保護層６
８を順次エッチングしてビットラインコンタクト８５を
形成する（Ｌ）。ビットラインコンタクトのためのエッ
チング工程時、ＳＦ₆もしくはＣｌ₂ガスを用いたドライ
エッチング法を利用する。

【００３４】感光膜８４を除去した後、（Ｍ）のように
最終的にアルミニウムのような伝導性物質を化学気相蒸
着法により基板上に蒸着して、ビットラインコンタクト
８５を通して不純物領域６６とコンタクトされるビット
ライン８６を形成する。

【００３５】この第２実施の形態においても、第１の実
施の形態と同様に、酸化膜に対してエッチング選択性の
ある絶縁膜からなる上下部保護層により、ビットライン
コンタクト形成時にプレート電極が保護されるととも
に、少なくとも上部保護層の蒸着厚さだけビットライン
とキャパシタのプレート電極との間隔が一定に保持され
る。また犠牲側壁スペーサの厚さだけキャパシタのスト
レージ電極とプレート電極との間隔が一定に保持され
る。

【００３６】

【発明の効果】上述した本発明によれば、次の効果が得
られる。半導体メモリ素子の微細化に伴ってビットライ
ンとキャパシタのプレート電極との間隔が減少する場合
において、少なくとも保護膜の蒸着厚さだけビットライ
ンとキャパシタのプレート電極との間隔を保持すること
ができるので、誤整列が発生してもプレート電極を保護
することができ、ビットラインとプレート電極との絶縁
特性を改善させることができる。また、ストレージ電極
とプレート電極との間隔を犠牲側壁スペーサの厚さだけ
一定に保持することができるので、キャパシタのストレ
ージ電極とプレート電極との絶縁特性も向上させること
ができる。これにより、素子の信頼性を向上させること
ができる。さらに、本発明ではプレート電極を上下部保
護層により自己整合で形成して工程の容易性が実現でき
る。

【図面の簡単な説明】

【図１】 従来の半導体メモリ素子の断面図である。

【図２】 図１の従来の半導体メモリ素子の製造工程図
である。

【図３】 本発明の第１の実施の形態による半導体メモ
リ素子の製造工程図である。

【図４】 本発明の第１の実施の形態による半導体メモ
リ素子の製造工程図である。

【図５】 本発明の第１の実施の形態による半導体メモ
リ素子の製造工程図である。

【図６】 本発明の第１の実施の形態による半導体メモ
リ素子の製造工程図である。

【図７】 本発明の第２の実施の形態による半導体メモ
リ素子の製造工程図である。

【図８】 本発明の第２の実施の形態による半導体メモ
リ素子の製造工程図である。

【図９】 本発明の第２の実施の形態による半導体メモ
リ素子の製造工程図である。

【図１０】 本発明の第２の実施の形態による半導体メ
モリ素子の製造工程図である。

【図１１】 本発明の半導体メモリ素子のプレート電極
形成方法の他の例を示す図である。

【符号の説明】

３１，６１…半導体基板、３２，６２…フィールド酸化
膜、３３，６３…ゲート絶縁膜、３４，６４…ゲート、
３５，６５…キャップ酸化膜、３６，６６…不純物領
域、３７，６７…側壁スペーサ、３８，６８…下部保護
層、４１，７１，７３…酸化膜、３９，６９…ストレー
ジ電極用コンタクト、４０，４８，７０，７２…多結晶
シリコン膜、４２，７５…ストレージ電極、４３，７４
…犠牲層、４４，７６…犠牲側壁スペーサ、４５，７
７，５０…絶縁膜、４６，７８…絶縁膜、４７，８０…
誘電体膜、４９，８２…プレート電極、５１，８６…ビ
ットライン、５２，８５…ビットラインコンタクト。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユ・チャン・ゾン 大韓民国・ソウル−シ・ソチョ−グ・バ ンベ４−ドン・833−28 (56)参考文献 特開 平５−291525（ＪＰ，Ａ) 特開 平６−209085（ＪＰ，Ａ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 基板上にゲート絶縁膜、ゲートを順次形
   成する工程と、 基板に不純物をイオン注入してゲートの両側に不純物領
   域を形成する工程と、 基板上に第１絶縁膜を形成する工程と、 ゲートの一方の側の不純物領域が露出するように前記第
   １絶縁膜をエッチングしてストレージ電極用コンタクト
   を形成するとともに、ゲートの他方の側の不純物領域上
   に下部保護層を形成する工程と、 前記コンタクトを介して不純物領域と接触する、少なく
   とも１層以上からなるストレージ電極を形成する工程
   と、 ストレージ電極上に少なくとも１層以上からなる犠牲層
   を形成する工程と、 ストレージ電極と犠牲層との側壁に犠牲側壁スペーサを
   形成する工程と、 第２絶縁膜を基板の全面にわたって形成する工程と、 第２絶縁膜をエッチングして下部保護層の上に上部保護
   層を形成する一方、犠牲層を露出させる工程と、 露出した犠牲層をエッチングし次に犠牲側壁スペーサを
   エッチングしてストレージ電極を露出させる工程と、 露出したストレージ電極上に誘電体膜を形成する工程
   と、 誘電体膜上にプレート電極を形成する工程と、 基板の全面にわたって第３絶縁膜を形成する工程と、 感光膜をマスクとして第３絶縁膜をエッチングして上部
   保護層を露出させる工程と、 前記感光膜をマスクとして不純物領域が露出するように
   上部保護層及び下部保護層をエッチングしてビットライ
   ンコンタクトを形成する工程と、 ビットラインコンタクトを介して不純物領域と接触する
   ビットラインを形成する工程と、 を具備することを特徴とする半導体メモリ素子の製造方
   法。
2. 【請求項２】 ストレージ電極と犠牲層を形成する方法
   は、 基板の全面にわたって多結晶シリコン膜を蒸着する工程
   と、 多結晶シリコン膜をパターニングしてコンタクトを通し
   て不純物領域と接触するストレージ電極を形成する工程
   と、 基板の全面にわたって絶縁膜を形成し、パターニングし
   てストレージ電極上に犠牲層を形成する工程と、からな
   ることを特徴とする請求項１記載の半導体メモリ素子の
   製造方法。
3. 【請求項３】 ストレージ電極と犠牲層を形成する方法
   は、 前記コンタクトを通して不純物領域と接触する第１多結
   晶シリコン膜を基板の全面にわたって蒸着する工程と、 第１多結晶シリコン膜上に第１絶縁膜を形成する工程
   と、 第１絶縁膜をパターニングして下部保護層の上部の第１
   多結晶シリコン膜上にのみ第１絶縁膜を残す工程と、 第１絶縁膜を含んだ第１多結晶シリコン膜上に第２多結
   晶シリコン膜を蒸着する工程と、 第２多結晶シリコン膜上に第２絶縁膜を形成する工程
   と、 第２及び第１絶縁膜をエッチングして２層からなる犠牲
   層を形成し、第２及び第１多結晶シリコン膜をエッチン
   グしてコンタクトを通して不純物領域と接触する２層か
   らなるストレージ電極を形成する工程と、からなること
   を特徴とする請求項１記載の半導体メモリ素子の製造方
   法。
4. 【請求項４】 基板の全面にわたって多結晶シリコン膜
   を一定の厚さに蒸着した後、蒸着厚さ以上に多結晶シリ
   コン膜をエッチバックしてプレート電極を自己整合で形
   成することを特徴とする請求項１記載の半導体素子の製
   造方法。
5. 【請求項５】 基板の全面にわたって多結晶シリコン膜
   を一定の厚さに蒸着した後、感光膜をマスクとして多結
   晶シリコン膜をエッチングしてプレート電極を形成する
   ことを特徴とする請求項１記載の半導体メモリ素子の製
   造方法。