KR20130070351A - 반도체장치 제조 방법 - Google Patents

반도체장치 제조 방법 Download PDF

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Abstract

본 발명은 셀영역과 주변영역의 하드마스크 구조의 단차를 유발시켜, 동시에 패터닝을 가능케하는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 제1영역 및 제2영역을 갖는 기판 상에 피식각층을 형성하는 단계; 상기 피식각층 상에 제1하드마스크막 및 제1하드마스크막에 대해 식각선택비를 갖는 제2하드마스크막을 적층하는 단계; 상기 제1영역의 제2하드마스크막 상에 스페이서 패턴을 형성하는 단계; 상기 스페이서 패턴을 식각배리어로 상기 제2하드마스크막을 식각하는 단계; 상기 제2영역의 제1하드마스크막 상에 하드마스크카본막패턴을 형성하는 단계; 상기 제1영역의 제2하드마스크막 및 제2영역의 하드마스크카본막패턴을 식각장벽으로 상기 제1하드마스크막을 식각하는 단계; 상기 제2영역의 하드마스크카본막패턴을 제거하는 단계; 및 상기 제1영역의 제2하드마스크막 및 제2영역의 제1하드마스크막을 식각장벽으로 상기 피식각층을 식각하여 패턴을 형성하는 단계를 포함하여, 셀영역의 미세 패턴 형성 및 주변영역의 얕은 접합(Shallow Junction) 형성을 동시에 만족시키는 효과, 공정 스텝수 감소와 더불어 단가를 낮추고, 공정 마진을 확보하는 효과가 있다.

Description

반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH SIDE CONTACT}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 미세 패턴 제조 방법에 관한 것이다.
소자의 고집적화에 따라 셀영역은 마스크공정으로 패터닝이 어려워 DPT(Double Patterning Technology) 공정을 적용하고 있다. DPT 공정은 다수의 하드마스크층이 필요하여 하드마스크 구조의 총 두께가 높아지는 반면, 주변영역의 경우 얕은 접합(Shallow Junction)을 형성하기 위해 하드마스크 구조의 두께를 낮출 필요성이 있다.
그러나, 이를 위해 셀영역과 주변영역을 각각 따로 패터닝하기엔 마스크 수 및 공정 스텝 수가 증가하며, 셀영역 또는 주변영역 모두 먼저 진행한 공정에 의해 나중에 진행하는 공정이 어택(Attack)을 받아 마진(Margin)이 감소되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 셀영역과 주변영역의 하드마스크 구조의 단차를 유발시켜, 동시에 패터닝을 가능케하는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 제1영역 및 제2영역을 갖는 기판 상에 피식각층을 형성하는 단계; 상기 피식각층 상에 제1하드마스크막 및 제1하드마스크막에 대해 식각선택비를 갖는 제2하드마스크막을 적층하는 단계; 상기 제1영역의 제2하드마스크막 상에 스페이서 패턴을 형성하는 단계; 상기 스페이서 패턴을 식각배리어로 상기 제2하드마스크막을 식각하는 단계; 상기 제2영역의 제1하드마스크막 상에 하드마스크카본막패턴을 형성하는 단계; 상기 제1영역의 제2하드마스크막 및 제2영역의 하드마스크카본막패턴을 식각장벽으로 상기 제1하드마스크막을 식각하는 단계; 상기 제2영역의 하드마스크카본막패턴을 제거하는 단계; 및 상기 제1영역의 제2하드마스크막 및 제2영역의 제1하드마스크막을 식각장벽으로 상기 피식각층을 식각하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 스페이서 패턴을 형성하는 단계는, 상기 제1영역의 제2하드마스크막 상에 희생패턴을 형성하는 단계; 상기 희생패턴을 포함하는 전체구조를 따라 산화막을 형성하는 단계; 상기 산화막을 식각하여 상기 희생패턴의 측벽에 스페이서 패턴을 형성하는 단계; 및 상기 희생패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 하드마스크카본막패턴을 형성하는 단계는, 상기 제1하드마스크막 상에 하드마스크카본막을 형성하는 단계; 상기 제2영역의 하드마스크카본막 상에 감광막패턴을 형성하는 단계; 및 상기 감광막패턴을 식각배리어로 상기 하드마스크카본막을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 희생패턴은 비정질카본 또는 SOC(Spin On Coating)막을 포함하고, 상기 하드마스크카본막패턴은 비정질카본 또는 SOC(Spin On Coating)막을 포함하며, 하드마스크카본막패턴을 제거하는 단계는, 건식식각으로 진행하되, 상기 건식식각은 산소 스트립 공정을 포함하는 것을 특징으로 한다.
또한, 상기 제1하드마스크막은 질화막을 포함하고, 상기 제2하드마스크막은 폴리실리콘막을 포함하고, 상기 피식각층은 도전층을 포함하며, 상기 피식각층은 배리어메탈층과 금속층의 적층구조를 포함하는 것을 특징으로 한다.
또한, 상기 제1영역은 셀영역을 포함하고, 상기 제2영역은 주변영역을 포함하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 본 실시예는 셀영역과 주변영역에서 각각 다른 높이를 갖는 식각배리어를 형성하여 셀영역의 미세 패턴 형성 및 주변영역의 얕은 접합(Shallow Junction) 형성을 동시에 만족시키는 효과가 있다.
따라서, 셀영역과 주변영역의 패턴 형성을 위해 각각의 마스크 공정을 진행할 필요가 없으므로, 공정 스텝수 감소와 더불어 단가를 낮추고, 공정 마진을 확보하는 효과가 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도 및 평면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도 및 평면도이다. 이해를 돕기 위해 단면도와 평면도를 함께 도시하기로 한다. 본 실시예에서는 셀영역의 비트라인과 주변영역의 게이트 형성공정을 가정하여 설명하기로 한다.
도 1a에 도시된 바와 같이, 셀영역과 주변영역을 갖는 기판(11) 상부에 하드마스크층을 형성한다. 주변영역은 셀영역에 인근하여 서브 워드라인(Sub Word Line)이나 센스 앰프(Sense Amplifier) 등이 배치되는 코아 영역(Core region)을 포함한다. 기판(11)은 소정의 공정이 완료된 반도체 기판일 수 있다.
이어서, 기판(11) 상에 도전막(12)을 형성한다. 도전막(12)은 비트라인 전극으로 사용하기 위한 것으로, 텅스텐막을 포함한다.
이어서, 도전막(12) 상에 하드마스크질화막(13) 및 폴리실리콘막(14)을 적층한다.
이어서, 셀영역의 폴리실리콘막(14) 상에 희생패턴(15)을 형성한다. 희생패턴(15)은 후속 스페이서 패턴을 형성하기 위한 것으로, 쉽게 제거 가능한 물질로 형성하는 것이 바람직하다. 예컨대, 희생패턴(15)은 비정질카본 또는 SOC(Spin On Coating)막을 포함한다. 희생패턴(15)은 폴리실리콘막(14) 상에 희생막을 형성하고, 희생막 상에 반사방지막 및 감광막패턴을 형성한 후, 감광막패턴을 식각장벽으로 반사방지막 및 희생막을 식각하여 형성한다.
도 1b에 도시된 바와 같이, 희생패턴(15)의 측벽에 스페이서 패턴(16)을 형성한다.
스페이서 패턴(16)을 형성하기 위해 먼저, 희생패턴(15)을 포함하는 전체구조의 단차를 따라 스페이서용 절연막을 형성한다. 스페이서용 절연막은 스페이서 패턴을 형성하기 위한 것으로, 하부 폴리실리콘막(14)에 대해 선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 스페이서용 절연막은 산화막을 포함한다. 스페이서용 절연막은 균일한 선폭의 패턴을 형성하기 위해 높은 피복성(Step Coverage)을 갖도록 형성하는 것이 바람직하다.
그리고, 스페이서용 절연막을 식각하여 희생패턴(15)의 측벽에 스페이서 패턴(16)을 잔류시킨다. 스페이서용 절연막의 식각은 에치백으로 진행할 수 있으며, 희생패턴(15) 상부 및 폴리실리콘막(14)의 표면이 오픈되는 타겟으로 식각을 진행한다.
평면도에서는 스페이서 패턴(16)이 희생패턴(15)의 측벽을 둘러싸는 형태로 잔류하므로, 끝부분이 서로 연결된 형태를 갖는다.
도 1c에 도시된 바와 같이, 희생패턴(15)을 제거한다. 희생패턴(15)은 건식식각으로 제거할 수 있다. 건식식각은 예컨대, 산소 플라즈마를 포함한다.
이어서, 스페이서 패턴(16, 도 1b 참조)을 식각장벽으로 폴리실리콘막(14, 도 1b 참조)을 식각한다.
따라서, 셀영역의 하드마스크질화막(13) 상에 폴리실리콘막패턴(14A)와 스페이서 패턴(16A)이 일정높이 잔류한다.
도 1d에 도시된 바와 같이, 하드마스크질화막(13) 상에 폴리실리콘막패턴(14A) 사이를 충분히 매립하는 두께로 컷 마스크(17, Cut Mask)를 형성한다. 컷 마스크(17)는 SPT 공정상 연결되는 스페이서 패턴(16A) 및 폴리실리콘막패턴(14A)의 끝단을 끊어주기 위한 것이다. 컷 마스크(17)는 주변영역 및 셀영역을 모두 덮으면서 스페이서 패턴(16A)의 끝단을 오픈시키는 형태로 패터닝한다.
도 1e에 도시된 바와 같이, 컷 마스크(17, 도 1d 참조)를 식각장벽으로 연결된 끝단을 끊어 라인형태(Line Type)를 갖는 스페이서 패턴(16B) 및 폴리실리콘막패턴(14A)을 형성한다.
도 1f에 도시된 바와 같이, 하드마스크질화막(13)을 포함하는 전체구조 상에 폴리실리콘막패턴(14A) 사이를 충분히 매립하는 두께로 하드마스크카본막(18)을 형성한다. 하드마스크카본막(18)은 주변영역의 패턴 형성을 위한 하드마스크 역할을 하며, 후속 공정에서 쉽게 제거가 가능한 물질로 형성한다. 하드마스크카본막(18)은 예컨대, 비정질카본막 또는 SOC(Spin On Carbon)막을 포함한다.
이어서, 주변영역의 하드마스크카본막(18) 상에 감광막패턴(19)을 형성한다. 감광막패턴(19)은 주변영역의 패턴을 정의하기 위한 것으로, 하드마스크카본막(18) 상에 감광막을 코팅하고, 노광 및 현상으로 패터닝하여 형성한다. 특히, 주변영역의 패턴은 셀 영역의 패턴보다 넓은 선폭으로 형성된다.
도 1g에 도시된 바와 같이, 감광막패턴(19)을 식각장벽으로 하드마스크카본막(18, 도 1f 참조)을 식각하여 하드마스크카본막패턴(18A)을 형성한다.
이어서, 셀영역의 폴리실리콘막패턴(14A) 및 주변영역의 하드마스크카본막패턴(18A)을 식각장벽으로 하드마스크질화막(13, 도 1f 참조)을 식각하여 셀영역 및 주변영역에 각각 선폭이 다른 하드마스크질화막패턴(13A, 13B)을 형성한다.
하드마스크질화막패턴(13A, 13B)을 형성하는 과정에서 스페이서 패턴(16B) 및 감광막패턴(19)은 모두 제거되거나, 이들을 제거 후 식각공정을 진행할 수 있다.
따라서, 도전막(12) 상에 셀영역 및 주변영역에서 각각 선폭이 다른 하드마스크질화막패턴(13A, 13B)이 형성된다.
도 1h에 도시된 바와 같이, 하드마스크카본막패턴(18A, 도 1g 참조)을 제거한다. 하드마스크카본막패턴(18A)은 건식식각으로 제거하고, 건식식각은 예컨대 산소 스트립 공정을 포함한다.
하드마스크카본막패턴(18A, 도 1g 참조)을 제거하면 도전막(12) 상부의 식각배리어로 셀영역에는 하드마스크질화막패턴(13A) 및 폴리실리콘막패턴(14B)이 잔류하는데 반해, 주변영역에는 하드마스크질화막패턴(13B)이 잔류한다.
이어서, 셀영역의 하드마스크질화막패턴(13A) 및 폴리실리콘막패턴(14B)과 주변영역의 하드마스크질화막패턴(13B)을 식각배리어로 도전막(12)을 식각하여 패턴(12A, 12B)을 형성한다. 패턴(12A, 12B) 역시 셀영역과 주변영역에서 각각 다른 선폭으로 형성되며, 패턴(12A, 12B)이 도전막으로 형성된 경우 전극으로 사용할 수 있다.
위와 같이, 본 실시예는 도전막(12) 상부에 셀영역과 주변영역에서 각각 다른 높이를 갖는 식각배리어를 형성하되, 셀영역의 식각배리어는 상대적으로 높게 형성하고, 주변영역의 식각배리어는 상대적으로 낮게 형성하여 셀영역의 미세 패턴 형성 및 주변영역의 얕은 접합(Shallow Junction) 형성을 동시에 만족시킬 수 있다.
또한, 셀영역과 주변영역의 식각배리어 높이를 다르게 형성하는 것이 가능하므로, 셀영역과 주변영역의 패턴 형성을 위해 각각의 마스크 공정을 진행할 필요가 없으므로, 공정 스텝수 감소와 더불어 단가를 낮추고, 공정 마진을 확보할 수 있다.
한편, 본 실시예의 하드마스크층들은 일예에 불과하며 식각선택비 확보가 가능한 하드마스크층으로 사용하는 모든 층이 적용가능하고, 최종 피식각층은 전극으로 사용하기 위한 도전막과 하부층을 식각하기 위한 하드마스크막이 모두 적용가능하다. 또한, 셀영역과 주변영역에서 하드마스크의 단차가 필요한 공정과 SPT 공정을 이용한 패턴 형성공정에 모두 응용이 가능하다.
이렇듯, 본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 기판 12 : 도전막
13 : 하드마스크질화막 14 : 폴리실리콘막
15 : 희생패턴 16 : 스페이서 패턴
17 : 컷 마스크 18 : 하드마스크카본막
19 : 감광막패턴

Claims (11)

  1. 제1영역 및 제2영역을 갖는 기판 상에 피식각층을 형성하는 단계;
    상기 피식각층 상에 제1하드마스크막 및 제1하드마스크막에 대해 식각선택비를 갖는 제2하드마스크막을 적층하는 단계;
    상기 제1영역의 제2하드마스크막 상에 스페이서 패턴을 형성하는 단계;
    상기 스페이서 패턴을 식각배리어로 상기 제2하드마스크막을 식각하는 단계;
    상기 제2영역의 제1하드마스크막 상에 하드마스크카본막패턴을 형성하는 단계;
    상기 제1영역의 제2하드마스크막 및 제2영역의 하드마스크카본막패턴을 식각장벽으로 상기 제1하드마스크막을 식각하는 단계;
    상기 제2영역의 하드마스크카본막패턴을 제거하는 단계; 및
    상기 제1영역의 제2하드마스크막 및 제2영역의 제1하드마스크막을 식각장벽으로 상기 피식각층을 식각하여 패턴을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 스페이서 패턴을 형성하는 단계는,
    상기 제1영역의 제2하드마스크막 상에 희생패턴을 형성하는 단계;
    상기 희생패턴을 포함하는 전체구조를 따라 산화막을 형성하는 단계;
    상기 산화막을 식각하여 상기 희생패턴의 측벽에 스페이서 패턴을 형성하는 단계; 및
    상기 희생패턴을 제거하는 단계
    를 포함하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 하드마스크카본막패턴을 형성하는 단계는,
    상기 제1하드마스크막 상에 하드마스크카본막을 형성하는 단계;
    상기 제2영역의 하드마스크카본막 상에 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 식각배리어로 상기 하드마스크카본막을 식각하는 단계를 포함하는 반도체 장치 제조 방법.
  4. 제2항에 있어서,
    상기 희생패턴은 비정질카본 또는 SOC(Spin On Coating)막을 포함하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 하드마스크카본막패턴은 비정질카본 또는 SOC(Spin On Coating)막을 포함하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 하드마스크카본막패턴을 제거하는 단계는,
    건식식각으로 진행하는 반도체 장치 제조 방법.
  7. 제6항에 있어서,
    상기 건식식각은 산소 스트립 공정을 포함하는 반도체 장치 제조 방법.
  8. 제1항에 있어서,
    상기 제1하드마스크막은 질화막을 포함하고, 상기 제2하드마스크막은 폴리실리콘막을 포함하는 반도체 장치 제조 방법.
  9. 제1항에 있어서,
    상기 피식각층은 도전층을 포함하는 반도체 장치 제조 방법.
  10. 제1항에 있어서,
    상기 피식각층은 배리어메탈층과 금속층의 적층구조를 포함하는 반도체 장치 제조 방법.
  11. 제1항에 있어서,
    상기 제1영역은 셀영역을 포함하고, 상기 제2영역은 주변영역을 포함하는 반도체 장치 제조 방법.
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