KR20120005241A - 반도체 장치의 홀 패턴 제조 방법 - Google Patents

반도체 장치의 홀 패턴 제조 방법 Download PDF

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Abstract

본 발명은 마스크의 한계를 극복하고, 패턴의 비대칭성을 개선할 수 있는 반도체 장치의 홀 패턴 제조 방법을 제공하기 위한 것으로, 본 발명은 피식각층 상에 제1내지 제4하드마스크층을 형성하는 단계; 상기 제4하드마스크층 상에 필라형의 감광막 패턴을 형성하는 단계; 상기 감광막 패턴의 측벽에 스페이서 패턴을 형성하는 단계; 상기 스페이서 패턴을 식각장벽으로 상기 제4 및 제3하드마스크층을 식각하는 단계; 상기 제4하드마스크층을 제거하는 단계; 식각된 상기 제3하드마스크층을 식각장벽으로 제2 및 제1하드마스크층을 식각하는 단계; 및 식각된 상기 제1하드마스크층을 식각장벽으로 상기 피식각층을 식각하여 오픈부를 형성하는 단계를 포함하여, 서로간의 간격이 넓은 필라형 감광막 패턴을 이용하므로 감광막 패턴의 패터닝을 용이하게 하는 효과, 피식각층을 식각하기 전에 하드마스크 패턴을 형성한 후, 비대칭성을 갖는 스페이서 패턴을 미리 제거함으로써 홀 패턴의 비대칭성을 개선하는 효과가 있다.

Description

반도체 장치의 홀 패턴 제조 방법{METHOD FOR FABRICATING HOLE PATTERN IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 홀 패턴 제조 방법에 관한 것이다.
반도체 소자가 집적화되면서 디자인룰이 축소됨에 따라 홀 패턴 역시 그 크기가 감소하고 있다. 디자인룰의 축소화가 계속됨에 따라 현재 노광장비의 분해능의 한계를 넘는 패터닝 기술이 필요시되고 있다.
한편, 반도체 소자의 고집적화가 계속되면서 스토리지 노드(Storage Node)의 선폭(Critical Dimension) 역시 매우 작아지게 되었다. 하지만, 현재의 마스크 패터닝 기술로는 차세대 반도체의 패터닝이 불가능하며, 이를 극복하고자 SPT(Spacer Patterning Technology) 공정을 두번 교차하여 원하는 패터닝을 구현하는 방법이 제시되었다.
그러나, SPT를 두번 교차하는 공정의 경우 선폭 및 균일도 조절 요소(Uniformity Control Factor)가 너무 많고 각각의 스택(Stack)간 선택비 차이에 따라 패터닝이 어렵다. 또한, DPT(Double Patterning Technology) 공정을 이용하여 패터닝을 진행하는 경우, 라인 패터닝의 분해능 한계로 인해 원하는 라인 선폭의 구현이 어렵다.
또한, SPT 공정의 경우 스페이서를 식각장벽으로 사용함으로써, 비대칭성을 갖는 스페이서의 표면 단차가 그대로 전사되어 하부 패턴 역시 비대칭성을 갖고 형성되는 문제점이 있다.
따라서, 마스크의 한계를 극복하고, 동시에 비대칭성이 개선된 미세 패턴 제조 방법이 필요시 되고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 마스크의 한계를 극복하는 반도체 장치의 홀 패턴 제조 방법을 제공하는데 그 목적이 있다.
또 다른 목적으로, 패턴의 비대칭성을 개선할 수 있는 반도체 장치의 홀 패턴 제조 방법을 제공하는데 그 목적이 있다.
상기한 종래 기술의 문제점을 해결하기 위한 본 발명의 실시예에 따른 반도체 장치의 홀 패턴 제조 방법은 피식각층 상에 제1내지 제4하드마스크층을 형성하는 단계; 상기 제4하드마스크층 상에 필라형의 감광막 패턴을 형성하는 단계; 상기 감광막 패턴의 측벽에 스페이서 패턴을 형성하는 단계; 상기 스페이서 패턴을 식각장벽으로 상기 제4 및 제3하드마스크층을 식각하는 단계; 상기 제4하드마스크층을 제거하는 단계; 식각된 상기 제3하드마스크층을 식각장벽으로 제2 및 제1하드마스크층을 식각하는 단계; 및 식각된 상기 제1하드마스크층을 식각장벽으로 상기 피식각층을 식각하여 오픈부를 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 제1 내지 제4하드마스크층은 식각선택비가 각각 다른 물질들로 형성하되, 상기 제1하드마스크층은 상기 피식각층에 대해 식각선택비를 갖는 물질로 형성하고, 상기 피식각층은 산화막으로 형성하며, 상기 제1하드마스크층은 폴리실리콘막으로 형성하는 것을 특징으로 한다.
또한, 상기 스페이서 패턴을 형성하는 단계는, 상기 감광막 패턴을 포함하는 기판 상부 전체의 단차를 따라 스페이서층을 형성하는 단계; 및 상기 스페이서층을 식각하여 상기 필라 패턴의 측벽에 스페이서 패턴을 잔류시키는 단계를 포함하는 것을 특징으로 하며, 상기 스페이서 패턴은 상기 감광막 패턴 및 제4하드마스크층에 대해 식각선택비를 갖는 물질로 형성하되, 상기 스페이서 패턴은 단차피복성이 우수한 물질로 형성하고, 상기 스페이서 패턴은 저온 산화막(ULTO:Ultro Low Temperature Oxide)으로 형성하는 것을 특징으로 한다.
또한, 상기 스페이서 패턴의 두께는 이웃하는 상기 감광막 패턴 사이를 매립하고, 상하좌우로 둘러싸인 4개의 상기 감광막 패턴 사이에 추가적으로 독립된 오픈영역이 형성되도록 조절하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치의 홀 패턴 제조 방법은 서로간의 간격이 넓은 필라형 감광막 패턴을 이용하므로 감광막 패턴의 패터닝을 용이하게 하는 효과가 있다.
또한, 피식각층을 식각하기 전에 하드마스크 패턴을 형성한 후, 비대칭성을 갖는 스페이서 패턴을 미리 제거함으로써 홀 패턴의 비대칭성을 개선하는 효과가 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 장치의 홀 패턴 제조 방법을 설명하기 위한 공정 단면도,
도 2a 및 도 2b는 비교예와 본 발명의 실시예에 따른 미세 패턴을 비교하기 위한 탑 뷰(Top View) 사진.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 장치의 홀 패턴 제조 방법을 설명하기 위한 공정 단면도이다. 각 도면은 (a) 내지 (c)로 구성되며, (a)는 사시도, (b)는 (a)를 A-A' 방향에서 바라본 단면도이다. 또한, (c)는 평면도이다. 설명과 이해의 편의를 위해 (a) 내지 (c)를 함께 도시하여 설명하기로 한다. 예컨대, 도 1a는 도 1a의 (a) 내지 (c)를 모두 포함한다. 각 패턴은 (c)의 평면도와 같이 반복하여 형성되나, 설명의 편의를 위해 (a) 및 (b)의 사시도 및 단면도에서는 4개의 필라패턴을 예로 들어 설명하기로 한다.
도 1a에 도시된 바와 같이, 피식각층(10) 상에 제1하드마스크막(11) 및 제2하드마스크막(12)을 적층한다. 제1 및 제2하드마스크막(11, 12)은 후속 피식각층(10)을 식각하는 하드마스크 역할을 한다.
피식각층(10)은 패턴을 형성하기 위한 층으로, 스토리지 노드를 형성하기 위한 오픈부를 제공하는 층간절연막일 수 있다. 예컨대, 피식각층(10)은 산화막으로 형성할 수 있다.
제1하드마스크막(11)은 피식각층(10)에 대해 식각선택비를 갖는 물질로 형성하며, 예컨대 폴리실리콘막(Poly Silicon)으로 형성할 수 있다. 제2하드마스크막(12)은 제1하드마스크막(11)에 대해 식각선택비를 갖는 물질로 형성하며, 예컨대 산화막으로 형성할 수 있다. 바람직하게 제2하드마스크막(12)은 TEOS(Tetra E O Silicate)막으로 형성할 수 있다.
이어서, 제2하드마스크막(12) 상에 제3하드마스크막(13) 및 제4하드마스크막(14)을 적층한다. 제3하드마스크막(13)은 최종 패턴이 형성되는 패터닝용 하드마스크막이다.
제3하드마스크막(13)은 제2하드마스크막(12)에 대해 식각선택비를 갖는 물질로 형성하며, 예컨대, 제3하드마스크막(13)은 카본계 물질로 형성하고, 카본계 물질은 비정질 카본(Amorphours Carbon)을 포함한다.
제4하드마스크막(14)은 제3하드마스크막(13)을 식각하기 위한 하드마스크 역할을 한다. 또한, 반사방지막(15)과 함께 반사방지 역할을 할 수 있다. 제4하드마스크막(14)은 제3하드마스크막(13)에 대해 식각선택비를 갖는 물질로 형성하며, 예컨대 실리콘산화질화막(SiON)으로 형성할 수 있다.
이어서, 제4하드마스크막(14) 상에 반사방지막(15)을 형성한다. 반사방지막(15)은 감광막 패턴(16)을 위한 노광 공정시 반사방지 역할을 한다.
이어서, 반사방지막(15) 상에 필라형의 감광막 패턴(16)을 형성한다. 필라형의 감광막 패턴(16)은 후속 공정에서 감광막 패턴(16)의 측벽에 스페이서 패턴을 형성하고, 스페이서 패턴 사이의 공간을 이용하여 상하좌우로 4개의 감광막 패턴(16)에 둘러싸인 부분에 홀 패턴을 형성한다.
따라서, 이웃하는 감광막 패턴(16)들 사이는 예정된 스페이서 패턴의 적어도 2배 이상이 되어야 한다. 즉, 감광막 패턴(16)들 간의 사이가 멀기 때문에 감광막 패턴(16)을 형성하기 위한 패터닝시 공정 마진을 충분히 확보하는 장점이 있다.
도 1b에 도시된 바와 같이, 감광막 패턴(16)을 식각장벽으로 반사방지막(15, 도 1a 참조)을 식각한다.
식각된 반사방지막(15, 도 1a 참조)을 이하, '반사방지막(15A)'이라고 한다.
도 1c에 도시된 바와 같이, 감광막 패턴(16, 도 1b 참조) 및 반사방지막(15A, 도 1b 참조)의 측벽에 스페이서 패턴(17)을 형성한다. 스페이서 패턴(17)은 감광막 패턴(16, 도 1b 참조)을 포함하는 전체 구조의 단차를 따라 스페이서용 절연막을 형성하고, 스페서용 절연막을 감광막 패턴(16, 도 1b 참조) 및 반사방지막(15A, 도 1b 참조)의 측벽에만 잔류하도록 식각하여 형성한다.
스페이서 패턴(17)은 단차 피복성(Step Coverage)이 좋은 물질로 형성하는 것이 바람직하며, 예컨대 스페이서 패턴(17)은 산화막을 형성하고, 바람직하게 ULTO(Ultra Low Temperature Oxide)막으로 형성한다.
(a)의 사시도를 대각선 방향에서 바라본 (b)의 단면도의 경우, 이웃하는 스페이서 패턴(17) 사이 역시 오픈 영역(18B)이 확보되며, 오픈 영역을 둘러싼 상하좌우로 4개의 감광막 패턴(16, 도 1b 참조) 사이는 이웃하는 스페이서 패턴(17)이 서로 맞닿는 구조를 갖는다.
이어서, 스페이서 패턴(17) 사이의 감광막 패턴(16, , 도 1b 참조) 및 반사방지막(15A, , 도 1b 참조)을 제거한다. 감광막 패턴(16, , 도 1b 참조) 및 반사방지막(15A, , 도 1b 참조)은 건식식각으로 제거하며, 산소 스트립(O2 Strip) 공정으로 제거할 수 있다.
따라서, 스페이서 패턴(17) 사이의 오픈영역(18A) 및 이웃하는 스페이서 패턴(17) 간에도 역시 오픈영역(18B)이 형성된다.
도 1d에 도시된 바와 같이, 스페이서 패턴(17, 도 1c 참조)을 식각장벽으로 제4하드마스크막(14, 도 1c 참조)을 식각한다.
식각된 제4하드마스크막(14, 도 1c 참조)을 이하 '제4하드마스크 패턴(14A)'라고 한다.
제4하드마스크 패턴(14A)을 형성하는 동안 스페이서 패턴(17, 도 1c 참조)은 일정 높이가 손상될 수 있다. 손상되어 높이가 낮아진 스페이서 패턴(17, 도 1c 참조)을 이하 '스페이서 패턴(17A)'이라고 한다.
제4하드마스크 패턴(14A)을 형성하는 공정에서 스페이서 패턴(17A)의 높이가 낮아졌으나 스페이서 패턴(17A)의 비대칭성은 그대로 잔류한다.
도 1e에 도시된 바와 같이, 스페이서 패턴(17A, 도 1d 참조) 및 제4하드마스크 패턴(14A)을 식각장벽으로 제3하드마스크층(13, 도 1d 참조)을 식각한다.
식각된 제3하드마스크층(13, 도 1d 참조)을 이하 '제3하드마스크 패턴(13A)'라고 한다.
제3하드마스크 패턴(13A)을 식각하는 공정에서 스페이서 패턴(17A, 도 1d 참조)은 모두 제거되거나, 제3하드마스크 패턴(13A)을 형성한 후 선택적으로 제거할 수 있다.
제3하드마스크 패턴(13A)의 형성이 완료되는 시점에서 스페이서 패턴(17A, 도 1d 참조)의 비대칭성이 제4하드마스크 패턴(14A)에 그대로 전사되어 제4하드마스크 패턴(14A) 역시 비대칭성으로 그 모양이 바뀔 수 있다.
더욱이, 제4하드마스크 패턴(14A)을 계속하여 하부층의 식각장벽으로 사용할 경우, 하부층에 비대칭성이 그대로 전사되어 후속 패턴 또한 비대칭성을 갖고 형성될 수 있다.
따라서, 제4하드마스크 패턴(14A)의 비대칭성을 하부층에 전사되지 않도록 하는 것이 중요하며, 이를 위해 본 발명의 실시예는 도 1f에 도시된 바와 같이, 제4하드마스크 패턴(14, 도 1e 참조)을 제거한다.
제4하드마스크 패턴(14, 도 1e 참조)은 하부층 즉, 제2하드마스크층(12, 도 1e 참조)이 식각되기 전에 제거하는 것이 바람직하다. 따라서, 제2하드마스크층(12, 도 1e 참조)을 식각하기 전에 최상층은 표면이 균일한 제3하드마스크 패턴(13A)만이 잔류한다.
즉, 비대칭에 의한 오픈 영역들의 크기 차이가 개선되어 (a)의 사시도와 같이 도 1a에서 감광막 패턴에 의해 정의된 영역 및 상하좌우 4개의 감광막 패턴 사이에 형성된 오픈영역 역시 동일한 선폭을 갖고 형성된다.
이어서, 제3하드마스크 패턴(13A)을 식각장벽으로 제2하드마스크층(12, 도 1e 참조)을 식각한다.
식각된 제2하드마스크층(12, 도 1e 참조)을 이하 '제2하드마스크 패턴(12A)'이라고 한다.
제2하드마스크 패턴(12A) 역시 모든 오픈영역이 동일한 선폭을 갖도록 식각되며, 비대칭성에 따른 오픈 영역의 선폭차이가 개선됨을 확인할 수 있다.
도 1g에 도시된 바와 같이, 제2하드마스크 패턴(12A, 도 1f 참조)을 식각장벽으로 제1하드마스크층(11, 도 1f 참조)을 식각하며, 식각된 제1하드마스크층(11, 도 1f 참조)은 제1하드마스크 패턴(11A)이 된다.
이어서, 제3하드마스크 패턴(13A, 도 1f 참조) 및 제2하드마스크 패턴(12A, 도 1f 참조)을 제거한다.
도 1h에 도시된 바와 같이, 제1하드마스크 패턴(11A, 도 1g 참조)을 식각장벽으로 피식각층(10, 도 1g 참조)을 식각하여 오픈부(19)를 형성한다. 오픈부(19)는 후속 스토리지 노드를 형성하기 위한 영역일 수 있다.
이어서, 제1하드마스크 패턴(11A, 도 1g 참조)을 제거한다.
후속공정으로, 스토리지 노드 및 캐패시터를 형성하기 위한 공정을 진행할 수 있다.
도 2a 및 도 2b는 비교예와 본 발명의 실시예에 따른 미세 패턴을 비교하기 위한 탑 뷰(Top View) 사진이다.
도 2a 및 도 2b를 참조하면, 종래 기술에 따른 오픈부를 형성한 2a에 비하여 본 발명의 실시예에 따른 2b의 오픈부가 선폭의 균일도에서 크게 개선된 것을 확인할 수 있다.
한편, 본 발명의 실시예는 4개의 하드마스크층을 적층하고, 캐패시터를 형성하기 위한 반도체 장치의 홀 패턴 제조방법을 설명하고 있으나, 이에 한정되지 않으며, 필요에 따라 하드마스크층의 적층수가 달라질 수 있고, 캐패시터 외에 미세 홀 패턴을 형성하는 모든 반도체 장치 제조 방법에 응용될 수 있다.
이렇듯, 본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 피식각층 11 : 제1하드마스크막
12 : 제2하드마스크막 13 : 제3하드마스크막
14 : 제4하드마스크막 15 : 반사방지막
16 : 감광막 패턴 17 : 스페이서 패턴
18A, 18B : 오픈영역 19 : 오픈부

Claims (10)

  1. 피식각층 상에 제1내지 제4하드마스크층을 형성하는 단계;
    상기 제4하드마스크층 상에 필라형의 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴의 측벽에 스페이서 패턴을 형성하는 단계;
    상기 스페이서 패턴을 식각장벽으로 상기 제4 및 제3하드마스크층을 식각하는 단계;
    상기 제4하드마스크층을 제거하는 단계;
    식각된 상기 제3하드마스크층을 식각장벽으로 제2 및 제1하드마스크층을 식각하는 단계; 및
    식각된 상기 제1하드마스크층을 식각장벽으로 상기 피식각층을 식각하여 오픈부를 형성하는 단계
    를 포함하는 반도체 장치의 홀 패턴 제조 방법.
  2. 제1항에 있어서,
    상기 제1 내지 제4하드마스크층은 식각선택비가 각각 다른 물질들로 형성하는 반도체 장치의 홀 패턴 제조 방법.
  3. 제1항에 있어서,
    상기 제1하드마스크층은 상기 피식각층에 대해 식각선택비를 갖는 물질로 형성하는 반도체 장치의 홀 패턴 제조 방법.
  4. 제1항에 있어서,
    상기 피식각층은 산화막으로 형성하는 반도체 장치의 홀 패턴 제조 방법.
  5. 제1항에 있어서,
    상기 제1하드마스크층은 폴리실리콘막으로 형성하는 반도체 장치의 홀 패턴 제조 방법.
  6. 제1항에 있어서,
    상기 스페이서 패턴을 형성하는 단계는,
    상기 감광막 패턴을 포함하는 기판 상부 전체의 단차를 따라 스페이서층을 형성하는 단계;
    상기 스페이서층을 식각하여 상기 필라 패턴의 측벽에 스페이서 패턴을 잔류시키는 단계; 및
    상기 감광막 패턴을 제거하는 단계
    를 포함하는 반도체 장치의 홀 패턴 제조 방법.
  7. 제1항에 있어서,
    상기 스페이서 패턴은 상기 감광막 패턴 및 제4하드마스크층에 대해 식각선택비를 갖는 물질로 형성하는 반도체 장치의 홀 패턴 제조 방법.
  8. 제1항에 있어서,
    상기 스페이서 패턴은 단차피복성이 우수한 물질로 형성하는 반도체 장치의 홀 패턴 제조 방법.
  9. 제1항에 있어서,
    상기 스페이서 패턴은 저온 산화막(ULTO:Ultro Low Temperature Oxide)으로 형성하는 반도체 장치의 홀 패턴 제조 방법.
  10. 제1항에 있어서,
    상기 스페이서 패턴의 두께는 이웃하는 상기 감광막 패턴 사이를 매립하고, 상하좌우로 둘러싸인 4개의 상기 감광막 패턴 사이에 추가적으로 독립된 오픈영역이 형성되도록 조절하는 반도체 장치의 홀 패턴 제조 방법.
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KR1020100065877A KR20120005241A (ko) 2010-07-08 2010-07-08 반도체 장치의 홀 패턴 제조 방법

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* Cited by examiner, † Cited by third party
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JP2019174603A (ja) * 2018-03-28 2019-10-10 東レ株式会社 感光性樹脂組成物およびそれを用いた硬化膜
CN110828301A (zh) * 2018-08-09 2020-02-21 长鑫存储技术有限公司 用于形成图形的方法

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